DE69133003T2

DE69133003T2 - Nichtflüchtige elektrisch veränderbare eintransistor-halbleiterspeicheranordnung mit rekristallisiertem schwebendem gate

Info

Publication number: DE69133003T2
Application number: DE69133003T
Authority: DE
Inventors: Ching-Shi Jenq; Bing Yeh
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 1990-01-22
Filing date: 1991-01-18
Publication date: 2002-12-12
Anticipated expiration: 2011-01-19
Also published as: EP0464196A4; CA2051686C; WO1991011026A1; ATE217448T1; EP0464196A1; CA2051686A1; DE69133003D1; EP0464196B1

Description

Die vorliegende Erfindung betrifft eine elektrisch programmierbare und löschbare Speicherzelle, die folgendes umfasst:
ein Substrat aus Halbleitermaterial eines ersten Leitfähigkeitstyps;
eine erste und eine davon beabstandete zweite Zone eines zweiten Leitfähigkeitstyps in dem genannten Substrat mit einer Kanalzone dazwischen;
eine erste Isolierschicht, die auf dem genannten Substrat einschließlich über der genannten ersten, der zweiten Zone und der Kanalzone angeordnet ist;
ein elektrisch leitendes floatendes Gate, das auf der genannten ersten Isolierschicht angeordnet ist und über einen Abschnitt der genannten Kanalzone und über einen Abschnitt der genannten zweiten Zone für eine kapazitive Kopplung damit verläuft;
eine zweite Isolierschicht, die auf und neben dem genannten floatenden Gate angeordnet ist, wobei die zweite Isolierschicht einen auf dem floatenden Gate angeordneten ersten Abschnitt und einen neben dem floatenden Gate angeordneten zweiten Abschnitt aufweist; und
ein elektrisch leitendes Steuergate, von dem eine erste Sektion auf der genannten ersten Isolierschicht im Abstand von dem genannten floatenden Gate und neben der genannten zweiten Isolierschicht und eine zweite Sektion auf einem Teil des ersten Abschnitts der zweiten Isolierschicht angeordnet ist.
Nichtflüchtige, elektrisch änderbare Halbleiterspeichergeräte sind in der Technik bekannt (siehe z.B. US-Patent Nr. 4,203,158). Bei einem solchen Gerät wird die elektrische Änderbarkeit durch Fowler-Nordheim-Tunnelung von Ladungen zwischen einem floatenden Gate und dem Siliziumsubstrat durch ein sehr dünnes Dielektrikum erzielt.
Das dünne Dielektrikum ist typischerweise eine Oxidschicht mit einer Stärke von weniger als 10 Nanometern (100 Ångström). Ein solches Gerät erfordert jedoch einen Floatenden-Gate-Transistor sowie einen separaten Auswahltransistor für jede Speicherstelle. Somit ist jede Speicherstelle oder Zelle aufgrund der für jede Zelle benötigten Zahl von Transistoren notwendigerweise groß. Ferner besteht ein weiterer Nachteil im Zuverlässigkeits- und Herstellbarkeitsproblem in Verbindung mit dem dünnen Oxidtunnelelement zwischen dem Substrat und dem floatenden Gate.
Es ist Ziel der US-Patente Nr. 4,274,012 und Nr. 4,599,706, das Problem der Zuverlässigkeit und Herstellbarkeit des dünnen Oxidtunnelelementes dadurch zu überwinden, dass Ladungen auf einem floatenden Gate durch den Mechanismus der Fowler-Nordheim-Tunnelung von Ladungen zwischen dem floatenden Gate und anderen Polysiliziumgates gespeichert werden. Die Tunnelung von Ladungen würde durch eine relativ dicke Polyoxid- Zwischenschicht erfolgen. Eine Tunnelung durch eine dicke Oxidschicht (dicker als die im US-Patent Nr. 4,203,158 offenbarte Oxidschicht) wird durch das örtlich angereicherte Feld aufgrund der Rauigkeiten auf der Oberfläche des floatenden Gates aus polykristallinem Silizium ermöglicht. Da die Tunneloxidschicht hier wesentlich dicker ist als zwischen dem floatenden Gate und dem Substrat, ist die Oxidschicht angeblich zuverlässiger und besser herstellbar. Diese Art von Bauelement erfordert jedoch gewöhnlich drei Schichten aus Polysiliziumgates, was die Herstellung erschwert. Darüber hinaus ist die Spannung bei der Programmierung recht hoch und erfordert eine genaue Steuerung der Oxidintegrität.
Elektrisch programmierbare Bauelemente, die durch Anwendung ultravioletter Strahlen veränderbar sind (gewöhnlich als EPROM-Bauelemente bezeichnet), sind in der Technik bekannt. Die Löschung erfordert jedoch die Löschung des gesamten Speichergerätes durch Anwendung von UV-Licht.
Dill und Toombs schlugen 1969 die Injektion heißer Elektronen auf einer MNOS-Struktur vor (Bd. 12, Solid State Electronics), um die Umschaltgeschwindigkeit zu verbessern und die Notwendigkeit für einen separaten Auswahltransistor für jede Zelle in einer Speicherarray zu reduzieren.
Das neuere US-Patent Nr. 4,698,787 schlägt ein Bauelement vor, das so programmierbar ist, als wäre es ein EPROM, und das wie ein EEPROM löschbar ist. Ein solches Bauelement erfordert zwar den Einsatz von nur einem einzigen Transistor für jede Zelle, aber man ist der Ansicht, dass es den Nachteil hat, dass es einen hohen Programmierstrom braucht, so dass eine chipinterne Erzeugung bei hoher Spannung für Programmieren und Löschen schwierig ist. Man ist ferner der Ansicht, dass ein solches Bauelement für seinen Betrieb enge Verteilungs- Programmier/Lösch-Schwellenwerte erfordert, was die Produktivität verringert.
In einem Artikel mit dem Titel "An 8192-Bit Electrically Alterable ROM Employing a One-Transistor Cell with Floating Gate" (Ein elektrisch veränderbarer 8192-Bit-ROM unter Verwendung einer Eintransistor-Zelle mit floatendem Gate) beschreiben R.G. Müller, H. Nietsch, B. Rössler und E. Wolter auf den Seiten 507 bis 514 des IEE Journal of Solid State Circuits, Bd. SC-12, Nr. 5, Oktober 1977, einen n-Kanal-MOS- Transistor mit einer kurzen effektiven Kanallänge (3,5 um) und einem Polysilizium-Steuergate. Nur der Teil des Kanals neben der Drain-Zone, der ebenfalls aus Polysilizium ist, wird von dem floatenden Gate bedeckt.
Die GB-A-2 077 492A beschreibt eine elektrisch veränderbare, nichtflüchtige Floatende-Gate-Speicherzelle in der Form eines Isolierschicht-Feldeffekttransistors (IGFET), bei dem das floatende Gate über einem Teil der Kanalzone liegt und die Drain-Zone in dem Substrat überlappt, wobei die Zelle eine Speicherzelle der eingangs erwähnten Art ist.
Gemäß der vorliegenden Erfindung wird eine elektrisch programmierbare und löschbare Speicherzelle der eingangs erwähnten Art bereitgestellt, die dadurch gekennzeichnet ist, dass der genannte zweite Abschnitt der zweiten Isolierschicht die Form einer Seitenwand mit einer Dicke hat, die einen Spalt zwischen der ersten Sektion des Steuergates und dem floatenden Gate definiert, und dadurch, dass am Übergang zwischen dem ersten und dem zweiten Abschnitt der zweiten Isolierschicht das floatende Gate an seinem Rand neben der genannten Seitenwand eine aufwärts gekrümmte Form aufweist, die eine Ladungsinjektionskante bildet, wobei das floatende Gate als Siliziumschicht vorgesehen ist und wobei die zweite Isolierschicht eine Dicke hat, die eine Fowler-Nordheim- Tunnelung von Ladungen durch sie von der Ladungsinjektionskante zum Steuergate zulässt.
Bevorzugte Ausgestaltungen der Erfindung werden in einem elektrisch programmierbaren und löschbaren Speicher verwendet, der eine Mehrzahl von Speicherstellen hat. Eine Mehrzahl von Reihenadressleitungen, eine Mehrzahl von Spaltenadressleitungen und eine gemeinsame Leitung sind für die Mehrzahl von Speicherstellen vorgesehen. Jede Kombination von einer aus der Mehrzahl von Reihenadressleitungen und einer aus der Mehrzahl von Spaltenadressleitungen definiert eine andere aus der Mehrzahl von Speicherstellen. Jede der Speicherstellen umfasst einen einzelnen Transistor, der eine mit der gemeinsamen Leitung gekoppelte Source, einen mit einer zugehörigen einen aus der Mehrzahl von Spaltenadressleitungen gekoppelten Drain und ein Steuergate aufweist, das mit einer zugehörigen einen aus der Mehrzahl von Reihenadressleitungen gekoppelt ist. Ein floatendes Gate befindet sich zwischen dem Steuergate, der Source und dem Drain und ist kapazitiv mit dem Drain gekoppelt. Es ist ein Mittel zum Injizieren heißer Elektronen vorgesehen, die durch einen abrupten Potentialabfall auf dem floatenden Gate erzeugt werden, wenn die jeweilige zugehörige Spaltenadressleitung und Reihenadressleitung auf ein erstes vorbestimmtes Potential über dem der gemeinsamen Leitung angehoben wird. Das an die zugehörige eine der Spaltenadressleitungen angelegte Potential ist höher als das an die zugehörige eine der Reihenadressleitungen angelegte Potential. Schließlich wird ein Mittel zum Induzieren von Fowler-Nordheim-Tunnelungsladungen vom floatenden Gate zum Steuergate vorgesehen. Zur Tunnelung kommt es dann, wenn die zugehörige Reihenadressleitung auf ein zweites vorbestimmtes Potential über der zugehörigen Spaltenadressleitung angehoben wird.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist eine Querschnittsseitenansicht einer nichtflüchtigen, elektrisch veränderbaren Einzeltransistor- Speicherzelle;
Fig. 2 ist ein schematisches Diagramm eines Speichergerätes unter Verwendung einer Array der in Fig. 1 gezeigten Speicherzellen;
Fig. 3(a-i) sind Querschnittsseitenansichten der Speicherzelle von Fig. 1, die die Schritte in einem Verfahren zur Herstellung eines umkristallisierten floatenden Gates der Speicherzelle darstellen;
Fig. 4(a-1...s-1), 4(a-2...s-2) und 4(a-3...s-3) sind Querschnittsseitenansichten in der Zellenhöhenrichtung jeweils durch die Stapel-Gate-Zone und die Drain-Zone der Speicherzelle von Fig. 1, wobei die Schritte in einem Verfahren zur Herstellung der Speicherzelle dargestellt sind.

Ausführliche Beschreibung der Zeichnungen

Fig. 1 zeigt eine nichtflüchtige, elektrisch veränderbare Einzeltransistor-Halbleiterspeicherzelle 10. Die Zelle 10 umfasst ein Halbleitersubstrat 12 wie z.B. aus Silizium. Das Substrat 12 kann in einer Ausgestaltung ein Siliziumsubstrat des P-Typs mit einem typischen Dotierungsniveaubereich von 5 bis 50 Ohm-cm sein, je nach dem Skalierungsniveau. (Eine ausführlichere Beschreibung des Verfahrens zur Herstellung von Zelle 10 folgt.)
Innerhalb des Substrats 12 sind eine Source-Zone 16 und eine Drain-Zone 14 mit einer Kanalzone 18 dazwischen definiert. Über der Source-Zone 16, der Kanalzone 18 und der Drain-Zone 14 ist eine erste Schicht 20 aus Isoliermaterial mit einer Stärke im Bereich von 70 bis 200 Ångström angeordnet. Die erste Schicht 20 kann aus einem Isoliermaterial wie Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid sein. Über der ersten Schicht 20 ist ein floatendes Gate 22 angeordnet. Das floatende Gate 22 befindet sich über einem Abschnitt der Kanalzone 18 und über einem Abschnitt der Drain-Zone 14. Das floatende Gate 22 kann ein Polysiliziumgate sein und ist in einer Ausgestaltung ein umkristallisiertes Polysiliziumgate. Eine zweite Isolierschicht 25 hat einen ersten Abschnitt 24, der über dem floatenden Gate 22 angeordnet ist, und einen zweiten Abschnitt 26, der neben dem floatenden Gate 22 angeordnet ist. Der erste Abschnitt 24 (obere Wand 24) der zweiten Schicht 25 ist aus einem Isoliermaterial wie z.B. Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid und hat eine Stärke in der Größenordnung von 1000 bis 3000 Ångström. Der zweite Abschnitt 26 (Seitenwand 26) der zweiten Schicht 25 besteht ebenfalls aus einem Isoliermaterial wie z.B. Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid mit einer Stärke in der Größenordnung von 150 bis 1200 Ångström. Ein Steuergate 29 hat zwei Abschnitte: ein erster Abschnitt 28 ist über der oberen Wand 24 der zweiten Schicht 25 angeordnet; ein zweiter Abschnitt 30 ist über der ersten Schicht 20 angeordnet und befindet sich unmittelbar neben der Seitenwand 26 der zweiten Schicht 25. Der zweite Abschnitt 30 des Steuergates 29 verläuft über einen Abschnitt der Source-Zone 16 und über einen Abschnitt der Kanalzone 18.
Die Abmessungen der Zelle 10 sind vom angewendeten Prozess abhängig. Demgemäß sind die obigen Abmessungen für die erste Schicht 20, die Seitenwand 26 und die obere Wand 24 lediglich illustrative Beispiele. Ferner sind die Materialien für die erste Schicht 20 und die zweite Schicht 25 ebenfalls nur illustrative Beispiele. Im Allgemeinen müssen die Abmessungen der Zelle 10 jedoch so sein, dass von der Source-Zone 16 austretende Elektronen auf das floatende Gate 22 injiziert werden, indem ein abrupter Potentialabfall erfasst wird. (Der spezifische Mechanismus des Funktionsprinzips der Zelle 10 wird nachfolgend ausführlicher erläutert.) Ferner müssen die Abmessungen der Zelle 10 so sein, dass Ladungen vom floatenden Gate 22 durch Tunnelung durch den Fowler-Nordheim-Mechanismus durch die zweite Schicht 25 auf das Steuergate 29 beseitigt werden. Die genaue Funktionsweise der Zelle 10 ist wie folgt:
Zunächst wird, wenn die Zelle 10 gelöscht werden soll, ein Massepotential an den Drain 14 und die Source 16 angelegt. Eine hohe positive Spannung von etwa +15 Volt wird an das Steuergate 29 angelegt. Ladungen am floatenden Gate 22 werden durch den Fowler-Nordheim-Tunnelungsmechanismus durch die zweite Schicht 25 zum Steuergate 29 getunnelt, so dass das floatende Gate 22 positiv geladen gelassen wird.
Wenn selektive Zellen 10 programmiert werden sollen, dann wird Massepotential an die Source-Zone 16 angelegt. Ein positiver Spannungspegel in der Nähe der Schwellenspannung der durch das Steuergate 29 definierten MOS-Struktur (in der Größenordnung von etwa +1 Volt) wird an das Steuergate 29 angelegt. Eine positive hohe Spannung von etwa +12 Volt wird an die Drain-Zone 14 angelegt. Durch die Source-Zone 16 erzeugte Elektronen fließen von der Source-Zone 16 in Richtung auf die Drain-Zone 14 durch eine schwach invertierte Kanalzone 18. Wenn die Elektronen die Zone erreichen, wo das Steuergate 29 auf die Seitenwand 26 trifft, sehen die Elektronen einen steilen Potentialabfall etwa gleich der Drain-Spannung über die durch den Spalt der Seitenwand 26 definierte Oberflächenzone. Die Elektronen werden beschleunigt und erhitzt, und einige von ihnen werden in und durch die erste Isolierschicht 20 auf das floatende Gate 22 injiziert.
Die Injektion von Elektronen auf das floatende Gate 22 wird so lange fortgesetzt, bis das geladene floatende Gate 22 kein hohes Oberflächenpotential darunter mehr aufrechterhalten kann, um heiße Elektronen zu erzeugen. An dieser Stelle stoppen die Elektronen oder die negativen Ladungen im floatenden Gate 22 den Elektronenfluss von der Source-Zone 16 auf das floatende Gate 22.
Schließlich wird in einem Lesezyklus Massepotential an die Source-Zone 16 angelegt. Eine herkömmliche Transistorlesespannung, z.B. +2 Volt und +5 Volt, wird jeweils an die Drain-Zone 14 und das Steuergate 29 angelegt. Wenn das floatende Gate 22 positiv geladen ist (d.h. das floatende Gate ist entladen), dann wird die Kanalzone 18 direkt unter dem floatenden Gate 22 eingeschaltet. Wenn das Steuergate 29 auf Lesepotential ansteigt, dann wird auch die Zone der Kanalzone 18 direkt unter dem zweiten Abschnitt 30 eingeschaltet. Somit wird die gesamte Kanalzone 18 eingeschaltet, was zur Folge hat, dass elektrischer Strom von der Drain-Zone 14 zur Source-Zone 16 fließt. Dies wäre der Zustand "1".
Andererseits wird, wenn das floatende Gate 22 negativ geladen ist, die Kanalzone 18 direkt unter dem floatenden Gate 22 entweder schwach ein- oder vollständig ausgeschaltet. Selbst wenn das Steuergate 29 und die Drain-Zone 14 auf Lesepotential ansteigen, fließt wenig oder kein Strom durch den Abschnitt der Kanalzone 18 direkt unter dem floatenden Gate 22. In diesem Fall ist entweder der Strom im Vergleich zum Zustand "1" sehr gering oder es gibt überhaupt keinen Strom. Auf diese Weise wird die Zelle 10 als im Zustand "0" programmiert erfasst.
Fig. 2 zeigt einen Speicherbaustein 40. Der Speicherbaustein 40 hat eine Array 50 aus Speicherzellen. Die periphere Schaltungsanordnung auf dem Baustein 40 beinhaltet eine herkömmliche Reihenadress-Decodierschaltungsanordnung 52, eine Spaltenadress-Decodierschaltungsanordnung 42, eine Leseverstärkerschaltungsanordnung 44, eine Ausgangspuffer- Schaltungsanordnung 46 und eine Eingangspuffer- Schaltungsanordnung 48. Diese herkömmlichen Schaltungen entsprechen den peripheren Bauelementen des Standes der Technik.
Die Verbindung von Source, Drain und Gate jeder Zelle 10 mit der Speicherarray 50 ist wie folgt: Die gesamte Source 16 jeder Speicherzelle 10 wird durch eine gemeinsame Source- Leitung miteinander verbunden. Die Drains 14 jeder Zelle 10 in derselben Spalte werden miteinander verbunden. Somit sind mit der Spalte 18a die Drains von jeder Zelle 10 in der ganz linken Spalte verbunden. Die Mehrzahl von Spalten 18(a...z) sind mit dem Spaltenadress-Decoder 42 verbunden. Die Gates 28 jeder Speicherzelle 10 in derselben Reihe sind miteinander verbunden. Somit hat die Reihensignalleitung 62a Verbindung mit den Gates 28 jeder Speicherzelle 10 in der obersten Reihe. Die Mehrzahl von Reihen 62(a...z) wird zum Reihenadressdecoder 52 geführt.
Beim Betrieb der Speicherarray 50 wird, wenn ein Löschmodus gewünscht wird, die Mehrzahl von Spaltenadressleitungen 18(a...z) auf Massepotential gebracht. Auch die gemeinsame Source-Leitung 16 wird auf Massepotential gebracht. Die Mehrzahl von Reihenadressleitungen 62(a...z) wird auf ein hohes positives Potential wie z.B. +15 Volt gebracht. Auf diese Weise werden alle Speicherzellen 10 in der Speicherarray 50 gelöscht. Wenn nur eine selektierte Reihe aus der Speicherarray 50 gelöscht werden soll, dann wird die jeweilige Reihenadressleitung, z.B. 62 m, auf ein hohes positives Potential wie z.B. +15 Volt angehoben, und der Rest der Reihenadressen bleibt auf Massepotential. Auf diese Weise werden nur die Speicherzellen in Reihe 62 m gelöscht.
Danach erfolgt für eine selektive Programmierung gewählter Speicherzellen 10 die Programmierung wie folgt: Die gemeinsame Source-Leitung 16 wird wieder auf Massepotential gebracht. Die jeweilige Reihenadressleitung 62 m, die mit dem Gate 28 der jeweiligen zu programmierenden Speicherzelle 10 verbunden ist, wird auf +1 Volt gebracht. Die unselektierten Reihenadressleitungen 62(a...1, n...z) werden auf Massepotential gebracht. Die Spaltenadressleitung 18 m der jeweiligen selektierten Speicherzelle 10 wird auf ein hohes positives Potential wie z.B. +12 Volt gebracht. Die unselektierten Spaltenleitungen 18(a...1, n...z) werden auf Massepotential gebracht.
Die an die verschiedenen Kontakte der selektierten Speicherzelle 10 angelegte Spannungen lauten wie folgt: Drain 14 wird auf +12 Volt, Source 16 auf Massepotential und Gate 28 auf +1 Volt gebracht. Dadurch wird eine Programmierung der selektierten Speicherzelle 10 wie oben erläutert bewirkt.
Die an die unselektierte Speicherzelle 10 angelegte Spannung kann die folgenden Potentiale haben: Für alle Speicherzellen 10 in der selektierten Reihe 62 m ist Source 16 auf Massepotential, Drain 14 auf Massepotential und das Gate auf +1 Volt. In diesem Zustand wandern, da der Drain 14 dasselbe Potential hat wie die Source 16, Elektronen nicht von der Source 16 durch die Kanalzone 18 unter dem Steuergate 29 zum floatenden Gate 22.
Für alle Speicherzellen 10 in derselben Spalte 18 m wie die selektierte Speicherzelle 10 lauten die an die verschiedenen Zonen angelegten Spannungspotentiale wie folgt: Source 16 ist auf Massepotential, Drain 14 auf +12 Volt, das Steuergate 28 auf Massepotential. In dieser Konfiguration gibt es, obwohl an Drain 14 ein höheres positives Potential anliegt als an Source 16, keinen induzierten Kanal unter dem Steuergate 28. Somit fließen keine Elektronen von der Source 16 zum Steuergate 28 und durch die erste Isolierschicht 20 zum floatenden Gate 22.
Schließlich lauten die an die verschiedenen Zonen der Speicherzelle 10 angelegten Potentiale in Bezug auf die Speicherzellen, die sich nicht in derselben Reihe 62 m oder in derselben Spalte 18 m befinden wie die gewählte Speicherzelle 10, wie folgt: Massepotential an Source 16, Massepotential an Gate 28 und Massepotential an Drain 14. In dieser Konfiguration fließen natürlich überhaupt keine Elektronen.
Schließlich wird, wenn ein Lesevorgang gewünscht wird, die gemeinsame Source-Leitung 16 auf Massepotential gebracht. Die gewählte Spaltenadressleitung 18 m, die zur selektierten Speicherzelle 10 geführt wird, wird auf +2 Volt gebracht. Die selektierte Reihenadressleitung 62 m, die mit der selektierten Speicherzelle 10 verbunden ist, wird auf +5 Volt gebracht. Somit kann die gewählte Speicherzelle 10 gelesen werden.

Funktionsprinzip

Wenn wir annehmen, dass das Substrat 12 vom P- Leitfähigkeitstyp ist und die Source-Zone 16 und die Drain-Zone 14 vom N-Leitfähigkeitstyp sind, dann geschieht folgendes.

Löschen

An Source-Zone 16 und Drain-Zone 14 wird das gleiche Potential, ein Referenzpotential wie z.B. Massepotential angelegt. Das Steuergate 28 wird auf ein vorbestimmtes Potential Ve über dem Referenzpotential angehoben, das an Source 16 und Drain 14 anliegt. Die starke Kopplung vom floatenden Gate 22 zu Körper 12 und Drain 14 bewirkt einen hohen Spannungsabfall zwischen floatendem Gate 22 und Steuergate 28. Dieser Spannungsabfall bewirkt wiederum eine Tunnelung von Elektronen vom floatenden Gate 22 zum Steuergate 28 durch den Fowler-Nordheim-Tunnelungsmechanismus. Zu dieser Tunnelung kommt es durch das örtlich angereicherte Feld auf der Oberfläche des floatenden Gate 22. Die örtliche Anreicherung des elektrischen Feldes ist auf eine absichtlich erzeugte scharfe Kante am floatenden Gate 22 durch einen zweckdienlichen Prozess zurückzuführen. Wenn sich die positiven Ladungen allmählich auf dem floatenden Gate 22 aufbauen, d.h. Elektronen werden vom floatenden Gate 22 zum Steuergate 28 weg getunnelt, dann nimmt der Spannungspotentialabfall zwischen dem floatenden Gate 22 und dem Steuergate 28 weiter ab, bis der Potentialabfall keine signifikante Fowler-Nordheim-Tunnelung mehr aushalten kann. Bei diesem letzten Spannungsabfall zwischen Steuergate 28 und floatendem Gate 22, mit Vx gekennzeichnet, kann die gesamte positive Ladung +Qfg am floatenden Gate 22 mit der folgenden Gleichung auf eine erste Ordnung geschätzt werden:
+Qfg = (Ve - Vx - Vle)·(Cfc + Cfb + Cfd)
Dabei ist:
Cfc die Kapazität zwischen floatendem Gate 22 und Steuergate 28;
Cfb die Kapazität zwischen floatendem Gate 22 und Körper 12;
Cfd die Kapazität zwischen floatendem Gate 22 und Drain 14; und
Vle = Ve·Cfc/(Cfc + Cfb + Cfd)
das anfängliche Potential des floatenden Gates, wenn dieses ladungsfrei ist.
Ve ist die Löschspannung.
Wenn Cfc viel kleiner als die gesamte Kapazität des floatenden Gates (Cfc + + Cfb + Cfd) ist, dann ist Vle im Vergleich zu Ve und Vx recht klein. Somit kann die positive floatende Ladung näherungsweise wie folgt ausgedrückt werden:
+Qfg = (Ve - Vx)·(Cfc + Cfb + Cfd)
In der Tat wird in einer bevorzugten Ausgestaltung gewünscht, Cfc zu minimieren und Cfd zu maximieren. Somit sollte der Betrag des zweiten Abschnitts 28 des Steuergates 29 über der zweiten Isolierschicht 25 minimal sein. Ebenso wird der Betrag des floatenden Gates 22 direkt über dem Drain 14 maximiert.

Programmieren

Wenn die Zelle 10 gelöscht und das floatende Gate 22 positiv geladen ist, dann werden die Source-Zone 16 und das Steuergate 28 auf Massepotential gehalten. Das an den Drain 14 der selektierten Speicherzelle 10 angelegte Spannungspotential wird auf ein vorbestimmtes Potential Vp über Massepotential angehoben. Die induzierte Oberflächenladung unter dem floatenden Gate 22 breitet das Drain-Potential über den induzierten Kanal unter dem floatenden Gate 22 bis zu der Zone aus, wo das floatende Gate 22 auf die Seitenwand 26 trifft. Das floatende Gate 28 befindet sich nahezu auf einem Potential, das mit der folgenden Gleichung errechnet werden kann:
Vfg = (Qfg + Ccd·Vp + Cfb·Vp)/(Cfc + Cfb + Cfd)
wobei Vp die Programmierspannung ist.
Wenn das Steuergate 28 auf ein Potential Vt geringfügig über Massepotential angehoben wird und sich in der Nähe der Schwellenspannung befindet, so dass die Kanalzone 18 direkt unter dem Steuergate 28 geringfügig eingeschaltet ist, dann beginnt der Subschwellen-Elektronenstrom von der Source 16 zum Drain 14 hin zu fließen. Der Strom fließt durch den schwach invertierten Kanal. Wenn die Elektronen die Zone erreichen, in der der erste Abschnitt 30 des Steuergates 28 auf die Seitenwand 26 der zweiten Isolierschicht 25 trifft, dann sehen sie einen steilen Potentialabfall von etwa gleich der Drain- Spannung über die durch den Spalt zwischen dem Steuergate 28 und dem floatenden Gate 22 definierte Oberflächenzone. Die Elektronen werden beschleunigt und erhitzt. Einige von ihnen werden aufgrund der elektrostatischen Anziehungskraft vom floatenden Gate 22 durch die erste Isolierschicht 20 in das floatende Gate 22 injiziert. Dieser Prozess wird so lange fortgesetzt, bis die positiven Ladungen am floatenden Gate 22 durch die injizierten Elektronen neutralisiert sind, und das Spannungspotential am floatenden Gate 22 fällt so lange ab, bis es einen induzierten Oberflächenkanal direkt unter dem floatenden Gate 22 nicht mehr aufrechterhalten kann.
Die Ladungsträger unter dem floatenden Gate 22 sind jetzt durch die Drain-Spannung vollkommen verarmt, und es bildet sich eine tiefe Verarmungszone unter dem floatenden Gate 22 (in Fig. 1 durch die punktierten Linien dargestellt). Diese Ladungsverarmungszone bewirkt, dass die Kapazität Cfb im Vergleich zu Cfd und Cfc vernachlässigbar wird. Somit kann das Potential des floatenden Gates näherungsweise mit der folgenden Gleichung errechnet werden:
Vfg = (Qfg + Cfd·Vp)/(Cfc + Cfd)
Solange das Oberflächenpotential unter dem floatenden Gate 22 einen ausreichend hohen Spannungsabfall über die durch den Spalt zwischen dem floatenden Gate 22 und dem Steuergate 28 definierte Oberflächenzone aufrecht erhalten kann, um heiße Elektronen zu induzieren, wird die Elektroneninjektion fortgesetzt und auf dem floatenden Gate 22 bauen sich allmählich negative Ladungen auf. Das Potential auf dem floatenden Gate 22 nimmt bis auf einen unteren Wert Vy ab, so dass der Elektroneninjektionsstrom vernachlässigbar wird. Damit ist ein Programmierzyklus abgeschlossen.
Die gesamten negativen Ladungen am floatenden Gate nach der Programmierung können näherungsweise nach der ersten Ordnung mit der folgenden Gleichung errechnet werden:
-Qfg = (Vy - Vip)·(Cfc + Cfd)
Dabei ist:
Vip = (Qfc·Vt + Cfd·Vp)/(Cfc + Cfd)
das Potential des floatenden Gate, wenn es ladungsfrei ist.
Aufgrund des hohen elektrischen Feldes, das über die von dem Spalt zwischen dem floatenden Gate 22 und dem Steuergate 28 definierte Oberflächenzone induziert wird, ist die Effizienz der Erzeugung heißer Elektronen sehr hoch. Ferner ist auch, weil es ein vertikales Anziehungsfeld vom floatenden Gate gibt, die Injektionseffizienz heißer Elektronen auf das floatende Gate sehr hoch. Die Folge ist, dass der Programmierstrom auf einem sehr niedrigen Pegel gehalten werden kann. Dieser Pegel ist weitaus geringer als der Drain-Strom, der bei der Programmierung konventioneller EPROM-Zellen verwendet wird, bei der an Drain und Steuergate eine hohe Spannung anliegen muss und der MOS-Transistor im Stromsättigungsmodus arbeitet. Es ist somit möglich, die hohe Spannung für eine Speicherarray 50 mit einer chipinternen Ladungspumpe zu versorgen.

Lesen

Das Lesen des Zustands der Speicherzelle 10 oder der Speicherarray 50 kann mit einem konventionellen Schema erfolgen. Die Source 16 wird auf Massepotential gehalten. Der Drain 14 wird auf einer Lesespannung gehalten, die typischerweise +2 Volt beträgt und weitaus geringer ist als das Programmierpotential.
In einem Fall wird, wenn das floatende Gate 22 positiv geladen ist, die Kanalzone 18 direkt unter dem floatenden Gate 22 normalerweise eingeschaltet. Wenn das Steuergate 28 auf ein Lesepotential von z.B. +5 Volt gehoben wird, das geringer ist als das Potential beim Löschen, um die Kanalzone 18 unter dem ersten Abschnitt 30 des Steuergates 28 einzuschalten, dann fließt elektrischer Strom vom Drain 14 zur Source 16. Auf diese Weise kann die Speicherzelle 10 in einem gelöschten Zustand oder einem Zustand "1" erfasst werden.
Andererseits ist, wenn das floatende Gate 22 negativ geladen ist, die Zone des Kanals 18 direkt unter dem floatenden Gate 22 entweder schwach ein- oder vollkommen ausgeschaltet. Also wird selbst dann, wenn das Steuergate 28 und die Drain- Zone 14 auf Lesepotential angehoben sind, wodurch die Zone des Kanals 18 direkt unter dem ersten Abschnitt 30 des Steuergates 28 eingeschaltet wird, die Zone des Kanals 18 unter dem floatenden Gate 22 nicht eingeschaltet, und somit ist der Strom durch den Kanal 18 entweder im Vergleich zum gelöschten Zustand "1" sehr gering oder es fließt überhaupt kein Strom. In diesem Zustand wird die Zelle 10 in einem programmierten Zustand von "0" erfasst.

Störungsanalyse

In einer Speicherarray 50, die sich aus EEPROM- Speicherzellen 10 zusammensetzt, gibt es unerwünschte hohe Spannungsbeanspruchungszustände, entweder beim Lesen oder beim Schreiben, die Ladungsverluste am floatenden Gate 22 verursachen. Dieses Lese- und Schreibstörphänomen kann mit der vorliegenden Speicherzelle 10 minimal gehalten werden.
Da die Speicherzelle 10 unter der Bedingung betrieben wird, dass die kapazitive Kopplung zwischen floatendem Gate 22 und Drain-Zone 14 sehr stark ist, liegt das Potential des floatenden Gate immer sehr nahe am Potential der Drain-Zone 14. Unter positiven oder negativen Ladungsbedingungen ist der Spannungsabfall zwischen dem floatenden Gate 22 und der Drain- Zone 14 so gering, dass der Leckstrom vernachlässigbar ist. Somit kann der Leckweg vom floatenden Gate 22 zum Drain-Knoten 14 für die nachfolgende Analyse effektiv ignoriert werden.
Während der Lesestörungsbedingung ist, wenn sich das floatende Gate 22 in einem gelöschten Zustand befindet, d.h. wenn das floatende Gate positiv geladen ist, der Potentialabfall zwischen floatendem Gate 22 und Steuergate 28 gering. Dies führt zu einem vernachlässigbaren Leckstrom. Andererseits kann, wenn sich das floatende Gate 22 im programmierten, d.h. negativ geladenen Zustand befindet, der Spannungsabfall zwischen floatendem Gate 22 und Steuergate 28 bis zu vier bis fünf Volt betragen. Ferner hätte der Spannungsabfall dieselbe Vorspannungsrichtung wie im Löschzustand. Die Natur der Fowler-Nordheim-Tunnelung besteht jedoch darin, dass das I-V-Verhältnis bei niedrigeren Spannungen durch eine sehr steile Kurve gekennzeichnet ist. Dies gilt insbesondere für Fowler-Nordheim-Tunnelungsstrom, der von einer texturierten Polysiliziumoberfläche injiziert wird. Die Zellenbetriebsbedingung kann so ausgelegt werden, dass der Gesamtladungsverlust während der Nutzungsdauer des Speicherbausteins nicht ausreicht, um den Speicherzustand von einem programmierten Zustand "0" in einen gelöschten Zustand "1" umzudrehen.
Im Schreibstörzustand befindet sich die unselektierte Zelle beim Löschen immer in dem Zustand, dass alle drei Knoten, d.h. Source 16, Steuergate 28 und Drain 14, auf Massepotential sind. Daher gibt es unter dieser Bedingung keine Störung.
Bei der Programmierung entsteht der ungünstigste Störungszustand bei einer unselektierten Zelle jedoch dann, wenn das floatende Gate 22 positiv geladen ist und der Drain- Knoten 14 auf Programmierpotential ansteigt. Unter einer solchen Bedingung wird das Potential des floatenden Gate durch die folgende Gleichung definiert:
Vfg = (Qfg + Cfd·Vp + Cfb·VP)/(Cfc + Cfb + Cfd)
Somit kann der Spannungsabfall über das floatende Gate 22 und das Steuergate 28, das für eine unselektierte Zelle 10 auf Massepotential ist, mehrere Volt höher sein als die Programmierspannung Vp. Die Polarität der Vorspannung ist jedoch entgegengesetzt zu der beim Löschvorgang. Die Rauigkeit auf der Polysiliziumoberfläche zeigt einen in Rückwärtsrichtung vorgespannten Fowler-Nordheim-Tunnelungsstrom, der um viele Größenordnungen schwächer ist als der eines in Vorwärtsrichtung vorgespannten Stroms. Aufgrund dieser asymmetrischen Natur von Fowler-Nordheim I-V-Kennlinien für den von der Polysilizium- Rauigkeit ausgehenden Elektronenstrom kann der Betriebszustand der Zelle 10 so ausgelegt werden, dass der Gesamtladungsverlust während der Nutzungsdauer der Speicherzelle 10 aufgrund dieses gestörten Stroms minimiert und ignoriert werden kann.

Herstellungsverfahren

Wie zuvor erörtert, ist das floatende Gate 22 in einer bevorzugten Ausgestaltung ein umkristallisiertes Siliziumgate. Das umkristallisierte Siliziumgate 22 kann wie folgt hergestellt werden:
Fig. 3a zeigt eine Querschnittsansicht eines ersten Schrittes bei einem Verfahren zur Herstellung einer Speicherzelle 10 mit einem umkristallisierten floatenden Gate 22. Eine erste Isolierschicht 20 oder die Gate-Oxidschicht 20 wird auf einem Siliziumsubstrat 12 aufwachsen gelassen. Danach wird Polysilizium 22 oder amorphes Silizium 22 auf die erste Isolierschicht 20 aufgebracht. Das Polysilizium 22 oder amorphe Silizium 22 wird dann mit einer Siliziumnitridschicht 70 verkappt. Die Siliziumnitridschicht 70 kann mit einem konventionellen CVD- (Chemical Vapor Deposition = chemische Aufdampfung) Prozess aufgebracht werden. Die Struktur von Fig. 3a wird dann einem Langzeitwärmezyklus, z.B. 1100 bis 1200ºC, unterzogen. Der Wärmezyklus hat eine Ausheizung des Polysiliziums oder amorphen Siliziums 22 zur Folge, so dass sich umkristallisiertes Silizium oder nahezu einkristallines Silizium 22 bildet. Der Ausheizprozess braucht nicht so lange fortgesetzt zu werden, bis einkristallines Silizium entstanden ist. Solange die Korngrößen des Silizium 22, das aus dem Umkristallisierungsprozess entsteht, relativ viel größer ist als das Ladungsinjektionselement, wird das Ladungsinjektionselement selbst im Wesentlichen zu einkristallinem Silizium. Mit anderen Worten, wenn der Umkristallisierungsprozess dazu führt, dass sich die Schicht 22 aus vielen verbundenen Siliziumeinzelkristallen zusammensetzt, dann ist die Umkristallisierung akzeptabel, vorausgesetzt, jedes Siliziumeinzelkristall ist im Vergleich zum Ladungsinjektionselement groß. Da dieser Ausheizprozess zu Beginn der Herstellung der Speicherzelle 10 erfolgt, kann er mit einer relativ hohen Temperatur für einen relativ langen Zeitraum erfolgen. Wenn der Ausheizprozess lang genug ist, dann entsteht natürlich ein floatendes Gate 22 aus einkristallinem Silizium.
Zum Definieren der Ladungsinjektionszone entlang der Kante der umkristallierten Siliziumschicht 22 kann die folgende Methode angewendet werden.
Die Methode besteht darin, die Siliziumnitridschicht 70 an Stellen, an denen das endgültige floatende Gate 22 definiert wird, selektiv zu öffnen (siehe Fig. 3b).
Die exponierte Siliziumnitridzone 70 wird dann beseitigt (siehe Fig. 3c).
Dann wird die Resistmaske beseitigt (siehe Fig. 3d).
Dadurch wird das umkristallisierte Silizium 22 exponiert gelassen. Dann wird das exponierte umkristallisierte Silizium 22 bis auf eine bestimmte Stärke, z.B. 2000 Ångström, oxidiert (siehe Fig. 3e). Dies bewirkt die Bildung einer Oxidschicht 72, die am Rand der Siliziumnitridschicht 70 einem Vogelschnabel ähnelt. Der "Vogelschnabel" bildet sich aus demselben Grund wie der "Vogelschnabel" nach einem LOCOS-Feldoxidationsprozess (einem bekannten herkömmlichen Prozess). Die unoxidierte, umkristallisierte Siliziumschicht 22 unter der Oxidschicht 72 weist eine "aufwärts gekrümmte Form" auf. An einer Stelle, an der das unoxidierte, umkristallisierte Silizium 22 eine Spitze erreicht, wird der Ladungsinjektionsbereich definiert.
Dann wird die Siliziumnitridschicht 70 weggeätzt, so dass der Oxidabschnitt der umkristallisierten Siliziumschicht 22 unverändert bleibt (siehe Fig. 3f).
Danach folgt ein anisotroper Siliziumätzprozess, z.B. reaktives Ionenätzen, um die exponierte, umkristallisierte Siliziumschicht 22, die sich nicht direkt unter der Oxidschicht 72 befindet, selektiv zu ätzen (siehe Fig. 3g). Dadurch bleibt das unter der Oxidschicht 72 definierte endgültige floatende Gate 22 aus umkristalliertem Silizium zurück.
Der scharf aufwärts gekrümmte Abschnitt an der umkristallierten Siliziumkante der umkristallierten Siliziumschicht 22 bildet die Ladungsinjektionszone. In Fig. 3g ist dies eine Kante, die entlang der umkristallisierten Siliziumkante ausgerichtet ist. Mit einer scharf definierten Ladungsinjektionskante ist die Tunnelungswahrscheinlichkeit von Elektronen am höchsten. Dies führt dazu, dass ein floatendes Gate 22 eine gut definierte Ladungsinjektionskante hat, um eine Tunnelung von Ladungen vom floatenden Gate 22 zum Steuergate 29 zu bewirken.
Zum Aufwachsenlassen eines Tunnelungsdielektrikums mit hoher Haltbarkeit auf dem umkristallisierten floatenden Gate 22 und zum Reduzieren der Ladungseinschluss- und Dielektrikumdefekte wird das Verfahren wie folgt fortgesetzt:
Eine thermische Oxidschicht 74 wird bis auf eine bestimmte Stärke über dem floatenden Gate 22 aufwachsen gelassen (siehe Fig. 3h).
Eine Nitrierung der Oxidschicht 74 erfolgt durch thermisches Ausheizen der Oxidschicht 74 mit verdünntem NH&sub3; unter Verwendung von N&sub2; oder Ar als Trägergas mit einer erhöhten Temperatur, z.B. über 800ºC. Dies führt zur Bildung eines Oxynitridfilms. Der Oxynitridfilm hat einen geringeren Einschluss als thermisches Oxid in einem kristallinen Substrat.
Schließlich kann in einem optionalen Schritt eine zusätzliche Oxidation auf den Oxynitridfilm angewendet werden. Dies würde dazu beitragen, die Defektdichte durch Abdichten von Nadellöchern zu reduzieren, wobei der Rest der Oberflächenoxynitridschicht als Oxidationsverzögerungsschicht dient. Durch entsprechendes Einstellen der Nitrier- und endgültigen Oxidationsbedingungen kann der Film äußerst einschlussfrei gemacht werden, so dass er eine äußerst gute dielektrische Integrität aufweist, d.h. niedriger Ladungseinschluss, geringe Defektdichte, hohes Durchbruchfeld, enge Verteilung von Tunnelungsspannung und Durchbruchspannung.
Schließlich wird eine zweite Polysiliziumschicht 76 auf die Oxynitridschicht 74 aufgebracht, die die zweite Isolierschicht 25 ist. Die zweite Polysiliziumschicht 76 wird zum Bilden des Steuergates 29 definiert.
Nachfolgend wird ein umfassendes und ausführlicheres Verfahren zur Herstellung der Speicherzelle 10 beschrieben.
Es wird davon ausgegangen, dass das Ausgangsmaterial ein Siliziumsubstrat des P-Typs mit einem typischen Dotierungsniveau im Bereich von 5 bis 50 Ohm-cm je nach Skalierungsniveau ist.
Zunächst wird eine erste Schicht aus dielektrischem Material thermisch auf dem Substrat aufwachsen gelassen. Diese Schicht wird schließlich zum isolierenden Dielektrikum unter dem floatenden Gate. Das Material kann Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid sein. Die Stärke dieser Schicht liegt zwischen 50 und 200 Ångström, je nach Skalierungsniveau.
Danach wird eine Schicht aus amorphem Siliziummaterial durch einen LPCVD- (chemische Niederdruckaufdampfung) Prozess aufgebracht. Der Dickenbereich liegt zwischen 1000 und 2500 Ångström, je nach Skalierungsniveau.
Dann wird eine Schicht aus Siliziumnitridmaterial mit einem LPCVD-Prozess aufgebracht. Die Dicke der Siliziumnitridschicht ist derart, dass sie als Sauerstoffdiffusionsbarriere bei hoher Temperatur fungieren kann und dabei doch dünn genug ist, so dass die induzierte Belastung vernachlässigbar ist. Ein typischer Dickenbereich beträgt 200 bis 600 Ångström. Die kombinierte Konstruktion wird dann in einem Diffusionsofen bei einer Temperatur zwischen 1150ºC und 1350ºC ausgeheizt. Die Ausheizzeit wird so gewählt, dass das amorphe Silizium nahezu in einkristallines Silizium mit einer Korngröße von wenigstens ein paar Mikron umgewandelt wird. Die typische Ausheizzeit beträgt ein paar Stunden bis zu zehn Stunden, je nach Ausheiztemperatur. Das Ergebnis hiervon ist aus Fig. 4a ersichtlich.
Fotoresist wird auf die Struktur geschleudert, und Schlitze werden geöffnet, um die Oberseite des Siliziumnitridmaterials durch eine konventionelle Photolithographietechnik zu exponieren, um die Isolationszone zwischen Zellen zu definieren (siehe Fig. 4b).
Unter Verwendung des Fotoresist als Maske werden die Siliziumnitrid- und die umkristallisierte Siliziumschicht mit einer Trockenätztechnik wie z.B. RIE (reaktives Ionenätzen) entfernt. Die Fotoresistmaske wird mit konventionellen Mitteln abgelöst (siehe Fig. 4c).
Die folgenden Schritte sind fakultative Schritte zum Reduzieren des Vogelschnabels in der Feldoxidschicht und dem Eindringen von Dotierungsborionen bei der Feldoxidation und bei nachfolgenden thermischen Schritten.
Eine Schicht aus 200 bis 400 Siliziumnitrid wird mit einem LPCVD-Prozess aufgebracht. Eine Schicht von etwa 1500 bis 2500 Ångström aus Polysilizium wird ebenfalls durch LPCVD auf das Siliziumnitrid aufgebracht (siehe Fig. 4c).
Die Polysilizium-Seitenwandabstandshalter werden durch anisotropes Beseitigen des Polysiliziums vom horizontalen Abschnitt der Struktur mit einem RIE-Prozess beseitigt (siehe Fig. 4e)
Der Polysiliziumabstandshalter wird mit einem thermischen Oxidationsprozess in Oxid umgewandelt (siehe Fig. 4f)
Das Verfahren wird mit einer Kanalstoppimplantation von BF&sub2; fortgesetzt. Die Implantationsenergie wird so gewählt, dass die implantierten Ionen nicht durch die Siliziumnitrid/Silizium/Siliziumoxid-Schichten penetrieren und nur in das Siliziumsubstrat in den Zonen implantiert werden, die durch die erste Maske geöffnet und durch die Oxidabstandshalter nicht geschützt sind (siehe Fig. 4g). Die nachfolgenden Schritte sind wieder fakultativ:
Die zuletzt aufgebrachte Nitridschicht wird von Bereichen entfernt, in denen sie nicht durch den Oxidabstandshalter geschützt sind.
Der Oxidabstandshalter wird durch Eintauchen in verdünntes HF beseitigt (siehe Fig. 4h).
Dann wird eine Feldoxidschicht bis zu einer Dicke im Bereich von 3000 bis 7000 Ångström je nach Skalierungsniveau aufwachsen gelassen (siehe Fig. 4i).
Dann wird Fotoresist aufgeschleudert, und Streifen von Öffnungen lotrecht zu den Isolationsschlitzen werden mit einer konventionellen Photolithographietechnik erzeugt, um den Floatenden-Gate-Bereich zu definieren. Danach folgt eine Phosphorimplantation zum Dotieren des floatenden Gate. Die Implantationsenergie wird so gewählt, dass die implantierten Ionen hauptsächlich in der umkristallisierten Siliziumschicht resident sind und nicht in das Siliziumsubstrat penetrieren. Die typische Dosis liegt im Bereich von 1 · 10¹&sup4; bis 1 · 10¹&sup5; Ionen pro cm². Mit dem Fotoresist als Maske wird die Siliziumnitridschicht mit dem RIE-Prozess selektiv auf dem Siliziumnitrid/Silizium/Siliziumoxid-Stapel beseitigt (siehe Fig. 4j).
Dann wird die Fotoresistmaske mit konventionellen Mitteln entfernt. Mit dem übrigen Nitrid als oxidationsbeständige Maske wird eine thermische Oxidschicht aufwachsen gelassen, und ein Teil der umkristallisierten Siliziumschicht wird in Oxid umgewandelt. Die Oxiddicke liegt gewöhnlich zwischen 1000 und 1500 Ångström, je nach der Stärke der ursprünglichen amorphen Siliziumschicht und dem Skalierungsniveau. Dabei entsteht ein Mini-Vogelschnabel auf dem Silizium entlang der durch die zweite Maske definierten Nitridgrenzen (siehe Fig. 4k).
Die verbleibende Siliziumnitridschicht wird durch chemisches Nassätzen in einem heißen Phosphorsäurebad beseitigt (siehe Fig. 4l).
Mit dem Oxid als Maske wird die exponierte umkristallisierte Siliziumzone mit dem RIE-Prozess selektiv geätzt. Die Ätzselektivität zwischen Silizium und Oxid sollte groß genug sein, z.B. größer als 20, um ein scharfkantiges Profil zu gewährleisten. Ein Siliziumätzprozess mit einer Selektivität von mehr als 25 ist mit einem konventionellen RIE- Siliziumätzprozess unter Verwendung von Chemikalien auf Chlorbasis leicht möglich (siehe Fig. 4m).
Eine Opferoxidschicht wird thermisch auf der exponierten Seitenwand der umkristallisierten Siliziumschicht aufwachsen gelassen. Gleichzeitig wird die Oxiddicke auf dem Substrat, das ursprünglich von dem Siliziumnitrid/Silizium-Stapel bedeckt war, auf eine gewünschte Dicke erhöht. Die typische Dicke liegt zwischen 400 und 500 Ångström (siehe Fig. 4n).
Mit dem floatenden Gate als Maske wird ein selbstjustiertes Borimplantat erzielt, um die Schwelle in der Zone einzustellen, wo der Auswahltransistor ausgebildet werden soll. Die Oxidschicht wird durch Eintauchen in eine verdünnte HF-Lösung teilweise beseitigt. Das Oxid wird dann wieder bis auf eine gewünschte Enddicke auf dem Siliziumsubstrat und an der umkristallisierten Siliziumseitenwand aufwachsen gelassen. Diese beiden Dicken können sich aufgrund von Dotierungsniveau und Kristallausrichtung unterscheiden. Die typische Dicke liegt zwischen 300 und 500 Ångström auf dem Siliziumsubstrat und zwischen 400 und 600 Ångström an der umkristallisierten Siliziumseitenwand.
Jetzt folgt eine Nitrierung des Oxids durch thermisches Ausheizen des Oxids in verdünntem NH&sub3; mit N&sub2; oder Ar als Trägergas und auf einer erhöhten Temperatur. Der Temperaturbereich liegt typischerweise zwischen 800ºC und 1000ºC. Bei Bedarf erfolgt eine kurze Oxidation bei einer Temperatur zwischen 850ºC und 950ºC. Die Zeit wird so gewählt, dass sie kurz genug ist, damit die Oxiddicke nicht signifikant ansteigt, und doch lang genug, um Oxid aufwachsen zu lassen, so dass eventuelle Nadellochdefekte abgedichtet werden. Dann wird eine Schicht aus Polysilizium aufgebracht und mit herkömmlichen Mitteln dotiert (siehe Fig. 40).
Das Polysilizium wird zur Bildung eines Steuergates mit konventionellen Photolithographie- und Trockenätztechniken strukturiert (siehe Fig. 4p).
Fotoresist wird aufgeschleudert, und Streifen von Öffnungen werden lotrecht zu den Isolationsstreifen durch konventionelle Photolithographietechniken erzeugt, um Teile des floatenden Gate und des Drain-Bereiches zu exponieren. Mit Hilfe von Fotoresist und dem exponierten Abschnitt des floatenden Gates als Maske erfolgt eine Phosphorimplantation. Die Dosierung wird so eingestellt, dass der Phosphor-N+ Übergang in nachfolgenden Wärmeschritten diffundiert und unter dem floatenden Gate überlappt. Die Menge an Überlappung wird durch das gewünschte Maß an Drain-Kopplung bestimmt und kann zwischen 0,2 und 0,6 Mikron liegen, je nach Skalierungsniveau (siehe Fig. 4q).
Die, Fotoresistmaske wird mit konventionellen Mitteln abgelöst. Es entstehen Source- und Drain-Zonen (siehe Fig. 4r).
Eine erste Passivierungsglasschicht, Kontaktöffnungen, Metallisierung, obere Passivierungs- und Kontaktinselschichten erfolgen mit konventionellen Mitteln zum Abschließen des Prozesses (siehe Fig. 4s).

Claims

1. Elektrisch programmierbare und löschbare Speicherzelle, die folgendes umfasst:

ein Substrat (12) aus Halbleitermaterial eines ersten Leitfähigkeitstyps;

eine erste und eine davon beabstandete zweite Zone (16, 14) eines zweiten Leitfähigkeitstyps in dem genannten Substrat (12) mit einer Kanalzone (18) dazwischen;

eine erste Isolierschicht (20), die auf dem genannten Substrat (12) einschließlich über der genannten ersten, der zweiten Zone und der Kanalzone (16, 14, 18) angeordnet ist;

ein elektrisch leitendes floatendes Gate (22), das auf der genannten ersten Isolierschicht (20) angeordnet ist und über einen Abschnitt der genannten Kanalzone (18) und über einen Abschnitt der genannten zweiten Zone (14) für eine kapazitive Kopplung damit verläuft;

eine zweite Isolierschicht (25), die auf und neben dem genannten floatenden Gate (22) angeordnet ist, wobei die zweite Isolierschicht (25) einen auf dem floatenden Gate (22) angeordneten ersten Abschnitt (24) und einen neben dem floatenden Gate (22) angeordneten zweiten Abschnitt (26) aufweist; und

ein elektrisch leitendes Steuergate (29), von dem eine erste Sektion (30) auf der genannten Isolierschicht (20) im Abstand von dem genannten floatenden Gate (22) und neben der genannten zweiten Isolierschicht (25) und eine zweite Sektion (28) auf einem Teil des ersten Abschnitts (24) der zweiten Isolierschicht (25) angeordnet ist, dadurch gekennzeichnet, dass der genannte zweite Abschnitt (26) der zweiten Isolierschicht (25) die Form einer Seitenwand (26) mit einer Dicke hat, die einen Spalt zwischen der ersten Sektion (30) des Steuergates (29) und dem floatenden Gate (22) definiert, und dadurch, dass am Übergang zwischen dem ersten und dem zweiten Abschnitt (24, 26) der zweiten Isolierschicht (25) das floatende Gate (22) an seinem Rand neben der genannten Seitenwand (26) eine aufwärts gekrümmte Form aufweist, die eine Ladungsinjektionskante bildet, wobei das floatende Gate (22) als Siliziumschicht vorgesehen ist und wobei die zweite Isolierschicht (25) eine Dicke hat, die eine Fowler-Nordheim- Tunnelung von Ladungen durch sie von der Ladungsinjektionskante zum Steuergate (29) zulässt.

2. Zelle nach Anspruch 1, dadurch gekennzeichnet, dass der erste Abschnitt (24) der zweiten Isolierschicht (25) eine Dicke im Bereich von 100 bis 300 Nanometern, der zweite Abschnitt (26) der zweiten Isolierschicht (25) eine Dicke im Bereich von 15 bis 120 und die erste Isolierschicht (20) zwischen dem floatenden Gate (22) und dem Substrat (12) eine Dicke im Bereich von 5 bis 20 Nanometern haben.

3. Zelle nach Anspruch 2, dadurch gekennzeichnet, dass der erste Abschnitt (24) der zweiten Isolierschicht (25) eine Dicke im Bereich von 100 bis 250 Nanometern und der zweite Abschnitt (26) der zweiten Isolierschicht (25) eine Dicke im Bereich von 40 bis 60 Nanometern haben.

4. Zelle nach Anspruch 2, dadurch gekennzeichnet, dass die genannte erste Isolierschicht (20) aus Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid besteht und eine Dicke im Bereich von 7 bis 20 Nanometern hat.

5. Zelle nach Anspruch 2, dadurch gekennzeichnet, dass der genannte zweite Abschnitt (26) der zweiten Isolierschicht (25) aus Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid besteht.

6. Zelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das floatende Gate (22) ein elektrisch leitendes, einkristallines floatendes Gate ist.

7. Zelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die genannte erste und die genannte zweite Zone (16, 14) jeweils eine Source- und eine Drain-Zone sind.

8. Elektrisch programmierbares und löschbares Speichergerät mit einer Mehrzahl von Speicherstellen, einer Mehrzahl von Reihenadressleitungen (62), einer Mehrzahl von Spaltenadressleitungen (18) und einer gemeinsamen Leitung, wobei jede Kombination von einer aus der Mehrzahl von Reihenadressleitungen und einer aus der Mehrzahl von Spaltenadressleitungen eine andere aus der Mehrzahl von Speicherstellen definiert, und wobei ferner jede aus der Mehrzahl von Speicherstellen eine Zelle (10) gemäß Anspruch 7 umfasst, dadurch gekennzeichnet, dass an jeder Zelle (10)

die Source (16) mit der genannten gemeinsamen Leitung gekoppelt ist;

der Drain (14) mit einer assoziierten einen aus der Mehrzahl von Spaltenadressleitungen (18) gekoppelt ist;

das Steuergate (29) mit einer assoziierten einen aus der Mehrzahl von Reihenadressleitungen (62) gekoppelt ist;

und dadurch, dass Mittel (42, 52) zum Erhöhen der Potentiale der assoziierten Spaltenadress- und Reihenadressleitungen (18, 62) an einer Speicherstelle auf vorbestimmte Werte oberhalb des Potentials der gemeinsamen Leitung vorgesehen sind, wobei das Potential an die genannte assoziierte eine der Spaltenadressleitungen angelegt wird, die sich oberhalb des Potentials befindet, das an der genannten assoziierten einen Reihenadressleitungen anliegt, und zum Erhöhen des Potentials der assoziierten Reihenadressleitung (62) an einer Speicherstelle auf ein Löschpotential oberhalb eines Referenzpotentials, das an der assoziierten Spaltenadressleitung (18) und der gemeinsamen Leitung anliegt.

9. Verfahren zum Betreiben eines elektrisch programmierbaren und löschbaren Speichergerätes nach Anspruch 8, gekennzeichnet durch die folgenden Schritte:

Löschen einer ersten Mehrzahl der Speicherstellen durch:

Anlegen eines Massepotentials an die genannte gemeinsame Leitung;

Anlegen eines Massepotentials an eine erste Mehrzahl von Spaltenadressleitungen (18), die mit der ersten Mehrzahl der Speicherstellen assoziiert sind;

Anlegen eines ersten positiven Potentials an eine erste Mehrzahl von Reihenadressleitungen (62), die mit der ersten Mehrzahl der Speicherstellen assoziiert sind, um somit zu bewirken, dass Ladungen am floatenden Gate (22) an jedem aus der ersten Mehrzahl von Speicherstellen durch Fowler-Nordheim- Tunnelung zum Steuergate (29) an der jeweiligen Speicherstelle übertragen wird;

danach Programmieren einer zweiten Mehrzahl der Speicherstellen, die aus der genannten ersten Mehrzahl von Speicherstellen ausgewählt wurden, durch:

Anlegen eines Massepotentials an die genannte gemeinsame Leitung;

Anlegen eines zweiten positiven Potentials an eine zweite Mehrzahl von Spaltenadressleitungen (18), die mit der zweiten Mehrzahl von Speicherstellen assoziiert sind; und

Anlegen eines dritten positiven Potentials, das geringer ist als das genannte zweite positive Potential, an eine zweite Mehrzahl von Reihenadressleitungen (62), die mit der genannten zweiten Mehrzahl von Speicherstellen assoziiert sind, um dadurch zu bewirken, dass Elektronen von der Source (16) jedes aus der zweiten Mehrzahl von Speicherstellen durch heiße Elektronen, die durch einen abrupten Potentialabfall erzeugt wurden, zum jeweiligen floatenden Gate (22) übertragen werden.

10. Verfahren zum Herstellen einer Zelle nach Anspruch 1, dadurch gekennzeichnet, dass das folgende floatende Gate (22) wie folgt erzielt wird:

Definieren von Source-, Drain- und Kanalzonen (16, 14, 18) in dem Substrat (12);

Bilden der ersten Schicht (20) aus Isoliermaterial über dem genannten Substrat (12);

Aufbringen von nicht einkristallinem Silizium über der genannten ersten Schicht (20);

Verkapseln des genannten Siliziums mit einem Schutzmaterial (70);

Glühen des genannten Siliziums zur Bildung von im Wesentlichen einkristallinem Silizium; und

Definieren des genannten floatenden Gates (22) von dem geglühten Silizium.

11. Verfahren zur Herstellung einer Zelle nach Anspruch 10, dadurch gekennzeichnet, dass der Verkapselungsschritt eine chemische Aufdampfung von Siliziumnitrid umfasst.

12. Verfahren zur Herstellung einer Zelle nach Anspruch 1, dadurch gekennzeichnet, dass das floatende Gate (22) durch Aufbringen einer Schicht (22) aus polykristallinem Silizium oder amorphem Silizium auf die genannte erste Isolierschicht (20), Bedecken der genannten Schicht (22) aus Silizium mit einem Schutzmaterial (70), Glühen der genannten Siliziumschicht (22) zur Bildung von im Wesentlichen einkristallinem Silizium und Definieren des genannten floatenden Gates in dem geglühten Silizium gebildet wird.

13. Verfahren zur Herstellung einer Zelle nach Anspruch 12, dadurch gekennzeichnet, dass eine Ladungsinjektionskante definiert wird durch:

selektives Ätzen eines Abschnittes des genannten Schutzmaterials (70) zum Exponieren des genannten geglühten Siliziums;

Oxidieren des genannten exponierten geglühten Siliziums zur Bildung einer Schicht aus Siliziumdioxid, deren Ladungsinjektionskante entlang dem Rand des genannten Siliziumdioxids und des genannten Schutzmaterials (70) verläuft;

Entfernen des Schutzmaterials (70) zum Exponieren weiterer Abschnitte des genannten geglühten Siliziums; und

anisotropes Ätzen der übrigen Abschnitte des genannten geglühten Siliziums.

14. Verfahren zur Herstellung einer Zelle nach Anspruch 12, dadurch gekennzeichnet, dass die zweite Isolierschicht (25) durch Aufwachsenlassen von Siliziumdioxid auf der Schicht (22) von geglühtem Silizium bis zur gewünschten Dicke und Durchführen einer Stickstoffvereinigung des genannten Siliziumdixoids zur Bildung einer Schicht aus Oxynitridfilm gebildet wird.

15. Verfahren zur Herstellung einer Zelle nach Anspruch 14, dadurch gekennzeichnet, dass die Stickstoffvereinigung durch thermisches Glühen des genannten Siliziumdioxids mit NH&sub3; mit einem Trägergas bei einer erhöhten Temperatur stattfindet.

16. Verfahren zur Herstellung einer Zelle nach Anspruch 15, dadurch gekennzeichnet, dass die erhöhte Temperatur höher als 800ºC ist.

17. Verfahren zur Herstellung einer Zelle nach Anspruch 16, dadurch gekennzeichnet, dass der genannte Oxynitridfilm oxidiert wird.