JPS58209164A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPS58209164A JPS58209164A JP57092869A JP9286982A JPS58209164A JP S58209164 A JPS58209164 A JP S58209164A JP 57092869 A JP57092869 A JP 57092869A JP 9286982 A JP9286982 A JP 9286982A JP S58209164 A JPS58209164 A JP S58209164A
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- floating
- substrate
- floating gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、浮遊デートと制御ｆ−トを有する、電気的に
書き換え可能な不揮発性半導体メモリ装置の製造方法に
関する。
書き換え可能な不揮発性半導体メモリ装置の製造方法に
関する。
従来、浮遊デートラ有する不揮発性メモリは第１図に示
す如く、例えばＰ型シリコン基板１にドレイン２、ソー
ス３を設け、チャネル領域上に第１ ｆ −）絶縁９！
４ ｔを介して浮遊ゲート５を設け、更にその上に第
２ダート絶蘇膜４２を介して制御ゲート６を設けて構成
される。電気的に書き換えを可能とするため、浮遊ゲー
ト５は薄いｒ−）絶縁膜４１．４２を介して基板１およ
び制御ケゝ−トロと対向する様構成され、絶縁膜のトン
ネル電流を用いて電荷の授受を行うことにより、情報の
書き換えが行なわれる。
す如く、例えばＰ型シリコン基板１にドレイン２、ソー
ス３を設け、チャネル領域上に第１ ｆ −）絶縁９！
４ ｔを介して浮遊ゲート５を設け、更にその上に第
２ダート絶蘇膜４２を介して制御ゲート６を設けて構成
される。電気的に書き換えを可能とするため、浮遊ゲー
ト５は薄いｒ−）絶縁膜４１．４２を介して基板１およ
び制御ケゝ−トロと対向する様構成され、絶縁膜のトン
ネル電流を用いて電荷の授受を行うことにより、情報の
書き換えが行なわれる。
即ち、第２図に示す如く、浮遊グー）、５に負の電荷が
蓄積されている状態（以下書込み状態と呼ぶ）では、記
憶素子を選択的に読み出す際制御ｒ−トロに印加される
ダートを位Ｖ。、よりもしきい値が高く、浮遊ｒ−ト５
に電荷の蓄積されていない、あるいは正の電荷の蓄積さ
れていが読み出し時に非選択のとき制御ケ゛−ト５に印
加される電圧Ｖ。１とＶＧｌの間にしきい値が変化する
ように設計される。実際には、ＶＧｌとＶ。２０間にし
きい値が入るよう書き換え時に制御するのは技術的に困
難なので、第１図に示した如く浮遊ｆ−ト、５はチャネ
ル領域を部分的におおい、制御ゲート６の一部７をチャ
ネル領域の残シの部分に延在させ、この部分のしきい値
をｖｏｌとｖ（４の間に設定する事により、上記の目的
を達成している。ところで、Ｗ：き換えの観点からは消
去状態から書込み状態への変化、あるいは逆の変化を起
こすグロダラム電圧、及び時間は等しい事が望ましいの
で、浮遊ゲート５に電荷の蓄積されていない時のしきい
値はほぼｖ０２に等しい事が望ましい。従って、第１図
において、浮遊ゲート５によって制御されるチャネル部
のしきい値はｖｃ２にほぼ等しく、制御ケ゛−トロの延
在部７によって制御されるチャネル部のしきい値は■。
蓄積されている状態（以下書込み状態と呼ぶ）では、記
憶素子を選択的に読み出す際制御ｒ−トロに印加される
ダートを位Ｖ。、よりもしきい値が高く、浮遊ｒ−ト５
に電荷の蓄積されていない、あるいは正の電荷の蓄積さ
れていが読み出し時に非選択のとき制御ケ゛−ト５に印
加される電圧Ｖ。１とＶＧｌの間にしきい値が変化する
ように設計される。実際には、ＶＧｌとＶ。２０間にし
きい値が入るよう書き換え時に制御するのは技術的に困
難なので、第１図に示した如く浮遊ｆ−ト、５はチャネ
ル領域を部分的におおい、制御ゲート６の一部７をチャ
ネル領域の残シの部分に延在させ、この部分のしきい値
をｖｏｌとｖ（４の間に設定する事により、上記の目的
を達成している。ところで、Ｗ：き換えの観点からは消
去状態から書込み状態への変化、あるいは逆の変化を起
こすグロダラム電圧、及び時間は等しい事が望ましいの
で、浮遊ゲート５に電荷の蓄積されていない時のしきい
値はほぼｖ０２に等しい事が望ましい。従って、第１図
において、浮遊ゲート５によって制御されるチャネル部
のしきい値はｖｃ２にほぼ等しく、制御ケ゛−トロの延
在部７によって制御されるチャネル部のしきい値は■。
、とＶ。２０間にあることが望ましい。
このようにチャネル領域のしきい値を設定するには、ま
ず浮遊ゲー゛ト５を形成する前にチャネル領域全域にボ
ロンを例えば１ｘｌＯ／α２イオン注入し、浮遊ｆ−）
５を形成した俊、この浮遊ゲート５をマスクとしてヒ素
を例えば９ Ｘ ］ ０ ７ｃｍ”イオン注入する方法
が考えられる。
ず浮遊ゲー゛ト５を形成する前にチャネル領域全域にボ
ロンを例えば１ｘｌＯ／α２イオン注入し、浮遊ｆ−）
５を形成した俊、この浮遊ゲート５をマスクとしてヒ素
を例えば９ Ｘ ］ ０ ７ｃｍ”イオン注入する方法
が考えられる。
しかしながら、このようないわゆるカウンタドーピング
によるしきい値制御はよく矧られているように制御性が
よくなく、正確なしきい値に設定することが困難である
。
によるしきい値制御はよく矧られているように制御性が
よくなく、正確なしきい値に設定することが困難である
。
本発明は、チャネル唄域の各部のしきい値を正確に、し
かも簡単な工程で設定し、良好な電気的書換え特性を得
ることを可能とした不揮発性半導体メモリ装置の製造方
法を提供するものである。
かも簡単な工程で設定し、良好な電気的書換え特性を得
ることを可能とした不揮発性半導体メモリ装置の製造方
法を提供するものである。
本発明においては、半導体基板上にｆ−）絶縁膜を介し
て浮遊ｒ−トを形成した後、この浮遊ケ゛−トを通して
その下の基板表面に基板と同じ導電型を与える不純物を
イオン注入する。この後、浮遊デート上にケ゛−ト絶縁
膜を介して浮遊ｒ−）上から浮遊ケ゛−トで！−゛おわ
れていない領域にまで一部延在するように制御デートを
形成する。上記イオン注入層は高い加速電圧で形成され
るため、浮遊ｒ−トのない領域では、基板の内部に深く
形成され表面濃度が増加しない。
て浮遊ｒ−トを形成した後、この浮遊ケ゛−トを通して
その下の基板表面に基板と同じ導電型を与える不純物を
イオン注入する。この後、浮遊デート上にケ゛−ト絶縁
膜を介して浮遊ｒ−）上から浮遊ケ゛−トで！−゛おわ
れていない領域にまで一部延在するように制御デートを
形成する。上記イオン注入層は高い加速電圧で形成され
るため、浮遊ｒ−トのない領域では、基板の内部に深く
形成され表面濃度が増加しない。
この結果、チャネル領域は、浮遊ｒ−ト′下のしきい値
が制ａｌダートの延在部の下より高い状態に設定される
。
が制ａｌダートの延在部の下より高い状態に設定される
。
本発明によれば、カウンタドーピングを要せず一回のイ
オン注入のみで、浮遊ｒ−ト下のしきい値を制御ｆ−）
の延在部下のそれより高く設定することができる。従っ
てチャネル領域のしきい値制御を正確に竹い得、しかも
工程は簡単である。そしてこのようなしきい値制御によ
り、電気的消去および書込みをほぼ同じゾログ＼ ラム電圧の同時間印加により行うことのできる不揮発性
メモリが実現する。
オン注入のみで、浮遊ｒ−ト下のしきい値を制御ｆ−）
の延在部下のそれより高く設定することができる。従っ
てチャネル領域のしきい値制御を正確に竹い得、しかも
工程は簡単である。そしてこのようなしきい値制御によ
り、電気的消去および書込みをほぼ同じゾログ＼ ラム電圧の同時間印加により行うことのできる不揮発性
メモリが実現する。
以下本発明の詳細な説明する。第３図（、）〜（ｃ）は
一実施例の要部製造工程を示す断面図であり、第４図は
平面図である。まず、第３図（ａ）に示すように、比抵
抗２Ω−備のＰ型シリコン基板１１上に第１ダート酸化
膜１２１を介して所定パターンの浮遊ｆ−ト１３を４０
００Ｘの多結晶シリコン膜を用いて形成する。この後、
第３図（ｂ）のようにゾロンを例えば２００ＫｅＶでｌ
Ｘ１０’％ｙ＋−２打込んでイオン注入層１４を形成す
る。イオン注入層１４は、図示のように浮遊ｒ−ト１３
下で基板１１の表面部に形成されるように制御すると、
浮遊’ｙ”７ト１３の惰域外では基板１ノの内部に深く
形成される。この後、第３図（ｃ）のように、第２ダー
ト酸化膜１２２を介して浮遊ケ゛−ト１３上およびその
延在部をおおうように多結晶シリコン膜により制御ダー
ト１５を形成し、次いで１００ＫｅＶでヒ素をイオン注
入してｎ”（７）ノース１６．ドレイン１７を形成する
。
一実施例の要部製造工程を示す断面図であり、第４図は
平面図である。まず、第３図（ａ）に示すように、比抵
抗２Ω−備のＰ型シリコン基板１１上に第１ダート酸化
膜１２１を介して所定パターンの浮遊ｆ−ト１３を４０
００Ｘの多結晶シリコン膜を用いて形成する。この後、
第３図（ｂ）のようにゾロンを例えば２００ＫｅＶでｌ
Ｘ１０’％ｙ＋−２打込んでイオン注入層１４を形成す
る。イオン注入層１４は、図示のように浮遊ｒ−ト１３
下で基板１１の表面部に形成されるように制御すると、
浮遊’ｙ”７ト１３の惰域外では基板１ノの内部に深く
形成される。この後、第３図（ｃ）のように、第２ダー
ト酸化膜１２２を介して浮遊ケ゛−ト１３上およびその
延在部をおおうように多結晶シリコン膜により制御ダー
ト１５を形成し、次いで１００ＫｅＶでヒ素をイオン注
入してｎ”（７）ノース１６．ドレイン１７を形成する
。
第３図は素子の要部であって第４図のＡ −Ａ’断面に
対応するが、第４図に示されるように、チャネル領域に
隣接してソース１６と連続するｎ”ｊｉ Ｉ Ｉｌｌ
ｆ予め形成しておき、このｎ＋Ｎ７ｊＩＢ上にトンネル
効果の生じる程度の薄い酸化膜を設け、この上に浮遊ゲ
ート１３の一部を延在させている。即ちこのｎ”＊ｘｓ
と浮遊ｒ−ト１３との間でトンネル効果により電荷の授
受を行うことで、電気的書換えを行うようになっている
。
対応するが、第４図に示されるように、チャネル領域に
隣接してソース１６と連続するｎ”ｊｉ Ｉ Ｉｌｌ
ｆ予め形成しておき、このｎ＋Ｎ７ｊＩＢ上にトンネル
効果の生じる程度の薄い酸化膜を設け、この上に浮遊ゲ
ート１３の一部を延在させている。即ちこのｎ”＊ｘｓ
と浮遊ｒ−ト１３との間でトンネル効果により電荷の授
受を行うことで、電気的書換えを行うようになっている
。
このように構成されたメモリ素子では、浮遊ゲート１３
に電荷が蓄積されていない初期状態でしきい愼が５ｖで
あり、ノース１６．ドレイン１７を接地し制御ケ”−）
７５に２０Ｖのプログラム電圧パルスをｌ０ｍ５−ｃ印
刀口した書込み後のしへい値がＩＯＶであった。また制
御ｒ−トＩ５を接地し、ソース１６に同じグロダラム電
圧ノクルスを印加して消去し、たとき６−１シきい値は
、チャネル領域のうち浮遊ゲート１３下でＯｖ以下とな
るが制御ｆ、−ト１５の延在部下のしきい値が１■であ
るため、全体としてこの１■で決まる。こうして、この
メモリ素子では情報の書き換えが同じプログラム電圧と
プログラム時間で行える。
に電荷が蓄積されていない初期状態でしきい愼が５ｖで
あり、ノース１６．ドレイン１７を接地し制御ケ”−）
７５に２０Ｖのプログラム電圧パルスをｌ０ｍ５−ｃ印
刀口した書込み後のしへい値がＩＯＶであった。また制
御ｒ−トＩ５を接地し、ソース１６に同じグロダラム電
圧ノクルスを印加して消去し、たとき６−１シきい値は
、チャネル領域のうち浮遊ゲート１３下でＯｖ以下とな
るが制御ｆ、−ト１５の延在部下のしきい値が１■であ
るため、全体としてこの１■で決まる。こうして、この
メモリ素子では情報の書き換えが同じプログラム電圧と
プログラム時間で行える。
この実施例によれば、チャネル領域のしきい値制御を浮
遊ｅ−）を形成した後の一回のイオン注入工程のみで行
うことができ、カウンタドーピングを必要としないから
、工程は簡単でしかもしきい値の制御性が優れている。
遊ｅ−）を形成した後の一回のイオン注入工程のみで行
うことができ、カウンタドーピングを必要としないから
、工程は簡単でしかもしきい値の制御性が優れている。
本発明は、互いに直交する２つの制御ｒ−トを設けて１
メモリセルで書込み、および消去にビット選択性を持た
せる場合にも適用することができる。その実施例のメモ
リ素子平面図を第５図に示す。第６図（、） 、 （ｂ
）はそれぞれ第５図のＢ −Ｂ’、 Ｃ−Ｃ’断面図で
ある。先の実施例と異なる点は、制御ｆ−ト１５の他に
これと直交するもう一つの制御ｒ−ト１９を設けている
ことである。このメモリ素子の場合にも先の実施例と同
様、浮遊ｆ−ト１５を・ぐターン形成した後にイオン注
入を行って図示の１０きイオン注入層１４を形成するこ
とによシ、やはり情報の書き換え全同じプログラム電圧
とプログラム時間で行うことができる。
メモリセルで書込み、および消去にビット選択性を持た
せる場合にも適用することができる。その実施例のメモ
リ素子平面図を第５図に示す。第６図（、） 、 （ｂ
）はそれぞれ第５図のＢ −Ｂ’、 Ｃ−Ｃ’断面図で
ある。先の実施例と異なる点は、制御ｆ−ト１５の他に
これと直交するもう一つの制御ｒ−ト１９を設けている
ことである。このメモリ素子の場合にも先の実施例と同
様、浮遊ｆ−ト１５を・ぐターン形成した後にイオン注
入を行って図示の１０きイオン注入層１４を形成するこ
とによシ、やはり情報の書き換え全同じプログラム電圧
とプログラム時間で行うことができる。
また上記各実施例では、浮遊ゲート１３がチャネル領域
のドレイン端側をおおうようにしたが、第７図に示すよ
うに浮遊ゲート１３がチャネル領域の中央部を部分的に
おおうオフセットゲート構造として、制御ｐ−）７５が
浮遊ｒ−ト１３の両側でチャネル領域をおおうようにし
た場合にも、本発明を適用することができる。
のドレイン端側をおおうようにしたが、第７図に示すよ
うに浮遊ゲート１３がチャネル領域の中央部を部分的に
おおうオフセットゲート構造として、制御ｐ−）７５が
浮遊ｒ−ト１３の両側でチャネル領域をおおうようにし
た場合にも、本発明を適用することができる。
更に実施例では低抵抗基板を用いたが、例えば５０Ω−
（？ｌ１１程度の高抵抗基板を用いた場合にも勿論本発
明を適用することができ、この場合には浮訪ケ゛−ト形
成後のイオン注入を５〜６刈Ｏｃｍ程度に選べばよい。
（？ｌ１１程度の高抵抗基板を用いた場合にも勿論本発
明を適用することができ、この場合には浮訪ケ゛−ト形
成後のイオン注入を５〜６刈Ｏｃｍ程度に選べばよい。
更にまた本発明はＰチャネルにも同様に適用できる。
第１図は従来の不揮発性メモリ素子の要部構成を示す図
、第２図はそのメモリ素子の書き換えによるしきい値の
転移特性を示す図、第３図（、）〜（ｃ）は本発明の一
実施例のメモリ素子製造工程を示す断面図、第４図は同
メモリ素子の平面図、第５図は他の実施例によるメモリ
素子の平面図、第６図（、） 、 （ｂ）はそれぞれ同
メモリ素子のＢ −Ｂ’、 Ｃ−Ｃ’断面図、纂７図は
更に他の実施例によるメモリ素子の断面図である。 １ノ・・・Ｐ型シリコン基板、１３・・・浮遊ダート、
１４・・・ゾロンイオン注入層、１５・・・制ｍｃ−ト
、１６・・・ｎノース、１７・−・ｎドレイン、１８・
・・ｎ＋層、１９・・・制御ダート。 出願人代理人 弁理士 鈴 江 武 彦第１図 ４２５６ 第２図 第３図 第４図 ｂ 第５図 第６図 第７図
、第２図はそのメモリ素子の書き換えによるしきい値の
転移特性を示す図、第３図（、）〜（ｃ）は本発明の一
実施例のメモリ素子製造工程を示す断面図、第４図は同
メモリ素子の平面図、第５図は他の実施例によるメモリ
素子の平面図、第６図（、） 、 （ｂ）はそれぞれ同
メモリ素子のＢ −Ｂ’、 Ｃ−Ｃ’断面図、纂７図は
更に他の実施例によるメモリ素子の断面図である。 １ノ・・・Ｐ型シリコン基板、１３・・・浮遊ダート、
１４・・・ゾロンイオン注入層、１５・・・制ｍｃ−ト
、１６・・・ｎノース、１７・−・ｎドレイン、１８・
・・ｎ＋層、１９・・・制御ダート。 出願人代理人 弁理士 鈴 江 武 彦第１図 ４２５６ 第２図 第３図 第４図 ｂ 第５図 第６図 第７図
Claims (1)
- チャネル領域上を部分的におおう浮遊グー）とこの浮遊
デート上から浮遊ダートでおおわれていないチャネル領
域上をおおうように配設された制御ｒ−）を有しトンネ
ル電流による電荷授受を利用して電気的書換えを可能と
したメモリ素子を半導体基板上にマトリクス状に集積形
成して不揮発性半導体メモリ装置を製造するに際し、半
導体基鈑上に絶縁膜を介して所定パターンの浮遊ダート
’？形成した後、この浮遊ゲートを通してその下の基板
表面に基板と同じ導電型を与える不純物をイオン注入す
る工程を備えたことを特徴とする不揮発性半導体メモリ
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092869A JPS58209164A (ja) | 1982-05-31 | 1982-05-31 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092869A JPS58209164A (ja) | 1982-05-31 | 1982-05-31 | 不揮発性半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209164A true JPS58209164A (ja) | 1983-12-06 |
Family
ID=14066431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092869A Pending JPS58209164A (ja) | 1982-05-31 | 1982-05-31 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209164A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151880A (ja) * | 1984-05-15 | 1986-03-14 | ウエハスケ−ル インテグレイシヨン，インコ−ポレイテツド | 分割ゲートトランジスタの製造方法 |
| US4861730A (en) * | 1988-01-25 | 1989-08-29 | Catalyst Semiconductor, Inc. | Process for making a high density split gate nonvolatile memory cell |
| US4961165A (en) * | 1987-11-17 | 1990-10-02 | Fujitsu Limited | Semiconductor memory device having a charge barrier layer for preventing soft error |
| WO1991011026A1 (en) * | 1990-01-22 | 1991-07-25 | Silicon Storage Technology, Inc. | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
| US5045488A (en) * | 1990-01-22 | 1991-09-03 | Silicon Storage Technology, Inc. | Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device |
| US5156990A (en) * | 1986-07-23 | 1992-10-20 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| US5225361A (en) * | 1990-03-08 | 1993-07-06 | Matshshita Electronics Coropration | Non-volatile semiconductor memory device and a method for fabricating the same |
| US5750427A (en) * | 1991-01-17 | 1998-05-12 | Texas Instruments Incorporated | Non-volatile memory cell structure and process for forming same |
| US6165847A (en) * | 1996-12-13 | 2000-12-26 | Nec Corporation | Nonvolatile semiconductor memory device and method for manufacturing the same |
-
1982
- 1982-05-31 JP JP57092869A patent/JPS58209164A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6151880A (ja) * | 1984-05-15 | 1986-03-14 | ウエハスケ−ル インテグレイシヨン，インコ−ポレイテツド | 分割ゲートトランジスタの製造方法 |
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| KR100295936B1 (ko) * | 1996-12-13 | 2001-08-07 | 가네꼬 히사시 | 비휘발성반도체메모리장치및그제조방법 |
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