DE69229016T2 - System zur Rückgewinnung von Daten und NRZ-Taktsignalen mit einer Phasenregelschleife - Google Patents

System zur Rückgewinnung von Daten und NRZ-Taktsignalen mit einer Phasenregelschleife

Info

Publication number
DE69229016T2
DE69229016T2 DE69229016T DE69229016T DE69229016T2 DE 69229016 T2 DE69229016 T2 DE 69229016T2 DE 69229016 T DE69229016 T DE 69229016T DE 69229016 T DE69229016 T DE 69229016T DE 69229016 T2 DE69229016 T2 DE 69229016T2
Authority
DE
Germany
Prior art keywords
signal
nrz
blivet
coupled
generate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69229016T
Other languages
English (en)
Other versions
DE69229016D1 (de
Inventor
David L. Hershberger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Grass Valley Group Inc
Original Assignee
Grass Valley Group Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Grass Valley Group Inc filed Critical Grass Valley Group Inc
Application granted granted Critical
Publication of DE69229016D1 publication Critical patent/DE69229016D1/de
Publication of DE69229016T2 publication Critical patent/DE69229016T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
    • G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Theoretical Computer Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dc Digital Transmission (AREA)

Description

    Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft die digitale Datenübertragung, und im Besonderen betrifft die vorliegende Erfindung die Rückgewinnung von Daten und NRZ-Takten (ohne Rückkehr zu Null).
  • NRZ-Daten weisen auf der Taktfrequenz keine spektrale Komponente auf. Aus diesem Grund muß eine Möglichkeit gefunden werden, um die Taktsignalfrequenz und die Phase zu bestimmen. In der Abbildung aus Fig. 1 ist ein dem Stand der Technik entsprechender Versuch zur Lösung dieses Problems dargestellt. Bei diesem Versuch wird eine Nichtlinearität in Form einer Verzögerungsleitung und eines Exklusiven-ODER-Gatters eingeführt, um eine Frequenzkomponente auf der NRZ- Taktfrequenz zu erzeugen. Das Verzögerungselement entspricht kennzeichnenderweise der Hälfte des erwarteten Bitintervalls oder weniger. Danach erfaßt ein Bandpaßfilter die eingeführte Frequenzkomponente auf der Taktfrequenz und erzeugt einen Takt entweder direkt oder indirekt mit Unterstützung durch eine Phasenregelschleife.
  • Das Problem bei dem in der Abbildung aus Fig. 1 dargestellten und vorstehend beschriebenen Ansatz ist es, daß ein Bandpaßfilter sich nicht zur Integration in eine integrierte Schaltung (IC) anbietet, und wobei die Phasengenauigkeit des wiedergewonnenen Takts von der Feinabstimmung des Bandpaßfilters abhängig ist.
  • Ein weiterer dem Stand der Technik entsprechender Ansatz ist in der Abbildung aus Fig. 2 dargestellt. Für diesen Ansatz ist keine abgestimmte Schaltung erforderlich, und somit ist dieser Ansatz für die IC-Implementierung nicht zugänglich. Die Genauigkeit der Plazierung der Taktflanke in der Mitte des Bitintervalls ist jedoch hauptsächlich von der Länge der Verzögerungsleitung abhängig. Bei allen kennzeichnenden IC- Implementierungen einer Verzögerungsleitung ist das Ausmaß der resultierenden Verzögerung von den Verarbeitungs- und Temperaturschwankungen abhängig. Somit wird die Taktflanke nicht mit ausreichender Genauigkeit in dem Bitintervall zentriert, und in Gegenwart größeren Zitterns leidet die Bitfehlerrate entsprechend.
  • In den U. S. Patenten US-A-4.590.602 und US-A-3.992.581 und in EP-A-0009939 werden Eingabeverarbeitungsschaltungen zur · Erzeugung eines Impulses bei jedem Übergang eines Eingangssignals erzeugt, wobei die Impulse für einen Vergleich mit einem VCO-Ausgangstaktsignal in einen Phasendetektor eingegeben werden. Das phasenverglichene Signal wird gefiltert, uni ein Steuersignal für den VCO (spannungsgesteuerter Oszillator) vorzusehen, so daß der VCO das wiedergewonnene Taktsignal vorsieht. In US-A-3.992.581 wird das wiedergewonnene Taktsignal einem Daten-Flip-flop zugeführt, dem ferner das Eingangssignal zugeführt wird, um die Datenausgabe vorzusehen. In US-A-4.590.602 ist ferner ein Frequenzdetektor dargestellt, der eine Referenzfrequenz bzw. eine Bezugsfrequenz von einem separaten Oszillator mit einer unterteilten Version der VCO-Frequenz (wiedergewonnener Takt) vergleicht, um eine Eingabe in eine Additionsschaltung vorzusehen, in die ferner die Ausgabe des Phasendetektors eingegeben wird, wobei die Summe in einen Schleifenfilter eingegeben wird. Der Frequenzdetektor wird durch einen Sperrdetektor gesperrt, der als Eingaben bei jedem Übergang des Eingabesignals das wiedergewonnene Takt und Impulssignal aufweist.
  • Wünschenswert ist ein verbessertes System zur Rückgewinnung von Daten und NRZ-Taktsignalen, das integrationsfähig ist, wobei das System eine automatische Zentrierung der Taktflanke in dem Bitintervall auf eine Art und Weise vorsieht, die von analogen Verzögerungen sowie Verarbeitungs- und Temperaturschwankungen unabhängig ist.
    • Zusammenfassung der Erfindung
  • Vorgesehen ist gemäß der vorliegenden Erfindung ein System zur Rückgewinnung von Daten und NRZ-Taktsignalen unter Verwendung einer Phasenregelschleife gemäß dem gegenständlichen Anspruch 1.
  • NRZ-Daten werden einer Seite eines Exklusiven-ODER-Gatters zugeführt, und eine zweifach verzögerter Version der NRZ-Daten werden der anderen Seite zugeführt. Die Ausgabe des Exklusiven-OIiER-Gatters, ein "Blivet-Signal", wird einem NRZ- Phasendetektor zugeführt, der zwei UND-Gatter umfaßt, wobei ein Gatter an dessen anderen Eingang eine wiedergewonnene Taktsignalausgabe eines VCO aufweist, und wobei das andere Gatter an dessen anderen Eingang eine invertierte Version des wiedergewonnenen Taktsignals aufweist. Bei den Ausgaben der beiden UND-Gatter handelt es sich um ein "Aufwärtssignal" und ein "Abwärtssignal", die anzeigen, in welche Richtung ein Frequenzsteuersignal die VCO-Frequenz ändern soll. Ein Datenhalte-Flip-flop, bei dessen Eingang es sich um eine einfach verzögerte Version der NRZ-Daten handelt, wird mit dem wiedergewonnenen Taktsignal getaktet.
  • Vorzugsweise ist ein NRZ-Frequenzdetektor vorgesehen, der zwei Flip-flops zur Überwachung des Zustands des wiedergewonnenen Taktsignals an entgegengesetzten Flanken des Blivet-Signals aufweist. Drei Gatter überwachen die Ausgabe der Flip-flops, um die Zustände "zu hoch", "zu niedrig" und "gut" zu überwachen. Zusätzliche Flip-flops speichern die Ergebnisse dieser Erfassung, und wobei die Rückkopplung aus diesen Flipflops dazu verwendet wird, die Erfassung von Fehlerzuständen zu sperren, die das Gegenteil zu einem unmittelbar vorhergehenden Fehlerzustand darstellen. Die Flip-flops, die die Ergebnisse der Erfassung speichern, können dazu gebracht werden, deren Eingänge zu ignorieren und stattdessen ein "gut" zu speichern, wenn ein Sperrsignal anzeigt, daß die Phasenregelschleife gesperrt ist.
  • Vorzugsweise ist ferner ein Sperrdetektor vorgesehen, der einen Sättigungs-Auf-Ab-Zähler aufweist, der um Eins erhöht wird, wenn Blivets auftreten und der NRZ-Frequenzdetektor einen "guten" Zustand anzeigt, und wobei der Zähler um eine Zahl größer Eins verringert wird, wenn Blivets auftreten und der NRZ-Frequenzdetektor eine "Negation" anzeigt. Eine Sperrsignalausgabe wird immer dann erzeugt, wenn der Zählwert des Zählers über einem vorbestimmten Grenzwert liegt, wie zum Beispiel über der Hälfte des Fassungsvermögens.
  • Der Gegenstand der vorliegenden Erfindung wird im abschließenden Teil dieser Anmeldung genau ausgeführt und eindeutig beansprucht. Der Aufbau und das Verfahren der Funktionsfähigkeit der Erfindung sowie weitere Vorteile und Aufgaben der Erfindung werden jedoch am besten in Bezug auf die folgende genaue. Beschreibung und die beigefügten Zeichnungen verständlich.
    • Kurze Beschreibung der Zeichnungen
  • Es zeigen:
  • Fig. 1 ein Blockdiagramm einer dem Stand der Technik entsprechenden Schaltung für die NRZ-Takt-Rückgewinnung;
  • Fig. 2 ein Blockdiagramm einer weiteren dem Stand der Technik entsprechenden Schaltung für die Rückgewinnung von Daten und NRZ-Takten;
  • Fig. 3 ein Blockdiagramm eines Abschnitts der Schaltung zur Rückgewinnung von Daten und NRZ-Taktsignalen gemäß der vorliegenden Erfindung, wobei schematische Details des Phasendetektorblocks dargestellt sind;
  • Fig. 4 ein Blockdiagramm eines Systems zur Rückgewinnung von Daten und NRZ-Taktsignalen, das bei der vorliegenden Erfindung eingesetzt wird;
  • Fig. 5 eine Prinzipskizze des bei der vorliegenden Erfindung verwendeten NRZ-Frequenzdetektors;
  • Fig. 6 ein Taktdiagramm, das die Funktionsweise des bei der vorliegenden Erfindung verwendeten NRZ-Frequenzdetektors veranschaulicht; und
  • Fig. 7 ein Blockdiagramm des bei der vorliegenden Erfindung verwendeten Sperrdetektors.
    • Genaue Beschreibung
  • Die Abbildung aus Fig. 3 zeigt ein Blockdiagramm eines Abschnitts der erfindungsgemäßen Schaltung zur Rückgewinnung von Daten und NRZ-Taktsignalen, wobei in schematischer Darstellung die Phasendetektorschaltung 10 als Nebenbild dargestellt ist. Diese Konstruktion ist an sich integrationsfähig und sieht die automatische Zentrierung der Taktflanke in dem Bitintervall auf eine Art und Weise vor, die von analogen Verzögerungen und Verarbeitungs- und Temperaturschwankungen unabhängig ist.
  • Die NRZ-Dateneingabe wird einem eindeutigen "Blivet-Generator" 8 zugeführt. Ein "Blivet" ist ein Impuls, der einen Übergang der NRZ-Daten anzeigt, wobei der Übergang entweder abfallend oder ansteigend ist. In dem Blivet-Generator 8 wird die NRZ- Dateneingabe einer Seite eines Exklusiven-ODER-Gatters 6 zugeführt sowie zwei in Reihe angeordneten übereinstimmenden Verzögerungselementen 2 und 4, woraufhin die zweifach verzögerte Ausgabe dieser Verzögerungselemente der anderen Seite des Exklusiven-ODER-Gatters 6 zugeführt wird. Zusätzlich zu der Erzeugung von Blivets sieht der Blivet-Generator 8 ferner eine NRZ-Ausgabe vor, die um die Hälfte der Blivet- Breite verzögert wird.
  • Die Blivet-Ausgabe des Blivet-Generators stellt einen Impuls dar, dessen Dauer die Summe der Verzögerung darstellt, die durch die beiden übereinstimmenden Verzögerungselemente 2 und 4 vorgesehen worden ist. Wie dies nachstehend im Text genauer beschrieben wird, sollte die Summe dieser Verzögerungen kleiner sein als die Hälfte des Bit-Intervalls der erwarteten Daten, wobei die Größe innerhalb dieser Einschränkung jedoch möglichst groß sein sollte.
  • Die Blivet-Ausgabe des Blivet-Generators 8 aus dem Exklusiven- ODER-Gatter 6 wird dem NRZ-Phasendetektor 10 zugeführt, der ferner eine Taktausgabe von einem VCO 20 empfängt. Der NRZ- Phasendetektor 10 umfaßt die UND-Gatter 12 und 14 sowie einen Inverter 16. Der NRZ-Phasendetektor 10 erzeugt zwei Signale, d. h. ein "Aufwärtssignal", das an dem Eingang "+" des Schleifenfilters 26 vorgesehen wird, und ein "Abwärtssignal", das an dem Eingang "-" des Schleifenfilters 26 vorgesehen wird. Die "Aufwärts-" und "Abwärtssignale" werden von dem Schleifenfilter 26 zur Erzeugung der Steuerspannung für den VCO 20 verwendet. Der Schleifenfilter 26, bei dem es sich in geeigneter Weise um eine Ladungspumpe handelt, empfängt die "Aufwärts-" und "Abwärtsimpulse" von dem NRZ-Phasendetektor 10 und integriert deren Differenz in ein analoges VCO- Steuersignal ausschließlich mit den Niederfrequenzkomponenten. Wie dies später im Text genauer beschrieben wird, ist die- Wirksamkeit der vorliegenden Erfindung von der Zentrierung der abfallenden Flanke der wiedergewonnenen VCO-Taktausgabe 20 innerhalb dieses Blivets abhängig.
  • Wenn die abfallende Flanke der VCO-Ausgabe bereits durch das Exklusiven-ODER-Gatter 6 in dem erzeugten Blivet zentriert worden ist, dann entspricht die Dauer der Ausgabe aus dem UND- Gatter 12 der Dauer der Ausgabe aus dem UND-Gatter 14, und die Eingaben in den Schleifenfilter 26 heben sich gegenseitig auf, wodurch angezeigt wird, daß keine Anpassung der Frequenz erforderlich ist, und wobei der Schleifenfilter 26 weiterhin ein unverändertes VCO-Steuersignal erzeugt.
  • Wenn der Abwärtsübergang der Taktsignalausgabe des VCO 20 in dem Blivet spät erfolgt, dann weist die Ausgabe des UND- Gatters 12 eine längere Dauer auf als die Ausgabe des UND- Gatters 14, und die "Aufwärts-Eingabe" in den Schleifenfilter herrscht im Vergleich zu der "Abwärts-Eingabe" vor, und die VCO-Steuerspannungsausgabe des Schleifenfilters 26 erhöht die VCO-Frequenz, wodurch bewirkt wird, daß die nächste abfallende Flanke in dem Blivet-Intervall früher auftritt.
  • Wenn im Gegensatz dazu der Abwärtsübergang des Taktsignals des VCO 20 in dem Blivet früh erfolgt, dann weist das UND-Gatter 14 eine längere Dauer auf als die Ausgabe des UND-Gatters 12, und die "Abwärts-Eingabe" in den Schleifenfilter 26 herrscht im Vergleich zu der "Aufwärts-Eingabe" vor, und wobei die VCO- Steuerspannungsausgabe des Tiefpaßfilters 26 die VCO-Frequenz verringert, wodurch bewirkt wird, daß die nächste abfallende Flanke in dem Blivet-Intervall später eintritt.
  • Somit ist ersichtlich, daß der NRZ-Phasendetektor 10 und der Schleifenfilter 26 im Zeitverlauf unabhängig von der Position des Taktsignals im Verhältnis zu der Mitte des Blivets derart funktionsfähig sind, daß die Abwärtsflanke des Taktsignals des VCO 20 an die Mitte des Blivet-Intervalls gedrängt wird.
  • Aufgrund der Tatsache, daß die Verzögerungselemente 2 und 4 identisch sind, erzeugen Sie die gleichen Verzögerungen, und zwar unabhängig von Verarbeitungs- oder Temperaturschwankungen. Verarbeitungs- oder Temperaturschwankungen beeinträchtigen somit die Blivet- Breite, die einen Einfluß auf die Empfindlichkeit des NRZ- Phasendetektors hat, wobei die Fähigkeit zur richtigen Erfassung von Phasenunterschieden jedoch nicht beeinträchtigt wird. Mit zunehmender Blivet-Breite erhöht sich die Empfindlichkeit, da die Differenz zwischen den Breiten der "Aufwärts-" und "Abwärtsimpulse" größer sein kann.
  • Die Taktausgabe des VCO 20 wird ferner dem Takteingang des Flip-flop 28 zugeführt. Der D-Eingang des Flip-flop 28 ist so angeschlossen, daß er die einmal verzögerte NRZ-Datenausgabe des Blivet-Generators 8 von dem Ausgang des Verzögerungselements 2 empfängt. Bei dem gemäß der vorliegenden Erfindung verwendeten Ansatz ist die Fähigkeit der Positionierung der Taktflanke, welche die Daten in der Mitte des "Auges" des Bit-Intervalls in das Flip-flop 28 taktet, von der Zentrierung der entgegengesetzten Taktflanke in dem Blivet abhängig, wie dies bereits vorstehend im Text beschrieben worden ist.
  • Der VCO ist so abgeglichen, daß er eine nahezu perfekte Impulsdauer von 50% aufweist. Bei in den Blivets des Exklusiven-ODER-Gatters 6 zentrierten abfallenden Übergängen der Taktausgabe des VCO 20 treten die ansteigenden Übergänge garantiert auf, während sich die Daten, die an der Verbindungsstelle der beiden Verzögerungselemente 2 und 4 vorhanden sind, genau in der Mitte des Bit-Intervalls befinden. Der Grund dafür ist es, daß die abfallende Taktflanke ein halbes Blivet nach dem Ende des letzten Bit- Intervalls aufgetreten ist, und daß die Daten an dieser Verbindungsstelle zum Zeitpunkt der ansteigenden Taktflanke ebenfalls eine Verzögerung um ein halbes Blivet aufweisen. Der D-Eingang des flip-flops 28 ist mit dieser Verbindungsstelle zwischen den Verzögerungselementen 2 und 4 verbunden und wird durch die Anstiegsflanke der Ausgangstaktsignale des VCO 20 getaktet. Somit sorgt die Schaltung aus der Abbildung aus Fig. 3 für eine zuverlässige Rückgewinnung der NRZ-Takt- und Datensignale und ist in eine integrierte Schaltung integrierbar.
  • Die Schaltung aus der Abbildung aus Fig. 3 führt nur eine Phasenerkennung und keine Frequenzerkennung durch. Die Frequenzerkennung erlaubt jedoch eine deutlich effektivere Frequenzerfassung durch eine Phasenregelschleife. In Bezug auf die Abbildung aus Fig. 4 umfaßt ein komplettes System für die Rückgewinnung von Daten und NRZ-Taktsignalen somit die komplette Schaltkreisanordnung aus der Abbildung aus Fig. 3 sowie zusätzlich einen NRZ-Frequenzdetektor 50, einen Sperrdetektor 30 und die ODER-Gatter 24 und 22 zur "Aufwärts-" und "Abwärtsverknüpfung" der Ausgänge der Phasen- und NRZ- Frequenzdetektoren, bevor diese dem Schleifenfilter 26 zugeführt werden.
  • In dem in der Abbildung aus Fig. 4 dargestellten kompletten System wird das Blivet-Signal dem NRZ-Frequenzdetektor 50 und dem Sperrdetektor 30 sowie dem NRZ-Phasendetektor 10 zugeführt. Der NRZ-Frequenzdetektor 50 empfängt ferner die Taktausgabe von dem VCO 20 sowie ein "Sperrsignal" von dem Sperrdetektor 30. Ebenso wie der NRZ-Phasendetektor 10 erzeugt der NRZ-Frequenzdetektor 50 "Aufwärts-" und "Abwärtssignale", um den VCO 20 über den Schleifenfilter 26 zu steuern. Diese "Aufwärts-" und "Abwärtssignale" werden mit den "Aufwärts-" und "Abwärtssignalen" des NRZ-Phasendetektors 10 durch das Aufwärts-ODER-Gatter 24 und das Abwärts-ODER-Gatter 22 kombiniert. Der NRZ-Frequenzdetektor 50 erzeugt ferner "Negationssignale", die den Sperrdetektor 30 informieren, wenn das vorliegende Blivet ein "Aufwärts-" oder "Abwärtssignal" bewirkt.
  • In Bezug auf die Abbildung aus Fig. 5 weist der NRZ- Frequenzdetektor 50 vier Flip-flops 52, 57, 58 und 59 auf, die durch die Anstiegsflanke des Blivet-Signals getaktet werden, und ein Flip-flop 53, das durch die abfallende Flanke des Blivet-Signals getaktet wird, und zwar aufgrund der Funktionsweise des Inverters 51. Die Flip-flops 52 und 53 überwachen die Taktausgabe des VCO 20 an entgegengesetzten Flanken des Blivet-Signals. Bei einem "guten" Blivet handelt es sich um ein Blivet, dessen ansteigende Flanke auftritt, während die Taktausgabe des VCO 20 hoch ist und dessen abfallende Flanke auftritt, während die Ausgabe hoch ist. Ein gutes Blivet setzt somit das Flip-flop 52 und setzt das Flipflop 53 zurück. Das NICHT-UND-Gatter 54 (NAND-Gatter) überwacht den Q-Ausgang des Flip-flops 52 und den /Q-Ausgang des Flip-flops 53, und es erzeugt immer dann eine niedrige Ausgabe, wenn diese beiden Flip-flops ein gutes Blivet erfaßt haben.
  • Die folgende Tabelle faßt die durch die NRZ-Frequenzdetektor- Schaltkreisanordnung 50 abgeleiteten Informationen aus der Beziehung zwischen der Taktausgangsstufe und den Blivet- Flanken zusammen: TAKT-/BLIVET-INFERENZEN
  • Das NAND-Gatter 55 überwacht die Zustände der Flip-flops 52 und 53 in Bezug auf den Zustand "zu niedrig", d. h. beide Flipflops weisen einen hohen Ausgang auf. Die dritte Eingabe in das NAND-Gatter 55 kommt von dem durch die NAND-Gatter 62 und 63 erzeugtem Gleichstrom-Flip-flop, wobei eine hohe Ausgabe von dem NAND-Gatter 62 und eine niedrige Ausgabe von dem NAND- Gatter 63 erzeugt wird, wenn die Frequenz zu hoch ist. Der Grund für diese dritte Eingabe in das NAND-Gatter 55 ist es zu vermeiden, daß direkt ein Übergang von einem Zustand "zu hoch" zu einem Zustand "zu niedrig" erfolgt, ohne dazwischen einen guten Zustand zu durchlaufen. Wenn es sich bei dem letzten Zustand aus dem NRZ-Frequenzdetektor somit um einen Zustand "Abwärts (zu hoch)" gehandelt hat, wird verhindert, daß das NAND-Gatter 55 eine aktiv niedrige Ausgabe erzeugt, die anzeigt, daß es sich bei dem nächsten Zustand um "Aufwärts (zu niedrig)" durch den niedrigen Ausgang des NAND-Gatters 63 handeln sollte.
  • Auf ähnliche Weise überwacht das NAND-Gatter 56 die Zustände der Flip-flops 52 und 53 in Bezug auf den Zustand "zu hoch", d. h. beide Flip-flops weisen einen niedrigen Ausgang auf. Ebenso wie vorstehend ist bevor ein aktives Signal "zu hoch" erzeugt werden kann eine hohe Ausgabe des NAND-Gatters 61 in dem anderen Gleichstrom-Flip-flop erforderlich, wodurch angezeigt wird, daß der letzte Zustand nicht "zu niedrig" gewesen ist.
  • Die Gleichstrom-Flip-flops 64 und 65, welche die NAND-Gatter 60, 61 und 62, 63 umfassen, speichern die letzte bekannte Frequenzrichtung, zu niedrig, zu hoch oder weder noch, bis ein /gutes-Bliveth auftritt. Ein aktives /gut-Signal versucht beide Gleichstrom-Flip-flops zu löschen, und wobei dies beim Fehlen eines aktiven niedrigen /zu niedrig- oder /zu hoch-Signal erfolgt.
  • Die Zustände der NAND-Gatter 54, 55 und 56 werden durch die ansteigende Flanke des nächsten Blivets in die entsprechenden Flip-flops 57, 58 und 59 getaktet, wenn die Signalsperre inaktiv niedrig ist, wobei angezeigt wird, daß die Phasenregelschleife nicht gesperrt ist. Wenn die Signalsperre aktiv hoch ist, wobei angezeigt wird, daß eine Sperre der Phasenregelschleife erfaßt worden ist, drängt die Signalsperre das /gute-Flip-flop 57 an dessen gelöschten Zustand, wodurch eine inaktiv hohe Ausgabe dieses Flip-flops erzeugt wird, wodurch angezeigt wird, daß der Zustand "gut" ist. Das aktive hohe Sperrsignal bewirkt ferner, daß die Flip-flops "zu niedrig" und "zu hoch" deren Eingaben von den entsprechenden NAND-Gattern 55 und 56 ignorieren und inaktive hohe Ausgaben erzeugen. Bei gesperrter Schleife kann der NRZ- Frequenzdetektor somit keine Ausgaben zur Störung dieser Sperre erzeugen, wobei die Steuerung ganz dem NRZ- Phasendetektor 10 überlassen wird.
  • Hiermit wird jedoch festgestellt, daß auch bei gesperrter bzw. verriegelter Schleife und deaktivierten Aufwärts- und Abwärtsausgängen des NRZ-Frequenzdetektors 50 weiterhin /gute (Blivet) Signalausgaben des NAND-Gatters 54 erzeugt werden können. Wie dies nachstehend genauer beschrieben wird, kann der Sperrdetektor 30 somit bei einer Erfassung von genug /guten Blivets durch eine Verringerung auf weniger als den halb vollen Wert sowie die Annahme eines nicht gesperrten Zustands ansprechen.
  • In Bezug auf die Abbildung aus Fig. 6 erzeugt eine Reihe von Blivets entsprechende Ergebnisse in Gegenwart von drei unterschiedlichen Taktfrequenzen, wobei eine richtig, eine zu hoch und eine zu niedrig ist. In der Abbildung aus Fig. 6 sind gute Beziehungen zwischen Blivets und Taktwerten durch "0"s oberhalb des Taktsignals dargestellt, während zu niedrige Verhältnisse durch ein "L" und zu hohe Verhältnisse durch ein "H" dargestellt sind. Nicht eindeutige Ergebnisse, bei denen der Takt für die ansteigende Blivet-Flanke niedrig und für die abfallende Blivet-Flanke hoch ist, sind mit einem "?" dargestellt.
  • Die Leitung "Richtige Taktfrequenz" ist einfach, wobei jedes Blivet ein "0" erzeugt. Die Leitung "Takt niedrig" ist von wesentlich größerem Interesse, wobei die folgende Verhältnisfolge erzeugt wird "OOLL??HOO?". Die Darstellungen ? für Uneindeutigkeit werden von der Schaltkreisanordnung aus Fig. 5 absolut nicht erkannt, so daß das "H" an dem Blivet 7 ignoriert wird, da die letzte Anzeige ein "L" gewesen ist, und somit ist die Ausgabe des NAND-Gatters 61 niedrig, wobei das NAND-Gatter 56 deaktiviert wird, das ansonsten dieses "H" erkennen würde. Obwohl das "H" nicht erfaßt wird, bewirkt die fehlende Erfüllung des NAND-Gatters 54 wegen des niedrigen Zustands des Q-Ausgangs des Flip-flops 52 einen hohen Zustand an dem Ausgang des NAND-Gatters 54, und wobei dieser hohe Zustand durch das nächste Blivet (Blivet 8) in das Flip-flop 57 getaktet wird. Der weiterhin hohe Ausgang des Flip-flops 57 hat keine Auswirkungen auf die Gleichstrom-Flip-flops, welche die NAND-Gatter 60, 61 und 62, 63 umfassen.
  • Das gute Blivet an dem Blivet 8 wird durch das NAND-Gatter 54 erfaßt, dessen Ausgabe als Reaktion darauf niedrig wird. Der gute Zustand der Flip-flops 52 und 53 bedeutet ferner, daß keines der arideren NAND-Gatter 55 bzw. 56 erfüllt wird. Die niedrige Ausgabe des NAND-Gatters 54 wird an der ansteigenden Flanke des Blivets 9 in das Flip-flop 57 getaktet. Die gleiche ansteigende Taktflanke des Blivets 9 taktet auch die hohen Werte, die an dem Ausgang der NAND-Gatter 55 und 56 vorliegen, in die entsprechenden Flip-flops 58 bzw. 59. Die niedrige Ausgabe des Flip-flops 57 löscht sofort die Gleichstrom-Flipflops 60, 61 und 62, 63, so daß deren Ausgänge an den NAND- Gattern 60 und 62 niedrig werden, da deren beiden Eingänge jetzt niedrig sind. Die gelöschten Zustände der Gleichstrom- Flip-flops 60, 61 und 62, 63 aktivieren die dritten Eingaben in die NAND-Gatter 55 und 56, so daß diese den nächsten hohen oder niedrigen Zustand erfassen können. Wenn die Frequenz dann korrekt bzw. richtig ist, so werden ab sofort überwiegend gute Blivets erfaßt und der NRZ-Frequenzdetektor verhält sich gemäß der Darstellung auf der Leitung "Richtige Taktfrequenz Wenn kein Zittern vorhanden ist, erzeugt eine fehlerhafte Frequenz die Folgen, die in der Abbildung aus Fig. 6 dargestellt sind, wobei auf die gewünschte Darstellung immer ein gutes Blivet folgt, und wobei eine fehlerhafte Darstellung immer einer richtigen Darstellung folgt und von dieser gesperrt wird. In Gegenwart von Zittern folgt manchmal jedoch eine fehlerhafte Darstellung auf ein gutes Blivet, wobei diese den Ausgang erreichen. Auch in Gegenwart von starkem Zittern übertreffen die gewünschten Darstellungen jedoch deutlich die fehlerhaften Darstellungen und das System erreicht mit Erfolg die richtige Frequenz.
  • Damit der NRZ-Frequenzdetektor 50 die richtige Funktionsweise aufweist, muß die Blivet-Länge kleiner sein als die Hälfte des Bit-Intervalls. Da Widerstände, die in Silizium- und Metall- Kondensatoren implementiert werden, jeweils Toleranzen von +/- 20% aufweisen und die Verzögerungselemente 2 und 4 auf einem RC-Produkt derartiger Vorrichtungen basieren, beträgt die Verzögerungstoleranz im schlechtesten Fall +/- 40%. Wenn die Verzögerungsleitungen somit so ausgelegt sind, daß eine kombinierte Verzögerung von 35% des Bit-Intervalls erzeugt wird, so bleibt bei einer Abweichung im schlechtesten Fall immer noch eine Gesamtverzögerung von weniger als der Hälfte des Bit-Intervalls, so daß der NRZ-Frequenzdetektor 50 zweckmäßig funktionsfähig ist.
  • In Bezug auf die Abbildung aus Fig. 7 empfängt der Sperrdetektor 30 an dessen Eingängen das Blivet-Signal und das /gut-Signal. Bei dem Zähler 42 handelt es sich um einen Sättigungs-Auf-Ab-Zähler. Ein Sättigungszähler ist ein Zähler, der nicht zyklisch arbeitet, d. h., wenn der Zähler den höchsten Zählwert erreicht, so verbleibt der Zähler auch dann auf diesem Wert, wenn weitere Erhöhungssignale empfangen werden. Der Sättigungs-Auf-Ab-Zähler 42 wird durch eine Aufwärtszählseinrichtung 38 immer dann erhöht, wenn ein "gutes" Blivet von dem UND-Gatter 32 erfaßt wird, und der Zähler wird durch eine Abwärtszähleinrichtung 40 immer dann verringert, wenn ein "negatives" Blivet durch das UND-Gatter 36 erfaßt wird. Der Inverter 34 verändert das /gut-Signal in ein gutes Signal für das UND-Gatter 32. Wenn der Zählwert in dem Zähler einen Schwellenwert erreicht, der zum Beispiel über der Hälfte des maximalen Zählwerts liegt, wird ein "Sperrsignal" erzeugt.
  • Das Verhältnis der Erhöhungsschrittgröße (normalerweise Eins) zu der Erniedrigungsschrittgröße (normalerweise ein Vielfaches der Erhöhungsgröße) bestimmt die Toleranz des Sperrgenerators 30 in Bezug auf Zittern. Es konnte festgestellt werden, daß ein Verhältnis von 1 : 4 eine geeignete Zittertoleranz vorsieht. Die Größe des Sättigungs-Auf-Ab-Zählers 42 (in Bits) bestimmt die Integrationszeit des Sperrdetektors 30 und somit die Ansprechzeit auf einen gesperrten oder einen ungesperrten Zustand. Es existiert ein Ausgleich zwischen der Geschwindigkeit, mit der eine Sperrung erkannt wird, und der Sicherheit der Erkennung. Bei der vorliegenden Anwendung konnte festgestellt werden, daß 12 binäre Bits mit einem insgesamten Zählwert von 4096 eine geeignete Länge für diesen Zähler darstellen, so daß eine Sperranzeige nach einem Zählwert von 2048 erscheint. Bei minimalem Zittern wird eine Sperre innerhalb von etwa 15 Mikrosekunden bei 270 Megabit pro Sekunde erreicht.
  • Diese Implementierung des Sperrdetektors 30 ist vollständig digital, und somit ist kein analoger Integrationskondensator mit zugeordnetem IC-Stift erforderlich. Dies ist bei einigen Anwendungen, bei denen fehlende IC-Stifte eine wichtige Einschränkung der Konstruktion darstellen, ein wesentlicher Vorteil.
  • Die vorliegende Erfindung sieht somit ein verbessertes System zur Rückgewinnung von Daten und Taktsignalen vor, das an sich integrationsfähig ist, das einen NRZ-Phasendetektor aufweist sowie vorzugsweise einen NRZ-Frequenzdetektor und einen Sperrdetektor, und das eine automatische Zentrierung der Taktflanke in dem Bit-Intervall auf eine Art und Weise vorsieht, die von analogen Verzögerungen und Verarbeitungs- und Temperaturschwankungen unabhängig ist.
  • Vorstehend wurde ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung beschrieben, wobei für den Fachmann zahlreiche Abänderungen und Modifikationen erkennbar sind, die vorgenommen werden können, ohne dabei vom Umfang der Erfindung gemäß den umfassenden Aspekten abzuweichen.

Claims (9)

1. System zur Rückgewinnung von Daten und NRZ-Taktsignalen unter Verwendung einer Phasenregelschleife, gekennzeichnet durch:
einen Blivet-Generator (8), der so gekoppelt ist, daß er ein NRZ-Eingangssignal empfängt, um ein einfach verzögertes NRZ-Signal zu erzeugen sowie ein Blivet-Signal, das von einem zweifach verzögerten NRZ-Signal und dem NRZ-Eingangssignal abgeleitet wird, wobei das Blivet-Signal einen Impuls für jeden Übergang des NRZ-Eingangssignals vorsieht;
einen steuerbaren Oszillator (20), der so gekoppelt ist, daß er ein Oszillator-Steuersignal empfängt, um ein wiedergewonnenes Taktsignal zu erzeugen;
einen NRZ-Phasendetektor (10), der so gekoppelt ist, daß er das wiedergewonnene Taktsignal und das Blivet-Signal empfängt, um ein erstes Aufwärtssignal sowie ein erstes Abwärtssignal zu erzeugen;
einen Schleifenfilter (26), der so gekoppelt ist, daß er als erste und zweite Eingaben das erste Aufwärts- und das erste Abwärtssignal empfängt, um das Oszillator-Steuersignal zu erzeugen; und
eine Datenrückgewinnungsschaltung (28), die so gekoppelt ist, daß sie das einfach verzögerte NRZ-Signal empfängt, um als Reaktion auf das wiedergewonnene Taktsignal ein Datenrückgewinnungs-Ausgangssignal zu erzeugen.
2. System zur Rückgewinnung von Daten und NRZ-Taktsignalen nach Anspruch 1, wobei das System ferner folgendes umfaßt:
einen Frequenzdetektor (50), der so gekoppelt ist, daß er das Blivet-Signal und das wiedergewonnene Taktsignal empfängt, um ein zweites Aufwärtssignal und ein zweites Abwärtssignal zu erzeugen; und
eine Kombinationsschaltung (22, 24), die zwischen den NRZ- Phasendetektor und den Schleifenfilter gekoppelt ist, um die ersten und zweiten Aufwärts- und Abwärtssignale zu empfangen, um ein kombiniertes Aufwärtssignal und ein kombiniertes Abwärtssignal als erste und zweite Eingaben in den Schleifenfilter zu erzeugen.
3. System zur Rückgewinnung von Daten und NRZ-Taktsignalen nach Anspruch 2, wobei das System ferner einen Sperrdetektor (30) umfaßt, der so gekoppelt ist, daß er das Blivet-Signal und ein Negations-Blivet-Signal von dem Fequenzdetektor empfängt, um ein Sperrsignal zu erzeugen, um den Frequenzdetektor daran zu hindern, daß dieser die zweiten Aufwärts- und Abwärtssignale erzeugt, wenn die Anzahl der empfangenen Impulse des Blivet-Signals ein vorbestimmtes Verhältnis zu der Anzahl der Impulse des empfangenen · Negations-Blivet-Signals aufweist.
4. System zur Rückgewinnung von Daten und NRZ-Taktsignalen nach Anspruch 1, 2 oder 3, wobei der Blivet-Generator folgendes aufweist:
eine erste Verzögerungsschaltung (2), die so gekoppelt ist, daß sie das NRZ-Eingangssignal empfängt, um das einfach verzögerte NRZ-Signal zu erzeugen;
eine zweite Verzögerungsschaltung (4), die so gekoppelt ist, daß sie das einfach verzögerte NRZ-Signal empfängt, um das zweifach verzögerte NRZ-Signal zu erzeugen; und
ein exklusives ODER-Glied (6), das so gekoppelt ist, daß es das NRZ-Eingangssignal und das zweifach verzögerte NRZ- Signal empfängt, um das Blivet-Signal zu erzeugen, wobei die Impulse des Blivet-Signals auftreten, wenn sich der Zustand des NRZ-Eingangssignals von dem Zustand des zweifach verzögerten NRZ-Signals unterscheidet.
5. System zur Rückgewinnung von Daten und NRZ-Taktsignalen nach Anspruch 4, wobei die erste und die zweite Verzögerungsschaltung im wesentlichen gleiche Verzögerungen erzeugen.
6. System zur Rückgewinnung von Daten und NRZ-Taktsignalen nach Anspruch 1, 2 oder 3, wobei der NRZ-Phasendetektor folgendes umfaßt:
eine erste Gattersteuereinrichtung (12), die so gekoppelt ist, daß sie das Blivet-Signal und das wiedergewonnene Taktsignal empfängt, um das erste Aufwärtssignal zu erzeugen, wobei der Zustand des wiedergewonnenen Taktsignals mit dem Zustand des Blivet-Signals übereinstimmt;
eine Umkehreinrichtung (16), die so gekoppelt ist, daß sie das wiedergewonnene Taktsignal empfängt, um ein invertiertes wiedergewonnenes Taktsignal zu erzeugen;
eine zweite Gattersteuereinrichtung (14), die so gekoppelt ist, daß sie das Blivet-Signal und das invertierte wiedergewonnene Taktsignal empfängt, um das erste Abwärtssignal zu erzeugen, wobei der Zustand des invertierten wiedergewonnenen Taktsignals mit dem Zustand des Blivet- Signals übereinstimmt.
7. System zur Rückgewinnung von Daten und NRZ-Taktsignalen nach Anspruch 2 oder 3, wobei der Frequenzdetektor folgendes umfaßt:
eine Einrichtung zur Bestimmung (51, 52, 53) der Zustände des wiedergewonnenen Taktsignals zu Zeitpunkten, wenn Kanten in dem Blivet-Signal auftreten; und
eine Einrichtung zur Feststellung (55, 56, 64, 65) aus den bestimmten Zuständen, wenn die Frequenz des wiedergewonnenen Taktsignals offensichtlich niedrig oder offensichtlich hoch ist, um das zweite Aufwärtssignal zu erzeugen, wenn die Frequenz offensichtlich niedrig ist, und um das zweite Abwärtssignal zu erzeugen, wenn die Frequenz offensichtlich hoch ist.
8. System zur Rückgewinnung von Daten und NRZ-Taktsignalen nach Anspruch 7, wobei die Einrichtung zur Feststellung folgendes umfaßt:
eine Einrichtung zum Ignorieren (55, 65) einer offensichtlich niedrigen Frequenz, wenn das Ergebnis einer unmittelbar vorher stattgefundenen Feststellung eine offensichtlich hohe Frequenz ergeben hat; und
eine Einrichtung zum Ignorieren (56, 64) einer offensichtlich hohen Frequenz, wenn das Ergebnis einer unmittelbar vorher stattgefundenen Feststellung eine offensichtlich niedrige Frequenz ergeben hat.
9. System zur Rückgewinnung von Daten und NRZ-Taktsignalen nach Anspruch 13, wobei der Sperrdetektor einen Sättigungs-Auf- Ab-Zähler (32-44) aufweist, der so gekoppelt ist, daß er um eine erste Konstante erhöht wird, wenn die Zustände des Blivet-Signals und eines invertierten Negations-Blivet-Signals übereinstimmen, und wobei er um eine zweite Konstante erniedrigt wird, wenn die Zustände des Blivet-Signals und des Negations-Blivet-Signals übereinstimmen, so daß das Sperrsignal erzeugt wird, wenn ein vorbestimmter Zählwert erreicht wird.
DE69229016T 1991-03-07 1992-03-05 System zur Rückgewinnung von Daten und NRZ-Taktsignalen mit einer Phasenregelschleife Expired - Fee Related DE69229016T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/665,861 US5164966A (en) 1991-03-07 1991-03-07 Nrz clock and data recovery system employing phase lock loop

Publications (2)

Publication Number Publication Date
DE69229016D1 DE69229016D1 (de) 1999-06-02
DE69229016T2 true DE69229016T2 (de) 1999-11-11

Family

ID=24671857

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69229016T Expired - Fee Related DE69229016T2 (de) 1991-03-07 1992-03-05 System zur Rückgewinnung von Daten und NRZ-Taktsignalen mit einer Phasenregelschleife

Country Status (5)

Country Link
US (1) US5164966A (de)
EP (1) EP0502739B1 (de)
JP (1) JPH0828701B2 (de)
CA (1) CA2061909A1 (de)
DE (1) DE69229016T2 (de)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5524109A (en) * 1991-06-20 1996-06-04 Bay Networks, Incorporated Token ring concentrator having retiming function
JP3366032B2 (ja) * 1992-12-14 2003-01-14 パイオニア株式会社 キャリア同期用ｐｌｌ回路
US5459765A (en) * 1993-01-12 1995-10-17 Nvision, Inc. Phase comparator for biphase coded signal including preamble with code violation
JP2896037B2 (ja) 1993-03-31 1999-05-31 新光電気工業株式会社 Ｐｌｌ回路
US5465268A (en) * 1994-01-14 1995-11-07 The Grass Valley Group, Inc. Digital decoding of biphase-mark encoded serial digital signals
US5579352A (en) * 1994-04-06 1996-11-26 National Semiconductor Corporation Simplified window de-skewing in a serial data receiver
US5399995A (en) * 1994-04-08 1995-03-21 Raytheon Company CMOS circuit providing 90 degree phase delay
TW281830B (de) * 1994-07-28 1996-07-21 Nippon Bickter Kk
US5539784A (en) * 1994-09-30 1996-07-23 At&T Corp. Refined timing recovery circuit
US5455540A (en) * 1994-10-26 1995-10-03 Cypress Semiconductor Corp. Modified bang-bang phase detector with ternary output
US5987085A (en) * 1997-03-26 1999-11-16 Lsi Logic Coporation Clock recovery circuit
SE9701805L (sv) * 1997-05-15 1998-11-16 Ericsson Telefon Ab L M Fasadetektoranordning
US6020765A (en) * 1997-05-30 2000-02-01 Sun Microsystems, Inc. Frequency difference detector for use with an NRZ signal
US6249555B1 (en) * 1997-07-14 2001-06-19 Grass Valley (Us) Inc. Low jitter digital extraction of data from serial bitstreams
US6163582A (en) * 1997-09-30 2000-12-19 Intel Corporation Differentiator, rectifier, mixer, and low-pass filter circuit
JPH11122232A (ja) * 1997-10-17 1999-04-30 Fujitsu Ltd 位相検出回路及び位相検出回路を用いたタイミング抽出回路
US6075825A (en) * 1998-01-06 2000-06-13 Lucent Technologies, Inc. Timing and data recovery circuit for ultra high speed optical communication system
US6301318B1 (en) * 1998-03-30 2001-10-09 Pmc-Sierra Ltd. Pipelined phase detector for clock recovery
JPH11308097A (ja) 1998-04-24 1999-11-05 Sony Corp 周波数比較器およびこれを用いたｐｌｌ回路
JP3931477B2 (ja) * 1998-12-03 2007-06-13 三菱電機株式会社 クロック再生／識別装置
US6583653B1 (en) * 2000-03-31 2003-06-24 Intel Corporation Method and apparatus for generating a clock signal
KR20010000854A (ko) * 2000-10-23 2001-01-05 홍성용 버스트 모드 광 클럭 재생기
KR100398326B1 (ko) * 2001-05-30 2003-09-19 최우영 엔알젯 형태의 데이터를 복원하기 위한 클럭/데이터 복원회로
US6771712B2 (en) 2001-07-27 2004-08-03 The Pulsar Network, Inc. System for extracting a clock signal and a digital data signal from a modulated carrier signal in a receiver
US20030190001A1 (en) * 2002-04-08 2003-10-09 Exar Corporation Clock and data recovery circuit for return-to-zero data
US7245683B2 (en) * 2003-04-11 2007-07-17 Avago Technologies General Ip (Singapore) Pte. Ltd. System and methods of recovering a clock from NRZ data
US7057435B2 (en) * 2003-05-30 2006-06-06 Regents Of The University Of California Distributed delay-locked-based clock and data recovery systems
US7089444B1 (en) 2003-09-24 2006-08-08 Altera Corporation Clock and data recovery circuits
US8085857B1 (en) 2003-09-25 2011-12-27 Cypress Semiconductor Corporation Digital-compatible multi-state-sense input
ATE476042T1 (de) * 2003-10-30 2010-08-15 Panasonic Corp Ask-demodulationsvorrichtung sowie damit ausgestattete drahtlose vorrichtung
TWI300293B (en) * 2005-10-07 2008-08-21 Ind Tech Res Inst Clock generator and data recovery circuit utilizing the same
US7929654B2 (en) * 2007-08-30 2011-04-19 Zenko Technologies, Inc. Data sampling circuit and method for clock and data recovery
FR2937203B1 (fr) * 2008-10-13 2011-03-18 Sagem Defense Securite Dispositif de reconstitution de l'horloge d'un signal nrz et systeme de transmissoin associe.
US7710161B1 (en) 2009-01-13 2010-05-04 Atmel Corporation Digital low frequency detector
US8258830B2 (en) * 2009-01-20 2012-09-04 Mediatek Inc. Methods for calibrating gated oscillator and oscillator circuit utilizing the same
US8630382B2 (en) * 2009-03-27 2014-01-14 Freescale Semiconductor, Inc. Asynchronous data recovery methods and apparatus
US9274149B2 (en) 2012-04-16 2016-03-01 Hamilton Sundstrand Corporation Frequency phase detection three phase system
KR102491690B1 (ko) * 2016-08-17 2023-01-26 에스케이하이닉스 주식회사 클락 검출기 및 클락 검출 방법
CN116743158B (zh) * 2023-08-15 2023-11-07 慷智集成电路(上海)有限公司 提取输入信号频率相位的方法及数字信号传输系统

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1355134A (fr) * 1963-04-02 1964-03-13 Ibm Générateur de signaux de chronométrage
CA1063719A (en) * 1975-04-28 1979-10-02 Control Data Corporation Phase locked loop decoder
US3982190A (en) * 1975-07-31 1976-09-21 Rockwell International Corporation Phaselock circuitry with lock indication
US3992581A (en) * 1975-09-02 1976-11-16 Sperry Rand Corporation Phase locked loop NRZ data repeater
JPS5551100U (de) * 1978-10-02 1980-04-03
US4419633A (en) * 1980-12-29 1983-12-06 Rockwell International Corporation Phase lock loop
US4400667A (en) * 1981-01-12 1983-08-23 Sangamo Weston, Inc. Phase tolerant bit synchronizer for digital signals
GB2138227B (en) * 1983-04-12 1987-02-04 Sony Corp Digital video tape recorder apparatus
US4590602A (en) * 1983-08-18 1986-05-20 General Signal Wide range clock recovery circuit
US4546486A (en) * 1983-08-29 1985-10-08 General Electric Company Clock recovery arrangement
JPS62168439A (ja) * 1986-01-20 1987-07-24 Fujitsu Ltd クロツク再生回路
CA1284361C (en) * 1986-08-29 1991-05-21 Mitel Corporation Analog phase locked loop
JPH01231430A (ja) * 1988-03-10 1989-09-14 Nec Corp Ｐｌｌロック検出回路
US4972161A (en) * 1989-06-28 1990-11-20 Digital Equipment Corporation Clock recovery for serial data communications system
US4949051A (en) * 1989-09-01 1990-08-14 General Electric Company Phase lock clock recovery with aided frequency aquisition
US4984255A (en) * 1989-11-15 1991-01-08 National Semiconductor Corporation Edge transition insensitive delay line system and method
US5127026A (en) * 1990-04-05 1992-06-30 Gazelle Microcircuits, Inc. Circuit and method for extracting clock signal from a serial data stream
DE4019976A1 (de) * 1990-06-22 1992-01-02 Siemens Ag Selbstzentrierender entscheider

Also Published As

Publication number Publication date
US5164966A (en) 1992-11-17
EP0502739B1 (de) 1999-04-28
EP0502739A2 (de) 1992-09-09
EP0502739A3 (en) 1993-09-22
DE69229016D1 (de) 1999-06-02
CA2061909A1 (en) 1992-09-08
JPH0591098A (ja) 1993-04-09
JPH0828701B2 (ja) 1996-03-21

Similar Documents

Publication Publication Date Title
DE69229016T2 (de) System zur Rückgewinnung von Daten und NRZ-Taktsignalen mit einer Phasenregelschleife
DE69027574T2 (de) Methode und Vorrichtung zur Taktrückgewinnung und Datensynchronisierung von zufälligen NRZ-Daten
DE3728022C2 (de)
DE3690492C2 (de) Phasenkomparator-Einrasterfassungsschaltung und unter Verwendung einer solchen Schaltung aufgebauter Frequenzsynthesegenerator
DE3751188T2 (de) NRZ-Phasenregelschleifenschaltung mit Monitor und Erholschaltungen dafür.
DE69529960T2 (de) Phasendetektor mit ternärem Ausgang
DE69424373T2 (de) Phasenregelschleife mit Überbrückungsmodus
DE69011283T2 (de) Phasendetektor für eine Phasenregelschleife.
DE69021566T2 (de) Zweizustands-phasendetektor mit der fähigkeit zur frequenzsteuerung.
DE69123473T2 (de) Schaltungsanordnung zum Ableiten eines Bitsynchronisierungssignals mittels Rahmensynchronisation
DE60108922T2 (de) Phasenkomparator und Taktrückgewinnungsschaltung
DE69103769T2 (de) Ausrichtung der phase eines taktsignals.
DE69300291T2 (de) Frequenzregelschleife.
DE10134016B4 (de) Phasenregelkreisschaltung zur Ausgabe eines Taktsignals mit einer festen Phasendifferenz bezüglich eines eingegebenen Taktsignals
DE68920004T2 (de) Sync-Detektorschaltung für Phasenregelschleife mit Frequenzteiler.
DE69409903T2 (de) Digitaler Phasenkomparator
DE3523787A1 (de) Digitaler phasen/frequenz-detektor
EP0402711B1 (de) Schaltungsanordnung zur phasenrichtigen Regenerierung eines Taktsignals
DE69127333T2 (de) Phasensynchronisiertes Oszillatorsystem mit Ma nahmen gegen Unterbrechung des Eingangstakts
DE69016965T2 (de) Pulsbreite-Detektierschaltung und diese verwendende PLL-Synthesiererschaltung.
EP0862272A2 (de) Vorrichtung zur Gewinnung eines Taktsignals aus einem Datensignal und Bitratenerkennungseinrichtung zur Ermittlung einer Bitrate.
DE69214055T2 (de) Verfahren und Schaltungsanordnung zur Synchronisierung eines Signals
DE3750096T2 (de) Bitsynchronisierungsschaltung.
DE10319899A1 (de) Verfahren zum Erzeugen eines Kontrollsignals, das eine Frequenzabweichung anzeigt
DE3631801C2 (de) Automatische Phasenregelschaltung insbesondere für ein Videomagnetbandgerät

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee