JPH0828701B2 - データ及びクロツク信号回復装置 - Google Patents

データ及びクロツク信号回復装置

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JPH0828701B2
JPH0828701B2 JP8444892A JP8444892A JPH0828701B2 JP H0828701 B2 JPH0828701 B2 JP H0828701B2 JP 8444892 A JP8444892 A JP 8444892A JP 8444892 A JP8444892 A JP 8444892A JP H0828701 B2 JPH0828701 B2 JP H0828701B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル・データ伝送
におけるＮＲＺ（Non-Return-to-Zero：非ゼロ復帰方
式）のクロック及びデータの回復装置に関する。
【０００２】
【従来技術及び発明が解決しようとする課題】ＮＲＺ
（非ゼロ復帰方式）データは、クロック周波数のスペク
トル成分を含んでいない。従って、クロック信号の周波
数及び位相を確実なものとするには何らかの方法が必要
である。図６は、この問題に対する従来の回路構成を示
すブロック図である。この方法では、ＮＲＺクロック周
波数の周波数成分を生成する為に遅延素子及び排他的論
理和ゲートで構成された非線形回路が導入されている。
この遅延素子の遅延時間は、ビット間隔の期待値の半分
又はそれ以下程度である。その後、クロック周波数成分
が帯域通過フィルタで検出され、このフィルタからクロ
ック信号が直接出力されるか又は位相ロック・ループを
介して間接的に出力される。
【０００３】図６の従来例の方法では、帯域通過フィル
タを集積回路中に組み込むことが困難であり、出力クロ
ック信号の位相の精度は、帯域通過フィルタの同調特性
に依存するという欠点がある。
【０００４】図７は、従来の他の方法によるブロック図
である。この方法では同調回路を必要としないので、集
積回路中に組み込むのが容易になる。しかし、ビット間
隔の中央位置にクロックのエッジを調整する際の精度
は、主として遅延線の長さに依存している。遅延線を通
常の集積回路に組み込む場合には、その遅延量は、プロ
セスの変化及び温度の変化等に依存してしまう。よっ
て、ビット間隔の中央位置にクロックのエッジを調整す
ることが困難になり、相当量のジッタが発生する原因に
もなるので、ビット誤差率も増加してしまう。
【０００５】本発明の目的は、アナログ的な遅延量の誤
差及び温度の変化等に影響されず、集積回路への組み込
みが容易で、クロックのエッジ位置をビット間隔の中央
位置として、確実にＮＲＺデータを回復できるデータ回
復装置を提供すると共に、ＮＲＺデータに対して位相及
び周波数の両方で制御された回復クロック信号を発生す
るクロック信号回復装置の提供にある。
【０００６】
【課題を解決する為の手段】本発明の実施例によれば、
ＮＲＺ入力データは、排他的論理和ゲートの一方の入力
端に直接供給され、２つの遅延素子を介して排他的論理
和ゲートの他方の入力端にも供給される。この排他的論
理和ゲートの出力は、「ブリベット（blivet）信号」と
も呼ばれ、ＮＲＺデータの立ち上がり又は立ち下がりエ
ッジに応じて発生するエッジ検出パルスであり、２つの
遅延素子及び排他的論理和ゲートによりエッジ検出手段
を構成している。これら２つの遅延素子の伝播遅延時間
に相当するパルス幅を有するこのエッジ検出パルスは、
ＮＲＺ位相検出器に供給される。この位相検出器は、可
変発振器からの回復クロック信号も受け、エッジ検出パ
ルスと回復クロック信号との間の位相関係に応じて発振
制御信号を発生する。この発振制御信号が可変発振器に
供給され、回復クロック信号の位相及び周波数が制御さ
れる。
【０００７】
【実施例】図１は、本発明のクロック回復装置の実施例
の構成を示すブロック図であり、位相検出回路１０が含
まれている。この設計によって集積化すれば、アナログ
遅延量、プロセスの変化及び温度変化とは無関係にビッ
ト間隔の中央位置にクロックのエッジを自動調整可能に
なる。
【０００８】ＮＲＺの入力データがエッジ検出パルス発
生器８に入力される。エッジ検出パルス発生器８は、Ｎ
ＲＺデータの立ち上がり又は立ち下がりの遷移を示すエ
ッジ検出パルスを発生する。このエッジ検出パルスは、
「ブリベット（blivet）」とも呼ばれる。エッジ検出パ
ルス発生器８の内部では、ＮＲＺデータが排他的論理和
ゲート６の一方の入力端と２つの整合直列遅延素子２及
び４に供給される。この２つの直列遅延素子２及び４の
出力は排他的論理和ゲート６の他方の入力端に供給され
る。このエッジ検出パルス発生器８は、エッジ検出パル
スを発生するだけでなく、ＮＲＺデータをエッジ検出パ
ルスのパルス幅の半分だけ遅延させた遅延ＮＲＺデータ
も遅延素子２の出力端から発生する。
【０００９】エッジ検出パルス発生器８のエッジ検出パ
ルスは、２つの整合遅延素子２及び４の遅延量の和に等
しい幅のパルスである。後述するように、これらの遅延
量の和は、予期されるデータのビット間隔の半分より短
くすべきであるが、その許容範囲内で出来るだけ長くす
べきである。
【００１０】エッジ検出パルス発生器８の排他的論理和
ゲート６から発生されるエッジ検出パルスは、ＮＲＺ位
相検出器１０に供給される。この位相検出器１０は、Ｖ
ＣＯ（電圧制御発振器）２０からクロック信号を受け
る。ＮＲＺ位相検出器１０は、アンド・ゲート１０及び
１２並びにインバータ１６を含んでいる。ＮＲＺ位相検
出器１０は、２つの出力信号を発生する。１つは、ルー
プ・フィルタ２６の正（＋）入力端に供給される「アッ
プ」信号であり、もう１つは、ループ・フィルタ２６の
負（−）入力端に供給される「ダウン」信号である。こ
れらアップ信号及びダウン信号を受けたループ・フィル
タ２６は、ＶＣＯ２０の制御電圧を発生する。チャージ
・ポンプ回路が好適なループ・フィルタ２６は、ＮＲＺ
位相検出器１０からアップ信号及びダウン信号を受け、
これらの差を取って低周波数成分のみを持つアナログＶ
ＣＯ制御電圧を発生する。
【００１１】後述するように、本発明の有効性は、ＶＣ
Ｏ２０が発生する回復クロック信号の立ち下がりエッジ
がエッジ検出パルスの中央に位置しているか否かにかか
っている。
【００１２】もし、ＶＣＯ２０の出力の立ち下がりエッ
ジが排他的論理和ゲート６からのエッジ検出パルスの中
央に既に位置している場合には、アンド・ゲート１２の
出力のパルス幅は、アンド・ゲート１４の出力のパルス
幅と同じになるので、ループ・フィルタ２６の２つの入
力信号は相殺されて周波数の調整の必要がないことが指
示され、ループ・フィルタ２６は、以前と変わらないＶ
ＣＯ制御電圧を発生し続ける。
【００１３】ＶＣＯ２０のクロック出力の立ち下がりエ
ッジがエッジ検出パルスの範囲より遅れた場合には、ア
ンド・ゲート１２の出力のパルス幅は、アンド・ゲート
１４の出力のものより長くなり、ループ・フィルタ２６
に供給されるアップ信号がダウン信号より優勢となるの
で、ループ・フィルタ２６のＶＣＯ制御電圧は増加し、
ＶＣＯの周波数を増加させ、次のクロック信号の立ち下
がりエッジの時点を早めてエッジ検出パルスの範囲内に
入るようにする。
【００１４】これとは反対に、ＶＣＯ２０のクロック出
力の立ち下がりエッジがエッジ検出パルスの範囲より早
く発生した場合には、アンド・ゲート１４の出力のパル
ス幅の方がアンド・ゲート１２の出力のものより長くな
り、ループ・フィルタ２６へのダウン入力信号の方がア
ップ入力信号より優勢となるので、フィルタ２６の出力
電圧が減少してＶＣＯ２０の周波数も減少し、次のクロ
ック信号の立ち下がりエッジが遅くなってエッジ検出パ
ルスの範囲内に入るようになる。
【００１５】従って、エッジ検出パルスの中心に対する
クロック信号の位置に関係なく、ＮＲＺ位相検出器１０
及びループ・フィルタ２６の動作により、ＶＣＯ２０か
ら出力されるクロック信号の立ち下がりエッジは強制的
にエッジ検出パルスの中央位置に調整されることが判
る。
【００１６】遅延素子２及び４は同一なので、プロセス
の変化や温度の変化に関係なく等しい遅延時間を与え
る。従って、プロセス又は温度の変化は、エッジ検出パ
ルスの幅に影響する。このエッジ検出パルスの幅は、Ｎ
ＲＺ位相検出器１０の感度に影響するが、位相差を適切
に検出する性能には影響しない。アップ信号とダウン信
号のパルス幅の差が大きくなるので、エッジ検出パルス
の幅の増加と共に検出感度が上昇する。
【００１７】ＶＣＯ２０のクロック出力は、フリップ・
フロップ２８のクロック入力端にも供給される。フリッ
プ・フロップ２８のＤ入力端は、エッジ検出パルス発生
器８の遅延素子２から出力される遅延ＮＲＺデータ出力
を受ける。本発明の方法では、フリップ・フロップ２８
へのデータをクロック駆動するクロック信号のエッジを
ビット間隔の「目」の中央に位置させる能力は、上述の
ように、エッジ検出パルスの範囲内の中央にクロック信
号の反対のエッジを合わせる能力で決まる。
【００１８】ＶＣＯ２０は、出力が略５０％のデューテ
ィ・サイクルとなるように調整されている。よって、Ｖ
ＣＯ２０の出力クロック信号の立ち下がりエッジは、排
他的論理和ゲート６のエッジ検出パルスの中央位置に調
整されるので、クロック信号の立ち上がりエッジの位置
も保証されて、遅延素子２及び４の接続点から出力され
る遅延ＮＲＺデータは、ビット間隔の中央の正しい位置
に調整される。これは、最後のビット間隔後のエッジ検
出パルスの中央位置でクロックの立ち下がりエッジが発
生し、遅延素子２及び４の接続点のデータもクロックの
立ち上がりエッジの時点でエッジ検出パルスの半分の幅
だけ遅延されているからである。フリップ・フロップ２
８のＤ入力端は、遅延素子２及び４の接続点に接続され
ており、そのクロック端子は、ＶＣＯ２０から出力され
るクロック信号により駆動される。よって、図１の回路
は、ＮＲＺのクロック信号とデータを確実に回復し得る
と共に、この回路構成は集積回路に組み込むのが容易で
ある。
【００１９】図１の回路は、位相の検出のみを実行して
いるが周波数の検出は行っていない。しかし、周波数の
検出は、位相ロック・ループによって更に効果的に行う
ことが出来る。図２は、本発明の他の実施例の構成を示
すブロック図である。この回路は、図１の回路構成を全
て含んでおり、その上ＮＲＺ周波数検出器５０、ロック
検出器３０及びオア・ゲート２２及び２４を含んでい
る。オア・ゲート２４及び２２は、ループ・フィルタ２
６の入力端に接続され、ＮＲＺ周波数検出器の出力とＮ
ＲＺ位相検出器のアップ及びダウン出力を受ける。
【００２０】図２の装置では、エッジ検出パルスがＮＲ
Ｚ位相検出器１０、ＮＲＺ周波数検出器５０及びロック
検出器３０に供給される。ＮＲＺ周波数検出器５０は、
ＶＣ２０のクロック出力及びロック検出器３０からのロ
ック信号も受ける。ＮＲＺ位相検出器１０と同様に、Ｎ
ＲＺ周波数検出器５０は、アップ信号及びダウン信号を
発生し、ループ・フィルタ２６を介してＶＣＯ２０を制
御する。これらアップ信号及びダウン信号は、ＮＲＺ位
相検出器１０からのアップ信号及びダウン信号と共にア
ップ・オア・ゲート２４及びダウン・オア・ゲート２２
に入力される。ＮＲＺ周波数検出器５０は、現在のエッ
ジ検出パルスによってアップ信号又はダウン信号が発生
されることになる不適正状態であることをロック検出器
３０に通知する「不適正」信号も発生する。
【００２１】図３は、ＮＲＺ周波数検出器の一実施例の
構成を示すブロック図である。このＮＲＺ周波数検出器
５０に含まれる４個のフリップ・フロップ５２、５７、
５８及び５９は、エッジ検出パルスの立ち上がりエッジ
でクロック駆動され、フリップ・フロップ５３は、イン
バータ５１によってエッジ検出パルスの立ち下がりエッ
ジでクロック駆動される。フリップ・フロップ５２及び
５３は、エッジ検出パルスの夫々逆極性のエッジの時点
でＶＣＯ２０の出力クロック信号をモニタする。エッジ
検出パルスの適正な状態とは、その立ち上がりエッジが
クロック信号の高レベル期間に発生し、立ち下がりエッ
ジがクロック信号の低レベル期間に発生する場合であ
る。従って、このような適正なエッジ検出パルスの場合
には、フリップ・フロップ５２はセットされ、フリップ
・フロップ５３はリセットされる。ナンド・ゲート５４
は、フリップ・フロップ５２のＱ出力とフリップ・フロ
ップ５３の反転Ｑ出力をモニタし、これら２つのフリッ
プ・フロップにより適正な状態のエッジ検出パルスが検
出された時に低レベルとなる出力信号を発生する。
【００２２】以下の表１は、クロック信号のレベルとエ
ッジ検出パルスのエッジとの関係からＮＲＺ周波数検出
器５０が判断する情報をまとめたものである。
【表１】
【００２３】ナンド・ゲート５５は、フリップ・フロッ
プ５２及び５３の出力が共に高レベル「１」となって
「低過ぎ」の状態になったのを監視する。ナンド・ゲー
ト５５の第３の入力は、ナンド・ゲート６２及び６３に
よるフリップ・フロップ６５から供給される。このフリ
ップ・フロップ６５が高レベル出力を発生するのは、周
波数が「高過ぎ」の状態となってナンド・ゲート６２の
出力が高にナンド・ゲート６３の出力が低になる時であ
る。このナンド・ゲート５５の第３の入力を供給した理
由は、「高過ぎ」状態から「低過ぎ」状態へと「適正」
な状態を経ないで直接状態変化するのを防ぐ為である。
従って、ＮＲＺ周波数検出器５０の最後の状態が「ダウ
ン（高過ぎ）」の状態であれば、ナンド・ゲート５５が
ナンド・ゲート６３の低レベル出力によって「アップ
（低過ぎ）」状態となるアクティブ・ローの出力信号を
発生するのを防止出来る。
【００２４】同様に、ナンド・ゲート５６は、フリップ
・フロップ５２及び５３が共に低レベル出力を発生して
「高過ぎ」状態になるか否かを監視する。上述のよう
に、フリップ・フロップ６４を構成するナンド・ゲート
６１の高レベル出力により、最後の状態が「低過ぎ」の
状態でなかったことが示された場合にのみ「高過ぎ」状
態の信号を発生することが出来る。
【００２５】フリップ・フロップ６４及び６５は、ナン
ド・ゲート６０及び６１並びにナンド・ゲート６２及び
６３で夫々構成され、「適正」な状態のエッジ検出パル
スが発生されるまで、最後の既知の周波数状態、即ち
「低過ぎ」、「高過ぎ」又はどちらでもない状態かを保
持している。アクティブ・ローの／ＧＯＯＤ信号は、こ
れら両方のフリップ・フロップ６４及び６５をクリアし
ようとする。もし、アクティブ・ローの／ＴＯＯＬＯＷ
信号又は／ＴＯＯＨＩＧＨ信号がない場合にはフリップ
・フロップ６４及び６５はクリアされる。
【００２６】ロック信号が低レベルで位相ロック・ルー
プがロックされていない場合には、次のエッジ検出パル
スの立ち上がりエッジでナンド・ゲート５４、５５及び
５６の状態は、夫々フリップ・フロップ５７、５９にラ
ッチされる。ロック信号が高レベルのアクティブ状態で
位相ロック・ループのロック信号が検出されている場合
には、ロック信号は、フリップ・フロップ５７を強制的
にクリア状態に設定する。このとき、フリップ・フロッ
プ５７は、非能動状態の高レベル出力を発生し、周波数
状態が「適正」であることを指示する。アクティブ・ハ
イのロック信号も強制的にフリップ・フロップ５８及び
５９にナンド・ゲート５５及び５６からの入力信号を夫
々無視させ、非能動の高レベル出力を発生させる。従っ
て、ループがロックされている期間中、ＮＲＺ周波数検
出器５０は、そのロック状態を解除するような信号を発
生することが出来ず、制御は全てＮＲＺ位相検出器１０
に任される。
【００２７】しかし、仮えループがロック状態でＮＲＺ
周波数検出器５０のアップ出力及びダウン出力がディセ
ーブル状態であっても、ナンド・ゲート５４から／ＧＯ
ＯＤ信号を出力することは出来る。よって、後述するよ
うに、／ＧＯＯＤ信号がある程度以上検出されると、ロ
ック検出器３０がダウン信号をその最大レベルの半分の
レベル以下に低下させてロック状態を解除することも出
来る。
【００２８】図４は、ＮＲＺ周波数検出器の動作を説明
する為のタイミング図である。３つの異なる周波数（適
正、高過ぎ及び低過ぎ）のクロック信号に応じた一連の
エッジ検出パルスによる結果が夫々得られる。図４にお
いて、エッジ検出パルスとクロック信号のレベルとの関
係が適正な場合は、「０」を、低過ぎる場合には「Ｌ」
を、高過ぎる場合には「Ｈ」を夫々クロックの上に示し
ている。エッジ検出パルスの立ち上がりエッジに対して
クロックが低レベルであったり、エッジ検出パルスの立
ち下がりエッジに対してクロックが高レベルの場合に
は、両者の関係が不明となるので、クロックの上に
「？」を示している。
【００２９】「適正」クロック信号の場合には、全ての
エッジ検出パルスに対応するクロックの上に「０」が示
されている。「低過ぎ」クロック信号の場合には、順に
「００ＬＬ？？Ｈ００？」と示されている。「不明」を
表す「？」の指示状態は、図３の周波数検出器では認識
されず、それ以前の最後の記号は「Ｌ」でナンド・ゲー
ト６１の出力がナンド・ゲート５６をディセーブルする
ので、エッジ検出パルス７の所の「Ｈ」は無視される。
この「Ｈ」が仮え検出されなくても、フリップ・フロッ
プ５２の出力が低となりナンド・ゲート５４をディセー
ブルしてナンド・ゲート５４の出力を高レベルにする。
そして、この高レベルが次のエッジ検出パルス８に応じ
てフリップ・フロップ５７にラッチされる。フリップ・
フロップ５７の高レベルの状態が継続しても、ナンド・
ゲート６０及び６１並びにナンド・ゲート６２及び６３
で夫々構成されたフリップ・フロップ６４及び６５の動
作には影響を与えない。
【００３０】図４のエッジ検出パルス８において、「適
正」状態の「０」がナンド・ゲート５４により検出さ
れ、その出力を低レベルとする。フリップ・フロップ５
２及び５３が適正状態の場合には、ナンド・ゲート５５
又は５６の何れもイネーブルされない。ナンド・ゲート
５４の低レベル出力は、エッジ検出パルス９の立ち上が
りエッジに応じてフリップ・フロップ５７にラッチされ
る。このエッジ検出パルス９の同じ立ち上がりエッジに
より、ナンド・ゲート５５及び５６の出力の高レベルが
フリップ・フロップ５８及び５９に夫々ラッチされる。
フリップ・フロップ５７の低レベル出力は、２つのフリ
ップ・フロップ６４及び６５を直ちにクリアし、ナンド
・ゲート６０及び６２の入力が全て高レベルになるの
で、その出カが低レベルとなる。フリップ・フロップ６
４及び６５のクリア状態により、ナンド・ゲート５５及
び５６の第３入力がイネーブルされるので、これらナン
ド・ゲート５５及び５６は次の高レベル又は低レベルを
検出可能になる。今、周波数が適正であると仮定する
と、適正なエッジ検出パルスが検出され、ＮＲＺ周波数
検出器は、「適正クロック」と示したクロック信号のよ
うに動作する。
【００３１】ジッタがなくても、不適正な周波数のクロ
ック信号が発生すると、図４に示すような状態の指示が
得られる。すなわち、適正なエッジ検出パルスからは常
に所望状態の指示が得られ、不適正な状態の指示は常に
所望状態の指示の後に得られ、その指示によってロック
が解除される。しかし、ジッタが存在すると、時として
適正なエッジ検出パルスの後に不適正な状態の指示が生
じ、出力されることがある。しかし、本発明によれば、
たとえ多くのジッタがあっても、所望の状態の指示が不
適正な状態の指示より優勢となり、システムは、結局適
正なクロック周波数にロックされる。
【００３２】ＮＲＺ周波数検出器５０を適正に動作させ
る為には、エッジ検出パルスの幅をビット間隔の半分よ
り短くすべきである。シリコン抵抗器及び金属コンデン
サは共に±２０％までの許容値があり、遅延素子２及び
４をこれらの素子で構成すると、最悪の場合でも遅延量
の誤差は±４０％となるので、ビット間隔の３５％とな
るように総合遅延量を設定すれば、ＮＲＺ周波数検出器
５０を適正に機能させことが可能である。
【００３３】図５は、本発明に係るロック検出器の一実
施例の構成を示すブロック図である。ロック検出器３０
は、入力としてエッジ検出パルスと／ＧＯＯＤ信号を受
ける。カウンタ４２は、飽和型アップ・ダウン・カウン
タである。飽和型アップ・ダウン・カウンタは、循環計
数せず、フルカウント値に達すると更にインクリメント
信号を受けてもそのフルカウント値を保持し続けるカウ
ンタである。飽和型アップ・ダウンカウンタ４２は、ア
ンド・ゲート３２が適正なエッジ検出パルスを検出した
時にインクリメント手段３８によりインクリメントさ
れ、アンド・ゲート３６が不適正なエッジ検出パルスを
検出した時にデクリメント手段４０によりデクリメント
される。インバータ３４は、／ＧＯＯＤ信号をＧＯＯＤ
信号に変換し、アンド・ゲート３２に送る。カウンタ４
２のカウント値が例えばフルカウント値の半分の計数値
の如きしきい値に達したことをしきい値検出器４４が検
出すると、ロック信号が発生される。
【００３４】デクリメント・ステップ値（通常、インク
リメント・ステップ値の整数倍）に対するインクリメン
ト・ステップ値（通常、１）の比によってロック検出器
３０のジッタに対する許容範囲が決まる。この比が１：
４のとき好適なジッタ許容値が得られることが判明し
た。飽和型アップ・ダウンカウンタ４２の大きさ（ビッ
ト数）は、ロック検出器３０の蓄積時間、即ちロック条
件又は非ロック条件が設定されるまでの応答時間を決定
する。ロック状態を高速に検出しようとすると、その検
出結果の確実性がある程度犠牲にならざるを得ない。本
発明の実施例では、カウンタ４２として４０９６のフル
カウント値を持つ１２ビットのものが公的であることが
判明した。よって、このカウンタにおいてロック状態の
検出が行われるのは、２０４８のカウント値を超えた場
合である。ジッタが少なければ、２７０メガビット／秒
の転送速度でおよそ１５マイクロ秒でロック状態に設定
出来る。
【００３５】このロック検出器３０は、完全にデジタル
回路で実現されるので、アナログの蓄積コンデンサやそ
れ付随するＩＣピン等を余分に設ける必要がない。ＩＣ
ピンの不足は、回路設計の自由度を拘束する主原因とな
る場合もあるので、この点も本発明の大きな利点の一つ
である。
【００３６】以上本発明の好適実施例について説明した
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。
【００３７】
【発明の効果】本発明のデータ及びクロック信号回復装
置では、遅延時間がほぼ等しく直列接続された第１及び
第２遅延素子でＮＲＺ入カデータを遅延し、第２遅延素
子からの第２遅延出力データとＮＲＺ入力データとを排
他的論理和ゲートに供給して、エッジ検出信号を発生す
る。可変発振器は、このエッジ検出信号に応じて回復ク
ロック信号を発生するので、第２遅延出力データと回復
クロック信号の位相関係を所定関係に維持できる。そし
て、回復手段は、第１遅延素子からの第１遅延データ出
力を回復クロック信号に応じて回復する。この際、回復
手段に供給されるＮＲＺデータは、回復クロックを発生
するのに使用した第１遅延素子の出力であり、第１及び
第２遅延素子の遅延時間がほぼ等しいために、遅延素子
の遅延量に誤差があったり温度により変化した場合で
も、回復クロックによりＮＲＺデータを確実に回復でき
る。また、回復クロック信号及びエッジ検出信号の位相
及び周波数の両方に関係したアップ信号及びダウン信号
を発生して、回復クロック信号を発生するので、回復ク
ロック信号のＮＲＺ入力データに対する追従性が一層改
善される。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図であ
る。
【図２】本発明の他の実施例の構成を示すブロック図で
ある。
【図３】ＮＲＺ周波数検出器の一実施例を示すブロック
図である。
【図４】ＮＲＺ周波数検出器の動作を説明する為のタイ
ミング図である。
【図５】ロック検出器の一実施例の構成を示すブロック
図である。
【図６】従来のクロック回復回路の一例の構成を示すブ
ロック図である。
【図７】従来のクロック回復回路の他の例の構成を示す
ブロック図である。
【符号の説明】
２ 遅延素子 ４ 遅延素子 ６ 排他的論理和ゲート ８ エッジ検出手段 １０ 位相検出器 ２０ 可変発振器（ＶＣＯ）２２、２４ 組み合わせ手段 ２６ 発振制御手段 ２８ 回復手段 ５０ 周波数検出器

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 非ゼロ復帰方式のデータを受け、第１遅
    延出力データを発生する第１遅延素子と、 遅延時間が上記第１遅延素子の遅延時間とほぼ等しく、
    上記第１遅延素子からの第１遅延出力データを受けて、
    第２遅延出力データを発生する第２遅延素子と、 上記非ゼロ復帰方式のデータ及び上記第２遅延出力デー
    タを受け、上記非ゼロ復帰方式のデータの状態が上記第
    ２遅延出力データの状態と異なるときにエッジ検出信号
    を発生する排他的論理和ゲートと、 上記エッジ検出信号に応じて、回復クロック信号を発生
    する可変発振器と、 上記第１遅延素子からの上記第１遅延出力データ及び上
    記回復クロック信号を受け、回復した非ゼロ復帰方式の
    データを発生するデータ回復手段とを具えたデータ回復
    装置 。
  2. 【請求項２】 非ゼロ復帰方式の入力データを受け、該
    入力データの状態遷移に応じてエッジ検出信号を発生す
    るエッジ検出手段と、 発振制御信号を受け、回復クロック信号を発生する可変
    発振器と、上記回復クロック信号及び上記エッジ検出信号を受け、
    アップ信号及びダウン信号を発生する位相検出器と、 上記回復クロック信号及び上記エッジ検出信号を受け、
    アップ信号及びダウン信号を発生する周波数検出器と、 上記位相検出器からのアップ信号及びダウン信号並びに
    上記周波数検出器からのアップ信号及びダウン信号を受
    け、組み合わせたアップ信号及び組み合わせたダウン信
    号を発生する組み合わせ手段と、 上記組み合わせたアップ信号及び上記組み合わせたダウ
    ン信号を受け、上記発振制御信号を発生する発振制御手
    段と を具えたクロック信号回復装置。
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