DE69424014T2 - Burstmode-Auffrischung für DRAMs - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Verfahren zum Refreshen eines Speichers einer integrierten Schaltung der im Oberbegriff von Anspruch 1 definierten Art und eine Speicherschaltung, wie sie im Oberbegriff von Anspruch 11 definiert ist.
• Ein Verfahren und eine Speicherschaltung der obigen Art sind aus der US-A-4 549 284 bekannt. Nach diesem früheren Dokument weist ein dynamischer Speicher mit Direktzugriff (DRAM) eine automatische Refresh-Schaltung, die aus einem Taktgeber, der Refresh-Taktimpulse erzeugt, wenn ein Zugriffsfreigabesignal nicht erzeugt wird, besteht, und einen Adressenzähler, der eine Refresh-Adresse durch Zählen der Refresh-Taktimpulse inkrementiert, auf. Darauf folgende Refresh-Zyklen können durch eine Oszillatorschaltung ausgelöst werden.
• DRAMs umfassen Memory-Speicherzellen, die Daten auf Kondensatoren speichern. Ladung oder fehlende Ladung auf diesen Kondensatoren wird zur Darstellung von logischen "1"- oder "0"-Datenzuständen verwendet. Die Kondensatoren sind über Zeiträume, typischerweise Millisekunden, anfällig für Ladungsverluste (oder Aufladungen) und müssen daher periodisch refresht oder wieder in ihre repräsentativen Datenzustände gebracht werden.
• DRAMs werden aus Speicherzellenarrays oder -subarrays konstruiert oder in ein oder mehrere Speicherzellenarrays oder -subarrays organisiert, die aus Reihen und Spalten (welche Wortleitungen und Bitleitungen entsprechen) bestehen. Wenn eine Reihe während eines aktiven Zyklus ausgewählt wird, werden alle Zellen entlang dieser Reihe abgetastet und wiederhergestellt. Ein aktiver Zyklus liegt vor, wenn auf die Speicherzellen mittels Wortleitungen - z. B. - zum Lesen, Schreiben oder Refreshen zugegriffen wird. Dann wird ein Vorladungszyklus durchgeführt, der nicht Teil eines aktiven Zyklus ist, um das Speicherarray bereitzumachen, in einen anderen aktiven Zyklus einzutreten.
• Um das gesamte Array zu refreshen, was auch während eines aktiven Zyklus erfolgt, müssen im Allgemeinen lediglich die Reihen ausgewählt werden. Sämtliche Kondensatoren der Speicherzellen entlang einer Reihe oder eines Reihenabschnitts werden refresht, wenn diese Reihe adressiert wird. (Dies bedeutet, dass während des Refreshens alle Spalten operativ sind). Die Reihenauswahl kann mittels Durchlaufen durch sämtliche Reihenadressen mit einem Reihenadressierfreigabesignal ("RAS") oder mittels jedes Standard-Lese-/Schreibzyklus erfolgen. Beispielsweise versorgt ein Spaltenadressierstrobe vor Reihenadressierstrobe (CAS vor RAS oder "CBR") -Durchlaufen die Reihenadresse intern von Refresh-Zählern, so dass jede Reihe ausgewählt und refresht werden wird.
• Das externe Signal , durch ein System geliefert und außerhalb des Speicherpakets vorgesehen, wird im Allgemeinen zur Steuerung vieler Funktionen eines DRAMs verwendet. Eine seiner Verwendungen ist analog zu einem Bausteinauswahlsignal, so wie von anderen Chiparten verwendet. Wenn das externe Signal lange genug niedrig bleibt, werden alle aktiven Zyklustakte in richtiger Sequenz arbeiten, enden und dann auf einen Benutzerbefehl wie z. B. Lesen oder Schreiben neuer Daten durch Umschalten auf oder Zurückkehren zu Vorladung durch Hochbringen von warten.
• Wie in den Fig. 1 (a) - (k) veranschaulicht, werden Aktivzyklusereignisse herkömmlicher DRAMs mit der fallenden Flanke eines externen Signals (vgl. Fig. 1 (a)) gestartet. Für einen Refresh-aktiven Zyklus löst die fallende Flanke des externen Signals ein internes Signal (Fig. 1 (a) und (b)) aus. Das interne Signal ist das Hauptsteuersignal der internen Funktionen eines Speicherteils und wird als niedrigaktiv veranschaulicht.
• Die fallende Flanke von löst ein internes Adressiersignal ADD aus, das ein Vorladungstaktsignal φP und ein Kurzschließtaktsignal φSH (Fig. 1 (b), (c), (e) und (f)) auslöst. Das interne Adressiersignal ADD (in Fig. 1 (c) als hochaktiv gezeigt) erlaubt es, die extern oder durch interne Zähler gelieferte Adresse in Speicherreihendecoder des Speichers einzugeben. Das Vorladungstaktsignal φP ist eine Darstellung eines oder mehrerer Vorladungstakte, die zum Auslösen von Vorladungsfunktionen der Speichervorrichtung verwendet werden. Wie in Fig. 1 (e) gezeigt, ist das Vorladungstaktsignal φP hochaktiv, d. h., wenn φP hoch ist, ist der Speicherschaltkreis vorgeladen. Das Kurzschließtaktsignal φSH wird zum Auslösen des Kurzschließens der Bitleitungen während des Vorladens verwendet. Die Bitleitungen werden zusammen so kurzgeschlossen, dass kleine Mengen an Ladung aus den Speicherzellen detektiert werden können, wenn eine Speicherzelle ausgewählt wird. Das Kurzschließtaktsignal φSH wird in Fig. 1 (f) als hochaktiver Takt veranschaulicht. Dies bedeutet, dass die Bitleitungen kurzgeschlossen werden, wenn φSH hoch ist.
• Das interne Adressiersignal ADD löst ein Wortleitungssignal WL wie in den Fig. 1 (c) und (d) gezeigt aus. Im Wesentlichen wird das Wortleitungssignal WL aus der decodierten Adresse erzeugt, die das interne Adressiersignal ADD zum Reihendecoder durchließ. Das WL ist eine von vielen Wortleitungen oder Reihen in einem Speicherzellenarray (beispielsweise kann ein typischer 4 meg-DRAM als 1024 Reihen mal 4096 Spalten konfiguriert werden). Das Wortleitungssignal WL löst ein Detektiertaktsignal φS (Fig. 1 (d) und (g)) aus. Das Detektiertaktsignal φS stellt eines oder mehrere Detektiertaktsignale dar, die verwendet werden, um es zu ermöglichen, dass Detektierverstärker des Speichers entsprechende Bitleitungen lesen.
• Wie in den Fig. 1 (g) - (i) zu sehen, löst das Detektiertaktsignal φS ein Verriegelungssignal LN und ein Verriegelungssignal LP aus, die aktive Zustände aufweisen, die niedrig bzw. hoch sind. Die Verriegelungssignale LN und LP sind Detektierverstärker- Driver-Signale, die die Bitleitungen-Detektierverstärker steuern. Wenn die Detektierverstärker verriegeln, wird jede damit gekoppelte Bitleitung entweder hoch- oder heruntergetrieben, und zwar in Abhängigkeit von der Spannung dieser Bitleitung (oder der Spannungsdifferenz zwischen den zwei Bitleitungen). Das Hoch- oder Heruntertreiben der LP- und LN-Linien dient zum Verriegeln des logischen Werts, der auf den Bitleitungen wie in den Fig. 1 (h) - (j) gezeigt vorhanden ist, was die vollen Pegel in den Speicherzellen wiederherstellt.
• Typischerweise wird ein Restore-Finished-Signal RF ausgelöst, wenn das Verriegelungssignal LP eine vorbestimmte Höhe erreicht. An diesem Punkt ist das Speicherarray bereit, in einen Vorladungszyklus einzutreten.
• Ein Vorladungszyklus wird im Allgemeinen nicht beginnen, solange das externe Signal niedrig bleibt. Wenn der Benutzer oder das System ein Hochgehen des externen Signals bewirkt, dann beginnt der Vorladungszyklus, falls das Signal RF hoch ist. Der Vorladungszyklus wird sich selbst vervollständigen, falls das externe Signal lange genug hoch bleibt. Die rechte Seite der Fig. 1 (a) - (k) zeigt eine Timing-Sequenz für einen Vorladungszyklus für einen herkömmlichen DRAM. Das externe Signal löst ein Inaktivwerden des internen Signals aus. Fig. 1 (a), (b). Das löst ein Inaktivwerden des internen Adressiersignals ADD und ein Aktivwerden des Vorladungstaktsignals φP aus, wie in den Fig. 1 (b), (c) und (e) gezeigt. Das Vorladungstaktsignal φP löst ein Inaktivwerden des Wortleitungssignals WL aus. Vgl. die Fig. 1 (d) und (e).
• Die Fig. 1 (d) und (f) zeigen, dass das Wortleitungssignal WL ein Aktivwerden des Kurzschließtaktsignals φSH und ein Inaktivwerden des Detektiertaktsignals φS auslöst. Das Kurzschließtaktsignal φSH löst ein Inaktivwerden der Verriegelungssignale LN und LP aus und einen vorgeladenen Zustand bei den Bitleitungs- und Bitleitungsschienensignalen BL/ , wie in den Fig. 1 (f) und (h) - (j) gezeigt. Der vorgeladene Zustand der Bitleitungs- und Bitleitungsschienensignale BL/ ist typischerweise VCC/2 (wobei VCC eine Stromversorgungsspannung ist).
• Die Fig. 1 (a) - (k) zeigen einen Zyklus zum Refreshen und Vorladen einer Reihenadresse. Es ist wichtig zu beachten, dass das externe Signal vom Benutzer oder System gesteuert wird. Nachdem auf eine Reihe zugegriffen und diese wiederhergestellt wurde, muss der Benutzer oder das System den Zustand des externen Signals verändern. Wenn sich das externe Signal verändert, wird der Vorladungszyklus ausgelöst. Nachdem der Vorladungszyklus vervollständigt ist, wartet der Speicher, bis der Benutzer oder das System den Zustand des externen Signals verändert, um wieder einen weiteren aktiven Zyklus zu beginnen.
• Bei herkömmlichen DRAMs wird ein zeitlicher Spielraum hinzugegeben, wenn spezifiziert wird, wie rasch das RAS durchlaufen oder sich verändern kann. Dies bedeutet, dass für das externe Signal minimale hohe und niedrige Zeiten für die denkbar schlechtesten Betriebsbedingungen spezifiziert werden. Unter Soll- oder typischen Betriebsbedingungen ist der zeitliche Spielraum eine Verschwendung, da intern der Speicher schneller arbeitet. Diese Zeit könnte eingespart werden, wenn der Speicher zumindest zu Refresh-Zwecken automatisch in die Vorladung eintreten würde, wenn der aktive Zyklus abgeschlossen ist, und anschließend automatisch in den aktiven Zyklus eintreten würde, wenn die Vorladung abgeschlossen ist. Dies würde tendenziell zu einer Minimierung der Zyklusdauer führen, und zwar bei jeder gegebenen Betriebsspannung und -temperatur.
• Herkömmliche DRAMs werden von Speichersteuervorrichtungen angetrieben oder gesteuert, die nicht Teil des Speicherchips sind. Diese Vorrichtungen steuern die Funktionen des Speichers wie z. B. Lesen, Schreiben und Refreshen. Speichersteuervorrichtungen sind typischerweise recht komplex, um den Refresh-Vorgang für einen DRAM bereitzustellen. Im Falle, dass der Speicherteil ein CAS vor RAS-Refreshen einsetzt, muss die Speichersteuerung Spalten- und Reihenadressstrobes für jede Reihe bereitstellen, die zu refreshen ist. Für einen 4 Megabit Speicher-Array würde die Speichersteuerung 1024 vor RAS-Zyklen bereitzustellen haben, um den gesamten Speicher zu refreshen.
• In einem früheren Patent an Malik und Celio, US-Patent Nr. 4,503,525 mit dem Titel "Common Circuit For Dynamic Refresh And System Clock Function" ("Gemeinsame Schaltung für eine dynamische Refresh- und Systemtaktfunktion"), wird ein Speicher von einer RAM-Steuerung gesteuert. Dieses Patent versucht, den Takt des dedizierten Systems zu verwenden (der außerhalb sowohl des RAMs als auch der RAM-Steuerung ist), um den Refresh-Vorgang des RAMs zu steuern, und zwar zusätzlich zu seiner Grundverwendung als Tageszeit-Zähler.
• Es ist auch bekannt, zum Refreshen Zähler zu verwenden, die sich am RAM-Chip selbst befinden. Beispielsweise ist Ikuzaki US-Patent Nr. 4,549,284 ein Beispiel im Stand der Technik, das kein Selbst-Timing einsetzt, sondern Timer und festgesetzte Verzögerungen. Die Timer werden zum Eintreten in die aktiven Zyklen und die Vorladungszyklen eingesetzt.
• White et al., US-Patent Nr. 4,494,222, ist für einen Prozessor mit einem Refresh- Adressiersystem am Chip für einen dynamischen Speicher. Bei diesem Reftesh-System für DRAMs setzt White kein Selbst-Timing ein. White verwendet Zähler interner Adressen, um Reihenadressen zum Refreshen bereitzustellen, so dass externe Adressen ignoriert werden. Bei einer Ausführung, erwähnt in Spalte 5, Zeile 31-44, sortiert ein Zähler durch 256 mögliche Reihenadressen, eine nach der anderen, aber die Adresse im sequentiellen Zähler ändert sich jedes Mal, wenn ein Refresh-Takt ΦR' auftritt. ΦR' wird von einer Steuerschaltung von einem Signal ΦR aus einem Generator am Chip abgeleitet. Der untere Passus von Spalte 5 gibt an, dass in einen Refresh-Zyklus, der im zentralen Teil von Fig. 6 gezeigt wird, keine Adressen eingeschlossen werden, und die Vorrichtung "alle 256 Bit in der ausgewählten Reihe" refresht. Spalte 5, Zeile 66. Allerdings zeigt Whites angeschlossenes Timing-Diagramm gemäß Fig. 6 nicht, dass Mehrfach-ΦR'-Signale erzeugt werden. Es ist daher fraglich, ob in dieser mit Bezug auf Fig. 5 nach White beschriebenen Ausführung sämtliche Reihen des Speichers refresht werden. Mit Bezug auf die frühere Ausführung nach White, die in Spalte 3 beschrieben wird, bemerkt White, dass "sich die Adresse im sequentiellen Zähler jedes Mal ändert, wenn ein RF-Signal auf einem Chip-Input-Stift 35 erscheint". Spalte 3, Zeile 65-67. Folglich muss diese Ausführung das externe Steuersignal RF durchlaufen lassen, um sequentielle Speicherreihen zu refreshen.
• Es hat einige Verweise auf Selbst-Timing gegeben. Beispielsweise weisen einige DRAMs einen Batterie-Back-up-Modus auf, bei dem ein Refresh-Zähler beim Vorgang des Reihenadressierens zum DRAM-Refreshen bei einem Betrieb mit niedriger Leistung verwendet wird. Solche Systeme zielen nicht auf Hochgeschwindigkeitsvorgänge, sondern vielmehr auf Stromsparen ab. Vgl. beispielsweise Konishi et al. "A 3Bns 4Mb DRAM with a Battery Back-up (BBU) Mode" ("Ein 3Bns 4Mb DRAM mit einem Batterie-Back-up (BBU) -Modus"), ISSCC 90, Seite 230 und folgende ("Der BBU-Modus ist eine Art Selbst-Refresh- Modus... Als Ergebnis werden alle Speicherzellen innerhalb von 4096 Zyklen pro 256 ms im BBU-Modus refresht").
• Nagami US-Patent Nr. 4,500,974 verwendet eine Hilfsspalte, um zu detektieren, wann die volle Wiederherstellung der Speicherzellen entlang einer Reihe erfolgt ist. Er detektiert das niedrige Niveau auf beiden Seiten des Spaltendetektierverstärkers und legt das Ende des aktiven Zyklus ausgehend von diesem Niveau zeitlich fest. Bei Nagami erfolgt kein Selbst-Timing der Vorladung. Er refresht lediglich eine Reihe, tritt dann in den Vorladungszyklus ein und wartet dort. Dies löst das gegebene Problem nicht.
• Es ist daher ein allgemeines Ziel der vorliegenden Erfindung, die obigen Unzulänglichkeiten zu überwinden und die Komplexität zu verringern.
• Es ist ein weiteres Ziel der vorliegenden Erfindung, Halbleiterspeicher, insbesondere DRAMs, für typische Computersysteme durch Verringern der für Refresh-Vorgänge erforderlichen Zeit leichter zugänglich zu machen.
• Ein Ziel dieser Erfindung ist es, einen Vorgang zu schaffen, der "Burst-Refresh- Modus" (BRM) genannt wird, um die Daten in einem gegebenen DRAM in der kürzestmöglichen Zeit zu refreshen.
• Während viele Benutzer CAS vor RAS-Refreshvorgänge einsetzen, um die Daten wiederherzustellen, ist es ein weiteres Ziel der Erfindung, es zu ermöglichen, dass die CAS vor RAS-Zyklen zahlenmäßig weniger oder in Bezug auf die Zyklusdauer schneller - oder beides - sind, so dass der Benutzer weniger von dem hat, was im Stand der Technik "Refresh-Overhead" heißt.
• Gemäß der Erfindung werden die obigen Ziele durch das Verfahren nach Anspruch 1 und die Speicherschaltung nach Anspruch 11 erreicht.
• Diese Erfindung stellt einen Burst-Refresh-Modus ("BRM") -Schaltkreis zum Verringern der Zeitdauer, die zum Refreshen eines Speicherarrays erforderlich ist, bereit. Die Erfindung ist auf DRAMs, ferroelektrische RAMs und jeden anderen Halbleiter-RAM, für den ein periodisches Refreshen günstig ist, anwendbar. Eine bevorzugte Ausführung der vorliegenden Erfindung umfasst einen Zähler interner Adressen, einen weiteren Zähler zum Zählen der Anzahl der Adressen, auf die zugegriffen wurde, und einen Detektierschaltkreis, der zum Selbst-Timen der Zyklen eines Speicherarrays verwendet wird. Der Zähler interner Adressen wird dazu verwendet, schneller Adressen an den Adressendecoder zu liefern, als dies durch ein Liefern der Adressen von den externen Stiften möglich sein würde.
• Die vorliegende Erfindung kann auch eine variable Adressierschaltung zum Steigern der Anzahl an Adressen, auf die während eines aktiven Zyklus zugegriffen wird, und damit zum Verringern der Anzahl an Adressen, die geliefert werden müssen, umfassen. Dies verringert die zum Refreshen der Speichervorrichtung benötigte Zeit weiter.
• Ein neuartiger und wichtiger Aspekt des Betriebs eines solchen Burst-Refresh- Modus-Schaltkreises ist seine Tauglichkeit, die Zeitdauer für ein Speicherarray-Refreshen zu senken, ohne die Benutzer- oder Systemschnittstelle mit dem Speicherteil zu verkomplizieren.
• Ein weiterer wichtiger Aspekt einer solchen Schaltung besteht darin, dass sie die Menge an Schaltungen verringert, die von der gegebenen Speichersteuerung des (Haupt-)Computersystems benötigt wird, die nunmehr weniger Funktionen bereitzustellen haben wird.
• Die Erfindung umfasst auch ein Verfahren zum Betreiben einer Burst-Refresh- Modus-Schaltung. Ein Verfahren zum Betreiben der Schaltung kann ein Kombinieren folgender Schritte umfassen: (1) Eintreten in oder Starten des Burst-Refresh-Modus; (2) Selbst-Timen des aktiven Zyklus; (3) Selbst-Timen der Aktivierung des Vorladungszyklus und Beginnen des nächsten aktiven Zyklus; und (4) Liefern von Adressen von einem internen Zähler.
• In seiner bevorzugten Implementierung wird der Burst-Refresh-Modus-Schaltkreis für einen DRAM-Speicher bereitgestellt, der veränderliche Zellen in Reihen und Spalten, Detektierverstärker und Verriegelungs-N-/Verriegelungs-P-Driver-Schaltkreise, einen RAS- Puffer, Refresh-Zähler, Adressenpuffer, Reihendecoder, einen Vorladungsschaltkreis, der Kurzschließtakte erzeugt, und eine Refresh-Detektorschaltung aufweist, die mit dem Verriegelungs-P-Schaltkreis gekoppelt ist, um ein Restore-Finished (RF) -Signal zu liefern, das angibt, dass ein Refresh-Zyklus im Wesentlichen abgeschlossen ist. Der Burst-Refresh- Modus-Eintrittsschaltkreis detektiert geeignete Bedingungen für ein Eintreten in den Burst- Refresh-Modus. Eine Auto-Refresh-Burst-Refresh-Modus-Schaltung bewirkt, dass der RAS- Puffer ein neues internes RAS-Signal erzeugt. Die Burst-Refresh-Modus-Logik besitzt Zähler zum Zählen der Anzahl der Reihen, die refresht worden sind. Das System timt das Refreshen durch ein Ansprechen auf das Restore-Finished-Signal selbst. Eine Verzögerungsschaltung bewirkt eine kurze Verzögerung für die Vorladung, bevor eine weitere Reihe automatisch im Burst-Refresh-Modus refresht wird. Der Batterie-Back-up- Modus-Schaltkreis ist teilweise ausgeschaltet.
• Die Erfindung, zusammen mit ihren Zielen und den Vorteilen daraus, kann besser verstanden werden durch Bezugnahme auf die folgende ausführliche Beschreibung verbunden mit der angeschlossenen Zeichnung, worin:
• Fig. 1 ein Timing-Diagramm für herkömmliche Refresh- und Vorladungszyklen eines DRAMs ist; und
• Fig. 2 ein Blockdiagramm einer bevorzugten Ausführung vorliegender Erfindung ist;
• Fig. 3 eine schematische Darstellung der bevorzugten Ausführung von Block 140 (Burst-Refresh-Modus-Eintrittsschaltung) nach Fig. 2 ist;
• Fig. 4 eine schematische Darstellung der bevorzugten Ausführung von Block 130 (φSH-Verzögerungsschaltung) nach Fig. 2 ist;
• Fig. 5A und 5B schematische Darstellungen der bevorzugten Ausführungen von Block 132 und Block 136 (der Auto-Refresh-Burst-Refresh-Modus-Schaltungen) nach Fig. 2 sind;
• Fig. 6A und 6B zusammen eine schematische Darstellung der bevorzugten Ausführung von Block 134 (Burst-Refresh-Modus-Logikschaltung) nach Fig. 2 zeigen; und
• Fig. 7 eine Gruppe von Timing-Diagrammen für Refresh- und Vorladungszyklen eines DRAMs ist, der die bevorzugte Ausführung der vorliegenden Erfindung implementiert.
• Die vorliegende Erfindung umfasst vorzugsweise ein Verfahren und eine Vorrichtung zum Eintreten in den Burst-Refresh-Modus, nachdem die Speichervorrichtung mit ihrem Vorladungszyklus fertig ist. Es gibt viele Arten, auf welche dies durchgeführt werden kann, und die vorliegende Erfindung ist nicht auf die unten beschriebenen exemplarischen Verfahren beschränkt.
• Eine erste Art, in den Burst-Refresh-Modus einzutreten, besteht darin, einen Schaltkreis zur Verfügung zu haben, der auf eine Änderung einer Input-Stift-Spannung anspricht. Wenn beispielsweise der Benutzer oder das System die Spannung eines gegebenen Input-Stifts über die Stromversorgungsspannung VCC hinaus erhöhen müssten, etwa - zur Veranschaulichung - auf 1,5 VCC, würde der Schaltkreis dies als Anweisung deuten und einen Burst-Refresh-Modus starten, wenn der letzte Vorladungszyklus vervollständigt ist.
• Eine andere Art besteht darin, einen zusätzlichen Stift des Speicherpakets einzusetzen, um ein Signal an den Schaltkreis zu liefern, der die Speichervorrichtung in einen Burst-Refresh-Modus bringen wird. Beispielsweise könnte der Schaltkreis das Stiftsignal empfangen und bewirken, dass die Speichervorrichtung in den Burst-Refresh- Modus eintritt, wenn der letzte Vorladungszyklus vervollständigt ist.
• Eine weitere Art, einen Burst-Refresh-Modus zu starten, besteht darin, eine vorgeschriebene Signalsequenz durch bereits bestehende Paketstifte zu senden. Beispielsweise können aktive Schreib- und Outputfreigabesignale vor einem Spaltenadressierfreigabe- vor Reihenadressierfreigabe ("CBR") -Signal geliefert werden. Ein anderer Ansatz würde darin bestehen, ein aktives Adressbit vor einem Schreibfreigabesignal zu liefern. Das Schreibfreigabesignal würde seinerseits vor einem CBR-Signal geliefert werden. Die Auswahl von Signalisierbedingungen kann innerhalb des Umfangs der vorliegenden Erfindung variiert werden.
BLOCKDIAGRAMM
• Fig. 2 zeigt ein vereinfachtes Blockdiagramm von relevanten Teilen eines DRAM 100 gemäß einer bevorzugten Ausflibrung der vorliegenden Erfindung. Fig. 2 kann in Verbindung mit Timing-Graphiken nach der unten beschriebenen Fig. 7 gelesen werden. Von oben links beginnend empfängt ein RAS-Puffer 102 einen Input von einem RAS-Pad 103. Der Puffer 102 entwickelt ein internes -Signal, dessen Zustand eine Funktion von mindestens drei Dingen ist. Eines ist die Polarität des Input-Pads 103. Ein anderer Faktor ist, ob das System im Selbst-Refresh-Modus ist (so dass der RAS-Puffer 102 mit dem unten beschriebenen Block 136 gesteuert werden würde) oder ob das System im Burst-Refresh- Modus ist (so dass es von einem unten beschriebenen Block 132 durch Auto-Refresh-Signale gesteuert wird).
• Die Pufferschaltung 102 liefert das Signal ' an einen Satz von Adressenpuffern 104. Verbunden mit den Adressenpuffern 104 ist der Refresh-Zähler-Schaltkreis 106. Der Refresh-Zähler 106 liefert Adressbits von realen Adressen, die refresht werden. Er überträgt diese Adressen zu den Adressenpuffern. Das Signal RAI und sein Komplement RAI werden in Fig. 2 gezeigt. "RAI" bedeutet Refresh-Adresse I(th). Bei einem typischen 4 meg-DRAM würde I von 0 bis 9 indexieren, um zehn reale Adressen zu erzeugen. Die beiden Signale RAI und RAI werden für jede der Adressen verdoppelt. Bei einem 4 meg-DRAM würde es zehn solcher Adressenpaare und Refresh-Zähler-Kombinationen geben, die 0 bis 9 indexiert sein würden. Beispielsweise liefern an der Hinterkante eines Signals an die Adressenpuffer 104 alle zehn Refresh-Zähler (zur Veranschaulichung) in einem 4 meg-DRAM Reihenadressen der Reihe, deren Refreshen als nächstes erforderlich ist. Dies erfolgt für die Reihen 1 bis 2¹&sup0; (1024 Reihen). Vorzugsweise werden hier keine einzelnen Bits adressiert, sondern lediglich Reihen.
• Ein Output der Adressenpufferschaltung 104 ist ein Satz von internen Adressen ADD, die auf Reihendecoder 108 angewendet werden. Die Reihendecoder decodieren die Reihe aus der Adresseninformation und aktivieren - zur Veranschaulichung - eine einzelne Wortleitung, indem sie ein Outputsignal WL an den Detektierverstärkerschaltkreis 110 liefern. Es gibt klarerweise zahlreiche Detektierverstärker 110 in einem Speicher einer großen integrierten Schaltung, und jeder derartige Detektierverstärker ist im Allgemeinen entweder direkt oder wahlweise mit Speicherzellen gekoppelt, die im Allgemeinen mit der Bezugszahl 112 veranschaulicht werden. Ein repräsentatives komplementäres Bitleitungspaar BL, wird mit den Detektierverstärkern 110 kommunizierend gezeigt.
• Beachtet werden sollte, dass die vorliegende Erfindung in vollerem Umfang eingesetzt werden kann, indem die Erfindung für eine DRAM-VARIABLE REIHENAUSWAHL mit einbezogen wird, die im US-Patent Nr. 5,331,601, das auf Nr. 08/013,333, eingereicht am 4. Februar 1993, basiert, beschrieben wird. Dies erlaubt es, dass die Reihendecoder auf zwei (oder mehrere) Reihen gleichzeitig zugreifen können. Während derselbe Detektierverstärker nicht zwei unterschiedliche Reihen gleichzeitig liest, kann die Architektur der Vorrichtung auf unterschiedliche Arrays zugleich zugreifen.
• Das '-Signal aus Schaltung 102 wird auch als Input in eine Vorladungsschaltung 120 eingesetzt. Ein anderer Input in die Vorladungsschaltung 120 ist das Adressiersignal ADD aus der Adressenpufferschaltung 104, das der Schaltung 120 sagt, dass sie aus der Vorladung für diesen Teil oder Block des RAMs heraustreten oder diese Vorladung beenden kann. Die Schaltung 120 aktiviert dann das Vorladungstaktsignal φP, um das Kurzschließen des Arrays in den Detektierverstärkern aufzuheben und bereit zum Beginnen des Abtastens zu werden.
• Das Vorladungstaktsignal φP aus der Schaltung 120 wird in Fig. 2 als Input in den Detektiertaktschaltkreis 122 gezeigt. Das Wortleitungssignal WL wird ebenfalls in die Schaltung 122 eingegeben, die ein Detektiersignal φS liefert, das als Input in die Verriegelungs-P- und Verriegelungs-N-Generatorschaltungen 124 eingesetzt wird. Ein Bezug kann gegeben werden auf das US-Patent Nr. 5,334,890, das auf Ser. Nr. 07/969,418, eingereicht am 30. Oktober 1992 im Namen von Kim Hardee für einen DETEKTIERVERSTÄRKER-TAKT-DRIVER, basiert, und auf die US-Ser. Nr. 07/976,312, eingereicht am 12. November 1992 - ebenfalls von ihm - für einen DETEKTIERVERSTÄRKER MIT LOKALEN SCHREIB-DRIVERN, und die korrespondieren EP-Veröffentlichungen EP 595050 und EP 597231. Die Outputs LN (Verriegelung-N) und LP (Verriegelung-P) des Generators 124 werden auf die Detektierverstärker 110 angewendet, vorzugsweise als die Stromversorgung dafür. Dies bedeutet, dass Verriegelung-P an den Source-Drain-Pfad von p-Karial-FETs in einem CMOS-Detektierverstärker geliefert werden kann und Verriegelung-N entsprechend an die n-Kanal-FETs davon geliefert werden würde. Verriegelung-P und Verriegelung-N werden durch Block 124 aktiviert oder eingeschaltet, wodurch dem/den Detektierverstärker(n) 110 ermöglicht wird, die Speicherzelle(n) 112 abzutasten und zu refreshen.
• Vorzugsweise wird das Signal Verriegelung-P dazu eingesetzt, den Schaltkreis 126 wiederherzustellen, der ein Restore-Finished-Signal RF liefert. Dieses Signal wird dazu verwendet, automatisch das Ende dieses Wiederherstellungsvorgangs zeitlich festzulegen. Diese Schaltung arbeitet vorzugsweise auf eine solche Art, dass, wenn Verriegelung-P auf ein ausreichend hohes Niveau gegangen ist, der Wiederherstellungsschaltungsblock 126 detektiert, dass er den RF-Takt (Restore-Finish-Takt) zünden und diese Information an die unten beschriebene Burst-Refresh-Modus-Logik senden kann. Die Schaltung 126 bestimmt, dass die Wiederherstellung beendet ist, weil Verriegelung-P ein Takt ist, der die Detektierverstärker verriegelt, und wenn die Detektierverstärker verriegelt sind, dann wird dieses Niveau in die Zellen zurückgeschrieben. Wenn dieses Niveau (von Verriegelung-P) hoch genug ist, dann kann angenommen werden, dass die Wiederherstellung (für diese Reihe) abgeschlossen ist.
• Das Restore-Finish-Signal RF wird auf die Schaltungsblocks 132 und 136 in Fig. 3 angewendet, um dem System zu sagen, in der Vorladung hochzubringen.
• Der oben erwähnte Verriegelungs-P-/Verriegelungs-N-Generatorschaltkreis 124 empfängt ein Signal aus dem Kurzschließtaktschaltkreis 128. Die Inputs in die Schaltung 128 umfassen das Adressiersignal ADD aus den Adressenpuffern 104, das Vorladungs- Timing-Signal φP aus der Vorladungsschaltung 120 und das Wortleitungssignal WL aus den Reihendecodern 108. Die Kurzschließtaktschaltung 128 enthält die erforderliche Logik und die erforderlichen Driver zum Ausschalten des "Kurzschließ"-Taktsignals φSH, falls der φP- Takt in seinen inaktiven Zustand kommt und die richtige Adresse des speziellen Speicherblocks gültig ist. Die Schaltung 128 steuert auch das Einschalten von φSH durch Detektieren der Höhe des WL-Inputs. Das "Kurzschließ"-Taktsignal φSH wird auf die Generatorschaltung 124, auf die Detektierverstärker 110 und auf eine Verzögerungsschaltung 130 angewendet.
• Die Verzögerungsschaltung 130 erzeugt ein verzögertes Kurzschließsignal , das als Input in eine Schaltung 132 eingesetzt wird, die eine von zwei in Fig. 2 gezeigten Auto- Refresh-Burst-Refresh-Modus ("ABRM") -Schaltungen ist. Die andere ABRM-Schaltung ist Schaltung 136. Die Verzögerungsschaltung I30 verfolgt den Ausgleich der Bitleitungen und der Verriegelungstakte. Es wird angemerkt, dass bei hohen Betriebstemperaturen oder hohen Betriebsspannungen, bei denen das Kurzschließen länger dauert, auch die Verzögerung bei der Schaltung länger sein wird. Daher gewährt die Verzögerung eine angemessene Zeit für das Vorladen von LN- und LP-Leitungen und des Bitleitungspaars. Die Schaltung 132 empfängt mehrere weitere Inputs einschließlich eines Signals aus der Burst-Refresh-Modus- Logik 134, des Restore-Finished-Signals RF aus dem Wiederherstellungsschaltkreis 126 und eines Batterie-Ausweichmodus-Signals BBUM. Die Schaltung 132 liefert ein Auto-Refresh- Signal AREF (bisweilen AUTO REF genannt) an die Schaltungen 102 und 134. Ein Burst- Refresh-Modus-Schienensignal BRMB aus der Logikschaltung 134 ermöglicht ein Aktivwerden der Schaltung 132.
• Die Schaltung 136 empfängt ein RESET-Signal aus dem RAS-Puffer 102, ein Umschalt-Signal TOG, das Batterie-Back-up-Signal BBUM und das Restore-Finished-RF aus der Wiederherstellungsschaltung 126, ebenso wie sie das Auto-Refresh-Signal AREF ähnlich zu Schaltung 132 erzeugt. Das BBUM-Signal wird es der Schaltung 136 möglich machen, AREF anzutreiben, und es der Schaltung 132 unmöglich machen, AREF anzutreiben. Es wird daher verstanden werden, dass bei der veranschaulichten Ausführung sowohl die Schaltung 132 als auch die Schaltung 136 (separat) dazu imstande sind, das Auto-Refresh-Signal AREF zu erzeugen, wenn die geeigneten Bedingungen gegeben sind. Ein solches Signal kann im Batterie-Back-up-Modus (BBU-Modus) oder im Burst-Refresh- Modus (BRM) geliefert werden. Wie in den unten beschriebenen Fig. 5A und 5B gezeigt, wird es bevorzugt, dass nur eine der zwei Schaltungen 132 und 136 imstande sein soll, AREF zu jeder gegebenen Zeit zu erzeugen.
• Im unteren Teil von Fig. 2 wird eine Burst-Refresh-Modus-Eintrittsschaltung 140 gezeigt, die ein Signal CASB aus einer "CAS-Puffer-Boden"-Schaltung 142 und ein Signal WEB aus einer "Schreib-Puffer-Boden"-Schaltung 144 empfängt. Hier bezieht sich "Boden" auf den physischen Boden des Chips, der für die vorliegende Erfindung nicht besonders bedeutend ist. Die Schaltung 140 empfängt ferner ein Adressiersignal A0 aus einem A0- Adresspad 147. Die Schaltung 142 empfängt einen Input aus einem -Pad 143. Die Schaltung 144 empfängt einen Inputaus einem Schreibfreigabe- -Pad 145. Der Block 142 erzeugt das Signal CASB, und der Block 144 erzeugt das Signal WEB. Dies sind zwei von vier unterschiedlichen Takten, die als Inputs in den Burst-Refresh-Modus-Eintrittsblock 140 eingesetzt werden. Die Puffer 142 und 144 konvertieren im Wesentlichen ein TTL-Niveau in ein CMOS-Niveau zur internen Verwendung.
• Die Schaltung 140 wird zum Detektieren der Bedingungen für einen Eintritt in den Burst-Refresh-Modus verwendet. Während verschiedene Bedingungen zum Signalisieren eines Eintritts in einen solchen Betriebsmodus, so wie oben bemerkt, herangezogen werden könnten, wird dieser Modus bei der bevorzugten Ausführung gestartet, wenn die Signale am 143-Pad und am Schreibfreigabe-Pad 145 jeweils niedrig sind und das Adressbit A0 am Pad 147 hoch ist, bevor das -Pad 103 (Spannung) abfällt. Wenn dies geschieht, dann bringt die Burst-Refresh-Modus-Eintrittsschaltung 140 ihr Output-Signal BRM INIT in den gültigen (aktiven) Zustand, und das System tritt in den Burst-Refresh-Modus ein. Dieses nun aktive BRM INIT-Signal wird auf die Burst-Refresh-Modus-Logik 134 angewendet.
• Die Schaltung 134 umfasst Zähler zum Bestimmen, wie viele Burst-Refresh-Modus- Zyklen intern am Chip erfolgen. Durch Zählen der richtigen Anzahl an Zyklen (Reihen) kann das System bestimmen, wann der gesamte Speicher refresht worden ist und zu diesem Zeitpunkt aus dem Burst-Refresh-Modus austreten, um somit auf weitere Anweisungen zu warten, oder es könnte bei einer alternativen Ausführung eine weitere Refresh-Sequenz beginnen. Die Schaltung 134 liefert auch das Signal BRMB zur Steuerung der Schaltung 132.
• Die Schaltung 132 ist eine der zwei Schaltungen, die das Ist-Steuersignal AREF erzeugen, das auf den -Puffer 102 angewendet wird. Das Signal AREF steuert das Timing, damit automatisch in aktive Zyklen und automatisch in Vorladungszyklen geht, so wie verlangt. (Bei dieser Schaltung befindet sich das System bei hohem in der Vorladung oder in Bereitschaft und bei niedrigem im aktiven Zustand.) Die Schaltung 132 weiß, ob das System in den Burst-Refresh-Modus eingetreten ist, so wie von den Blocks 140 und 134 bestimmt. Die Schaltung 132 bestimmt auch, ob sie den Zustand des internen -Signals ändern muss, d. h., ob das System von einem Vorladungszyklus in einen aktiven Zyklus oder umgekehrt gehen muss. Eine solche Bestimmung bezieht die Verwendung des Restore-Finish-Signals RF und des Outputs von Schaltung 130 mit ein. Es wird in Erinnerung sein, dass, wenn das Restore-Finish-Signal RF hochgeht, dies bewirkt oder es möglich macht, dass der Block 132 ein Signal an den -Puffer 102 sendet, damit das interne -Signal hochgeht, weil eine Reihe (oder mehrere) refresht worden ist und ein aktiver Zyklus vorbei ist.
• Nun lädt das System für die nächste Reihenauswahl vor. Das Signal wird hochgehen, und das System wird durch eine ähnliche Taktlogik gehen und sich zurücküberlagern, so dass das Signal dann dem System sagen wird, dass der Vorladungszyklus abgeschlossen ist und nun ein weiterer aktiver Zyklus begonnen werden muss. Auf diese Weise legt das System den Vorladungszyklus selbst zeitlich fest.
• Der Block 136 ist ein Auto-Refresh-Block, der heute auf normalen DRAMs bereits existiert, um den so genannten "Batterie-Back-up-Modus" zu steuern. Er ist zur Verwendung in der bevorzugten Ausführung dieser Erfindung adaptiert, aber die Erfindung kann ohne diese spezielle Schaltung in die Praxis umgesetzt werden. Diese Schaltung wird beim Empfangen eines Taktsignals TOG (eines Toggle-Bits) und eines Batterie-Back-up-Modus- Signals BBUM gezeigt, die aus der Batterie-Back-up-Modus-Logik stammen. Der Block 136 wird ausgeschaltet werden, wenn die vorliegende Erfindung eingesetzt wird, aber bei der bevorzugten Ausführung zeigte sich, dass das System praktischerweise dasselbe Auto- Refresh-Taktsignal verwenden könnte, wie es aus der Schaltung 136 erzeugt werden würde.
• Daher sind die bedeutendsten neuen Schaltungsblocks, die in dieser Fig. 2 gezeigt werden, der Burst-Refresh-Modus-Eintrittsblock 140, der Burst-Refresh-Modus-Logikblock 134, der Timing-Signal-Verzögerungsblock 130 und der Auto-Refresh-Burst-Refresh-Block 132.
SCHALTDIAGRAMME
• Fig. 3 zeigt den Schaltkreis für die Burst-Refresh-Modus-Eintrittsschaltung 140. Die Inputs befinden sich links: das AO-Pad 147, ein Schreibfreigabeinput 204 (dieser ist WENPG, was für "write enable, no power gating" ("Schreibfreigabe-, leistungsfreies Gating") steht). Der nächste Input 206 ist in der Mitte. ist der vierte Input 208. Der Output 210 ist ein Burst-Refresh-Modus-Startersignal BRM 11411. So nimmt die Schaltung 140 die vier Inputs auf und detektiert, ob diese Schreib-CAS-A0- vor RAS-Takt- Sequenz erfolgt ist oder nicht, so dass sie weiß, ob sie ein gültiges Signal für den Burst- Refresh-Modus BRM INIT aussenden soll oder nicht. Das A0-Pad 147 ist das Adressbit mit dem niedrigsten Niveau, das vom Benutzer kommt, welches Adressbit ein Stift am Paket ist. Daher ist bei der bevorzugten Ausführung die Schaltung 140 in der Hauptsache ein Detektor, der angeordnet ist, um die richtige Kombination von vier speziellen Input-Signalen, wie auf der linken Seite der Fig. 3 gezeigt, zu detektieren.
• Fig. 4 zeigt die Schaltung 130, die der φSH-Verzögerungsblock ist. Dieser empfängt den Kurzschließtakt φSH am Inputknoten 220 und erzeugt ein verzögertes Signal am Outputknoten 222. Bei der bevorzugten Ausführung wird dies durch Nehmen eines Inputs und Verzögern desselben an der steigenden Flanke von φSH durchgeführt, um eine solche Verzögerung zu erzeugen, dass die fallende Flanke von später auftreten wird, beispielsweise etwa 10 Nanosekunden. Während eine Verzögerung durch Leiten eines Signals durch eine Folge von Invertern erzeugt werden kann, wird bei der bevorzugten Ausführung eine Konstantstromquelle 224 mit einer RC-Verzögerungsschaltung kombiniert. Fig. 4 zeigt einen MOS-Kondensator 225 und den Widerstand 226 innerhalb der Stromquelle 224.
• Ein Teil der Schaltung 130 arbeitet zwecks Detektion, dass die Bitleitungen und die Verriegelungsleitungen begonnen haben, zusammen kurzgeschlossen zu werden, und um genügend Zeit einzuräumen, dass dieser Kurzschließvorgang abgeschlossen wird. Daher wird es bevorzugt, dass eine Schaltung wie diese verwendet wird und sie sich ändernde Bedingungen verfolgen wird. Wenn VCC sehr hoch ist, dauert der Ausgleich der Bitleitungen und der Verriegelungstakte tatsächlich länger, da der Spannungsunterschied, bevor φSH hochgeht, größer ist als bei niedrigem VCC. Dieser Ausgleich dauert auch länger, wenn die Schaltungsbetriebstemperatur steigt. Die Schaltung 130 liefert mit hohem VCC und/oder erhöhter Betriebstemperatur eine längere Verzögerung. Daher wird bei der bevorzugten Ausführung ein Schaltkreis zum Detektieren des Zustands von φSH und anschließenden Bemessen einer Verzögerung bereitgestellt.
• Fig. 5A zeigt den neuen Auto-Refresh-Generatorblock 132. Wenn er sich im Burst- Refresh-Modus befindet, erzeugt dieser Block 132 ein Auto-Refresh-Signal AREF, das für die Zeitpunkte zum Hoch- und Heruntergehen steuern wird. Die Schaltung 132, so wie in Fig. 5A gezeigt, empfängt ihre Input-Signale an einem Knoten 250, an einem Knoten 252, RF an einem Knoten 2S4 und BBUM an einem Knoten 256. Der Output dieser Schaltung ist das Signal AREF an einem Knoten 258. Die Schaltung 132 enthält eine Verriegelungsschaltung 260.
• Es kann bemerkt werden, dass bei einem Eintritt des Systems in den Batterie-Backup-Modus der Auto-Refresh-Schaltkreis des Schaltungsblocks 132 unterbrochen und von der Schaltung entkoppelt wird. Der Batterie-Back-up-Modus ist ein Modus zum Refreshen des DRAMs und unterscheidet sich von der vorliegenden Erfindung zumindest darin, dass der Batterie-Back-up-Modus den Speicher eher mit minimaler Leistung als mit maximaler Geschwindigkeit refresht.
• Falls das System weder im Burst-Refresh-Modus noch im Batterie-Back-up-Modus ist, dann zieht die Schaltung 132 AREF herunter. Das Batterie-Back-up-Modus-Signal BBUM am Knoten 256 gemeinsam mit BRM am Knoten 250 und den Transistoren 262-274 schaltet AREF am Outputknoten 258 aus, wenn es nicht im Batterie-Back-up-Modus oder Burst-Refresh-Modus ist. Falls das System im Burst-Refresh-Modus ist, dann wird die Inputspannung am Knoten 250 niedrig sein. Dies wird es ermöglichen, dass das Signal am Inputknoten 252 als Input in diese Schaltung gesehen wird. Wenn dieser Takt heruntergeht, dann setzt er eine Verriegelung 260 und treibt das AREF-Signal hoch. Dies wird bewirken, dass das in einen aktiven Zyklus eintritt. Wenn der RF-Input am Knoten 254 zündet, dann setzt er das Auto-Refresh-Signal AREF herunter, indem er die Verriegelung 260 setzt. Auf diese Weise erfolgt das Selbst-Timing.
• Wenn das System im Burst-Refresh-Modus ist, wird das Batterie-Back-up-Modus- Signal BBUM niedrig sein. Dieses Signal wird von den Transistoren 266 und 268 umgekehrt, die den Transistor 274 einschalten würden, um AREF niedrig zu sperren. Allerdings kehren die Transistoren 262 und 264 den aktiven niedrigen Input aus dem Knoten 250 um, um somit den Transistor 272 einzuschalten. Dies erdet die Gate-Elektrode des Transistors 274 und ermöglicht ein Aktivwerden von AREF.
• Fig. 5B zeigt eine bevorzugte Ausführung des Schaltungsblocks 136. Wie jeweils in Fig. 2 und Fig. 5B gezeigt, empfängt diese Schaltung das RESET-Signal aus dem RAS- Puffer 102, das Restore-Finished-Signal RF aus der Schaltung 126, den Toggle-Input TOG und das Batterie-Back-up-Modus-Signal BBUM. Die Schaltung 136 kann ein Auto-Refresh- Signal AREF an einem Outputknoten 280 und ein DRESET-Signal erzeugen, das auf den RAS-Puffer 102 angewendet wird. Wenn der DRAM im Batterie-Back-up-Modus ist, wird AREF am Outputknoten 280 ein aktives Signal und schaltet im Einklang mit den Inputs TOG und RF um. Das Input-Signal RESET und das Output-Signal DRESET (verzögerte Rückstellung) werden beim Austreten aus dem Batterie-Back-up-Modus eingesetzt. Es sollte bemerkt werden, dass die Schaltung 136 das BRMB-Signal aus dem Schaltungsblock 134 (Fig. 2, 6A und 6B) nicht empfängt und daher kein AREF-Output-Signal erzeugt, wenn der DRAM in den Burst-Refresh-Modus eintritt. Das AREF-Signal wird vielmehr von der in Fig. 5A gezeigten Schaltung 132 erzeugt, und zwar am Outputknoten 258 davon, wie bereits beschrieben.
• Die Fig. 6A und 6B zeigen die Burst-Refresh-Modus-Logik 134, die das Signal an den Inputknoten 250 in Fig. 5A liefert. Das Burst-Refresh-Modus-Startersignal BRM INIT aus dem Outputknoten 210 in Fig. 3 wird auf den Inputknoten 300 in Fig. 6 angewendet. Wenn dieses Input-Signal aktiv ist, setzt es eine Verriegelung 302. Über die Inverter 304 und 306 wird dies auch das Burst-Refresh-Modus-Schienensignal heruntertreiben, so dass dem Schaltungsblock 132 (Fig. 2) mitgeteilt werden wird, dass das System aktiv im Burst-Refresh-Modus ist. Das Signal wird auch zur Steuerung einer Reihe von Zählern 310-319 verwendet werden. Die Zähler 310-319 sind als die Blocks XC0 bis XC9 markiert, die Symbole sind, die Zählerbits darstellen. Diese werden zum Zählen der Anzahl an erfolgten Burst-Refresh-Modus-Zyklen verwendet, so dass das gesamte Array refresht werden kann.
• Fig. 6B zeigt acht Schaltungsblocks 320-327, die AND-Gates darstellen, die zur Erzeugung von Toggle-Inputs T in die Zähler 3I0-319 verwendet werden. Das Zählerbit C0 ist das am wenigsten bedeutsame Bit, so dass der T-Input in den Zähler 310 zu VCC kurzgeschlossen wird. Dies wird bewirken, dass c0 mit jedem φSCHT-Zyklus den Zustand ändert. C1 ist das nächste Bit und wird bei φCNT-Zyklen den Zustand ändern, wenn c0 hoch ist, so dass c0 für seinen T (Toggle) -Input eingesetzt wird. Das AND-Gate 320 bewirkt, dass t2 hochgeht, wenn C0 und C1 jeweils hoch sind. Dies bewirkt, dass C2 das Bit der nächsten Ordnung ist. Das Gate 322 erzeugt t3, das gültig ist, wenn C2, C1 und C0 jeweils hoch sind (da t2 C0 und C 1 ist). Diese Logik wird bis zu t9 fortgesetzt, das vom AND-Gate 327 erzeugt wird, dem logischen AND sämtlicher c-Bits niedrigerer Ordnung, c0 bis c8.
• Das Signal BRM INIT wird die Zähler 310-319 starten, die zählen werden, wie viele Reihen durch Verwendung von AUTO REF (vgl. Inputknoten 312) als dem Input ausgewählt werden, so dass jedes Mal, wenn AUTO REF hochgeht, es ein anderes Bit in den Zählern umschalten wird. Daher hat das System keinen Takt, der die Zähler antreibt. Es zählt vielmehr die Anzahl an erfolgten Auto-Refresh-Zyklen auf der Grundlage dessen, wie häufig RF und den Zustand ändern.
• Fig. 6A zeigt auch, dass ein Burst-Refresh-Modus-Finish-Signal BRMF als Output 330 aus dem letzten Zähler 319 erzeugt wird. Dieses Signal wird dazu verwendet, einen Transistor 332 einem Gating zu unterziehen. Wenn das letzte Übertragsbit hochgeht, dann wird es den Zustand der Verriegelung 302 ändern und sie ausschalten. Es ist ersichtlich, dass sich bei einem Hochgehen von BRMF der Transistor 332 einschaltet, um einen Knoten 334 herunterzuziehen. Dies wird von den Transistoren 336 und 338 umgekehrt, um einen Knoten 340 hochzutreiben. Dieses hohe Signal wird von den Invertern 304 und 306 zweimal umgekehrt, womit hoch-, d. h. in den inaktiven Zustand getrieben wird.
BETRIEB
• Die Fig. 7 (a) - (s) veranschaulichen eine Timing-Sequenz eines Refresh- und eines Vorladungszyklus unter Verwendung der vorliegenden Erfindung. Signale in den Fig. 1 und 7 mit derselben Funktion werden gleich bezeichnet. Die Fig. 7 (a), (b), (c) und (d) zeigen vier extern angewendete Signale , , A0 und . Wenn das Timing dieser vier Signale wie gezeigt ist, dann wird das Burst-Refresh-Modus-Startersignal BRM INIT (Fig. 7 (e)) aktiv. Die erste steigende Flanke von AREF hält das interne niedrig und entkoppelt das RAS-Pad vom internen '. Dies ermöglicht es dem RAS-Pad, ein "don't care"-Pad zu werden. Fig. 7 (d) zeigt, dass das externe Signal vorzugsweise in einem "don't care"-Zustand ist wenn das Burst-Refresh-Modus-Startersignal BRM INIT aktiviert ist.
• Das Burst-Refresh-Modus-Signal BRM 11411 löst das Signal aus. Wenn heruntergeht, geht das Auto-Refresh-Signal AREF hoch, wie in den Fig. 7 (f) und (g) gezeigt. Das Auto-Refresh-Signal AREF ersetzt das externe Signal (Fig. 1 (d)). Dies erfolgt, um die externe Steuerung des internen Signals zu eliminieren. Das Auto- Refresh-Signal AREF löst das Aktivwerden des internen Signals aus, wie in den Fig. 7 (g) und (h) gezeigt. Das interne Signal löst das Aktivwerden des internen Adressiersignals ADD aus, das das Inaktivwerden des Vorladungstaktsignals φP auslöst, wie in den Fig. 7 (h), (i) und (k) gezeigt.
• Das interne Adressiersignal ADD löst das Aktivwerden des Wortleitungssignals WL aus, wie in den Fig. 7 (i) und (j) gezeigt. Das Wortleitungssignal WL löst das Aktivwerden des Detektiertaktsignals φS aus, wie in den Fig. 7 (f) und (i) gezeigt. Das interne Adressiersignal ADD löst das Inaktivwerden des Kurzschließtaktsignals φSH aus, wie in den Fig. 7 (i) und (1) gezeigt. Das Kurzschließtaktsignal φSH löst das Inaktivwerden des verzögerten Kurzschließsignals DφSH aus, wie in den Fig. 7 (1) und (r) gezeigt.
• Das Detektiertaktsignal φS führt die Verriegelungs-Driver-Signale LN und LP zum aktiven Zustand, wie in den Fig. 7 (n) - (o) gezeigt. Beide Verriegelungssignale LN und LP lösen das Aktivsein des Bitleitungs- und Bitleitungsschienensignals BL/ aus. Das LP- Signal löst das Aktivwerden des Restore-Finish-Signals RF aus, wie in den Fig. 7 (o) und (q) gezeigt. Das Restore-Finish-Signal RF führt das Auto-Refresh-Signal AREF zum inaktiven Zustand, wie in den Fig. 7 (g) und (q) gezeigt.
• Wie in den Fig. 7 (g) und (h) veranschaulicht, löst das inaktive Auto-Refresh- Signal AREF das Inaktivwerden des internen Signals aus. Das inaktive interne Signal löst das Inaktivwerden des internen Adressiersignals ADD und das Aktivwerden des Vorladungstaktsignals φP aus, wie in den Fig. 7 (h), (i) und (k) gezeigt. Wie in den Fig. 7 (j) und (k) veranschaulicht, löst das aktive Vorladungstaktsignal φP die Inaktivität von WL aus. Das WL löst dann die Inaktivität des Detektiertaktsignals φS aus, wie in den Fig. 7 (j) und (in) gezeigt. Das Taktsignal φSH löst die Inaktivität des Restore-Finished- Signals RF aus, wie in den Fig. 7 (1) und (q) gezeigt.
• Das inaktive Wortleitungssignal WL löst auch die Aktivität des Kurzschließtaktsignals φSH aus, wie in den Fig. 7 (j) und (1) gezeigt. Das aktive Kurzschließtaktsignal φSH löst das Inaktivwerden der Verriegelungssignale LN und LP und des Bitleitungs- und Bitleitungsschienensignals BL/LB und das Aktivwerden des verzögerten Kurzschließtaktsignals DφSH aus, wie in den Fig. 7 (1), (n), (o), (p) und (r) gezeigt. Das aktive verzögerte Kurzschließsignal DφSH löst die Aktivität des Auto-Refresh- Signals AREF aus, wie in den Fig. 7 (g) und (r) gezeigt.
• Die vorangehende Beschreibung erläutert einen Burst-Refresh-Modus für eine einzelne Reihe. Kurz gesagt, wenn sich das Auto-Refresh-Signal AREF hin zu einem aktiven Zustand ändert, wird die Reihenadresse geliefert, vorzugsweise von den internen Zählern 310-319 nach Fig. 6A. Auf die Reihe wird zugegriffen, und die Datenwerte auf den Bitleitungen werden abgetastet. Wenn sich das Refresh-Finished-Signal RF hin zu einem inaktiven Zustand ändert, dann hat das Speicherarry den Zugriffsmodus verlassen und befindet sich nunmehr im Wiederherstellungsmodus. Wenn das verzögerte Kurzschließsignal DφSH vorzugsweise in einen aktiven Zustand übergeht, ist die Reihe mit der Vorladung durch. Ferner legt das verzögerte Kurzschließsignal DφSH das nächste Refreshen einer anderen Reihe selbst zeitlich fest, indem es das Auto-Refresh-Signal AREF auslöst, konkret, die Hinterkante von DφSH löst die nächste steigende Flanke von AREF aus, wie in den Fig. 7 (r) und (g) zu sehen. Das erste AREF-Signal wurde von der - Vorderkante bewirkt.
• Die Burst-Refresh-Modus-Zyklen sind schneller als normale Zugriffszyklen, da die Adresse, die zur Auswahl der Reihen, die refresht werden, verwendet wird, aus Refresh- Zählern und nicht von extern gelieferten Signalen stammt. Auf Grund der Position der Refresh-Zähler und der erforderlichen Logik für externe Signale kann dies mehrere Nanosekunden in jedem Zyklus einsparen.
• Das selbst-getimte erfindungsgemäße Merkmal verringert auch die für ein Abschließen des Refreshens im Burst-Refresh-Modus erforderliche Zeit. Dies erlaubt es der Schaltung, so schnell wie möglich zu arbeiten, während der Bedarf an Taktspielräumen ausgeschaltet wird, die erforderlich sind, wenn die Takte über Temperatur- und Spannungsbetriebsbereiche extern geliefert werden. Diese zwei Punkte können rund 15% im Vergleich zu einem herkömmlichen DRAM-Refresh-Zyklus einsparen.
• Um die Refresh-Geschwindigkeit während des erfindungsgemäßen Burst-Refresh- Modus weiter zu erhöhen, kann eine variable Auswahlreihenadressierschaltung implementiert werden. Ein Beispiel für eine solche variable DRAM- Reihenauswahlschaltung ist in der EP-Veröffentlichung 609577 offenbart, die basiert auf der US-Anmeldung Ser. Nr. 08/013,333, eingereicht am 4. Februar 1993 unter dem Titel DRAM VARIABLE ROW SELECT (DRAM-VARIABLE REIHENAUSWAHL), jetzt US-Patent Nr. 5,331,601. Der Einsatz einer solchen Schaltung, so wie sie in obigem US-Patent und obiger EP-Anmeldung offenbart ist, erhöht wirksam die Geschwindigkeit des Refreshens durch Erhöhen der Anzahl an adressierten Reihen. Kurz gesagt, die Schaltung ist so konfiguriert, dass sie ein Adressbit blockieren und ein aktives Adressiersignal an einen Adressendecoder anstelle des blockierten Adressbits liefern kann. Dies wird bewirken, dass mehr Reihen adressiert werden als im Falle, dass dieses Adressbit inaktiv wäre. Eine solche Konfiguration, so wie offenbart, würde die Mindestanzahl an für jedes blockierte Adressbit adressierten Reihen verdoppeln oder mehr als verdoppeln. Daher kann die Anzahl an Reihen effektiv zum Refreshen erhöht werden, und deshalb würde die Zeit zum Refreshen beispielsweise um einen Faktor 2 verringert werden.
• Um 4 Millionen Bits unter Verwendung dieser Anordnung und dieser Technik zu refreshen, würden etwa 100 Nanosekunden pro Reihe erforderlich sein (Auswahl einer Reihe, Wiederherstellung ihrer Daten, Ausschalten der Reihe und Vorladung der Bitleitungen und des Verriegelungsschaltkreises), und dies mal 512 Reihen, d. h. 50 Mikrosekunden. Die typische Format-DRAM-Architektur ist mit 1.024 Reihen konfiguriert. Bei der vorangehenden Berechnung wird angenommen, dass das System zwei auf einmal auswählen würde, und es erfolgen 512 Auswahlvorgänge. Dies führt zu einer Zeitersparnis von etwa 50%. Die zum Refreshen eines dynamischen RAMs unter Verwendung dieser Erfindung erforderliche Gesamtzeit kann dann 85% der 50% sein, wenn sämtliche Geschwindigkeitseinsparungen aus den vorigen 3 Absätzen eingerechnet werden, oder etwa 57% schneller als herkömmliche Refresh-Zyklen. Ferner vereinfacht die vorliegende Erfindung den Schaltkreis des Benutzers oder seinen Betrieb, weil eine Speichersteuerung, die bei einem Speicher mit der vorliegenden Erfindung verwendet wird, den Speicher nicht mit 1.024 CAS vor RAS-Zyklen oder 1.024 Nur-RAS-Refresh-Zyklen beliefern müssen wird. Stattdessen kann die Speichersteuerung einfach den Burst-Refresh-Modus starten und darauf warten, dass die Erfindung den Speicher refresht. Die assoziierte Speichersteuerung muss keine Adresseninputs an den Speicher liefern.

Claims (13)

1. Verfahren zum Refreshen bzw. Auffrischen eines Speichers (100) einer integrierten Schaltung, umfassend die folgenden Schritte:

Detektieren von Bedingungen zum Eintreten in einen Burst-Refresh-Modus, und dann, wenn diese Bedingungen detektiert sind,

Generieren eines Auto-Refresh-Signals (AREF);

internes Erzeugen eines internen Adressiersignals (ADD) und Refreshen einer oder mehrerer Reihen von Speicherzellen (112) auf Basis des internen Adressiersignals (ADD); und

Wiederholen des Sehritts des internen Erzeugens eines internen Adressiersignals (ADD), bis der gesamte Speicher (100) refresht ist;

gekennzeichnet durch folgende Schritte:

internes Detektieren, wann das Refreshen einer oder mehrerer Reihen von Speicherzellen (112) im wesentlichen beendet ist; und

Triggern eines neuen Refresh-Zyklus als Reaktion auf die Detektion der Beendigung eines vorhergehenden Refresh-Zyklus; und

Wiederholen auch der Schritte des internen Detektierens und Triggerns eines neuen Refresh-Zyklus, bis der gesamte Speicher (100) refresht ist.

2. Verfahren nach Anspruch 1, wobei der Schritt des Wiederholens das Indexieren einer Zählung von refreshten Reihen und das Beenden des Burst-Refresh-Modus umfaßt, wenn alle Reihen refresht sind.

3. Verfahren nach Anspruch 2, wobei der Schritt des Indexierens das Zählen, wievielmal das Auto-Refresh-Signal (AREF) erzeugt wird, umfaßt.

4. Verfahren nach Anspruch 1 unter Verwendung einer variablen Reihenselektionsfunktion zum Selektieren von mehr Reihen zum Refreshen als in einem normalen Betriebsmodus des Speichers (100), so daß jeder Zyklus mehr Reihen refresht als normalerweise im Normalmodus refresht werden.

5. Verfahren nach einem vorhergehenden Anspruch, einschließlich dem Detektieren einer Reihe von vorgeschriebenen Bedingungen an einem oder mehreren Eingängen zur Speicherschaltung (100) bei Eintreten in einen Burst-Refresh-Modus.

6. Verfahren nach Anspruch 5, einschließlich dem Detektieren der vorgeschriebenen Bedingungen unter einem Adreßbit, einem Spaltenadreßsignal und einem Schreibfreigabe- Signal.

7. Verfahren nach einem vorhergehenden Anspruch, einschließlich

dem Detektieren der Bedingung eines elektrischen Signals, welches während eines zum Refreshen gehörigen Abtastvorgangs verwendet wird, und

dem Bestimmen, ob das elektrische Signal eine vorbestimmte Bedingung erreicht hat.

8. Verfahren nach Anspruch 7, wobei die Speicherschaltung (100) zum Verriegeln von Leseverstärkern (110) innerhalb des Speichers (100) ein Verriegelungssignal (LP) verwendet, und wobei besagte Bedingung ein Spannungswert des Verriegelungssignals (LP) ist.

9. Verfahren nach Anspruch 8, wobei das Verriegelungssignal (LP) ein Verriegelungssignal zum Aktivieren von p-Kanal-Transistoren in Leseverstärkern (110) der Speicherschaltung (100) ist.

10. Verfahren nach einem vorhergehenden Anspruch, einschließlich dem Zählen der Anzahl an Burst-Refresh-Modus-Zyklen zwecks Refreshens aller Reihen der Speicherschaltung (100).

11. Speicherschaltung (100) mit einer Mehrzahl von in Reihen und Spalten angeordneten Speicherzellen (112), einer Mehrzahl von an die Spalten von Speicherzellen gekoppelten Leseverstärkern (110), einer an die Mehrzahl von Leseverstärkern gekoppelten Leseverstärker-Driver-Schaltung (124), einer zum Empfang eines extern angelegten Steuersignals (/RAS) gekoppelten Steuersignalschaltung (102), einer Refresh- Zählerschaltung (106), einer Mehrzahl von an die Steuersignalschaltung und die Refresh- Zählerschaltung (106) gekoppelten Adressenpuffern (104), einer an die Adressenpuffer (104) und die Reihen von Speicherzellen gekoppelten Reihen-Decodierschaltung (108), und einem Vorladungs- (120) und Taktgeberschaltkreis, welcher zwecks Schaffung eines zur Vorladung des Leseverstärkers (110) verwendeten Vorladungssignals an die Steuersignalschaltung (102) reagierend gekoppelt ist, einer Burst-Refresh-Modus-Steuerschaltung (134, 140), welche zum Empfang von extern angelegten Signalen gekoppelt und zur Bestimmung, ob die Speicherschaltung (100) in einen Burst-Refresh-Modus eintreten sollte, wirksam ist; gekennzeichnet durch

eine Detektorschaltung (126), welche zwecks Schaffung eines Refresh-Finished (RF)-Signals, welches anzeigt, daß ein Refresh-Zyklus im wesentlichen beendet ist, an die Leseverstärker-Driver-Schaltung (124) gekoppelt ist;

eine gezielt betätigbare Burst-Refresh-Modus-Schaltung (132), welche an die Burst- Refresh-Modus-Steuerschaltung (134, 140) reagierend gekoppelt ist,

wobei die Burst-Refresh-Modus-Schaltung (132) an die Steuersignalschaltung (102) gekoppelt und zum Empfang des Refresh-Finished-Signals (RF) von der Detektorschaltung (126) gekoppelt ist,

wobei die Burst-Refresh-Modus-Schaltung (132) zur Durchführung von aufeinanderfolgenden Refresh-Zyklen zum Refreshen von Reihen von Speicherzellen als Reaktion auf aufeinanderfolgende Refresh-Finished-Signale (RF) wirksam ist.

12. Speicherschaltung nach Anspruch 11, wobei die Burst-Refresh-Modus-Schaltung (132) eine Burst-Refresh-Modus-Logikschaltung (134) umfaßt, welche eine Zählfunktion zur Bestimmung vorsieht, wann alle Reihen der Speicherschaltung (100) im Burst-Refresh- Modus refresht sind.

13. Speicherschaltung nach Anspruch 11 oder 12; weiters umfassend eine Verzögerungsschaltung (130), welche zum Empfang eines von der Vorladungsschaltung (120) erzeugten Vorladungstaktgeber-Signals und zur Schaffung eines darauf basierenden verzögerten Taktsignals für die Burst-Refresh-Modus-Schaltung (132) gekoppelt ist.