JPS59140694A - ダイナミツクｒａｍのリフレツシユ方法 - Google Patents
ダイナミツクｒａｍのリフレツシユ方法Info
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- JPS59140694A JPS59140694A JP58015744A JP1574483A JPS59140694A JP S59140694 A JPS59140694 A JP S59140694A JP 58015744 A JP58015744 A JP 58015744A JP 1574483 A JP1574483 A JP 1574483A JP S59140694 A JPS59140694 A JP S59140694A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ１発明の技術分野
本発明は、パーソナルコンピューター等に於けるダイナ
ミックＲＡＭ（Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏ
ｒｙ）のリフレッシュ方法に関し、特に比較的簡単々回
路でダイナミックＲＡＭのリフレッシュ操作を行なうこ
とができ、フロッピーディスク・ドライブ装置の如きリ
アル性の高い高速デバイスをアクセスすることを可能に
したダイナミックＲＡＭのリフレッシュ方法に関する。
ミックＲＡＭ（Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏ
ｒｙ）のリフレッシュ方法に関し、特に比較的簡単々回
路でダイナミックＲＡＭのリフレッシュ操作を行なうこ
とができ、フロッピーディスク・ドライブ装置の如きリ
アル性の高い高速デバイスをアクセスすることを可能に
したダイナミックＲＡＭのリフレッシュ方法に関する。
ｂ、従来技術及びその欠点
近年、半導体製造技術の進歩は目覚しく、ＩＣメモリー
カコンピュータのメインメモリーとして採用され、コス
トの低減と記憶密度のアップといった相反する問題を解
決し、低価格、大容量のＩＣメモリーを市場に供給して
来た。特に、ＭＯＳメモリーは市場ニーズが高＜’、Ｒ
ＯＭ、スタティックＲＡＭ、ダイナミックＲＡＭがある
。このうち特にダイナミックＲＡＭはスタテックＲＡＭ
と比較して、データを保持するためにリフレッシュとい
う操作を定期的（普通は２ｍｓごと）に行う必要があり
、アドレスが与えられてからデータが出力されるまでの
間にコントロール信号の遅延を見込スなくてはならない
という不利を背負っているため、同じアクセスタイムを
持つ素子で比較すると、ダイナミックはスタティックに
比べて、スピード的には不利であるが、高密度、コスト
面、使い易さの点から、高密度記憶（例えば１６にバイ
ト以上）のシステムではダイナミックＲＡＭが有利であ
る。ダイナミックＲＡＭのビット情報は、ビットセルの
キャパシタに電位として貯えられる。
カコンピュータのメインメモリーとして採用され、コス
トの低減と記憶密度のアップといった相反する問題を解
決し、低価格、大容量のＩＣメモリーを市場に供給して
来た。特に、ＭＯＳメモリーは市場ニーズが高＜’、Ｒ
ＯＭ、スタティックＲＡＭ、ダイナミックＲＡＭがある
。このうち特にダイナミックＲＡＭはスタテックＲＡＭ
と比較して、データを保持するためにリフレッシュとい
う操作を定期的（普通は２ｍｓごと）に行う必要があり
、アドレスが与えられてからデータが出力されるまでの
間にコントロール信号の遅延を見込スなくてはならない
という不利を背負っているため、同じアクセスタイムを
持つ素子で比較すると、ダイナミックはスタティックに
比べて、スピード的には不利であるが、高密度、コスト
面、使い易さの点から、高密度記憶（例えば１６にバイ
ト以上）のシステムではダイナミックＲＡＭが有利であ
る。ダイナミックＲＡＭのビット情報は、ビットセルの
キャパシタに電位として貯えられる。
その構成を示すと第１図のようになっている。書込みの
場合には、データが入力に与えられ、スイッチＳ１が閉
じられる。データによって、キャパシタＣはチャージ／
ディスチャージされる。読出しの場合には、スイッチＳ
２が閉じられ、キャパシタＣの電圧が比較器ＣＰのレン
アレンス電圧ｖｒ８ｆと比較されて、その電圧によって
、１かＯが出力側に出力される。データを保持している
モードでは、すべてのスイッチＳ＋ 、Ｓ２ 、Ｓ３
が開いており、データはキャパシタＣに保たれている。
場合には、データが入力に与えられ、スイッチＳ１が閉
じられる。データによって、キャパシタＣはチャージ／
ディスチャージされる。読出しの場合には、スイッチＳ
２が閉じられ、キャパシタＣの電圧が比較器ＣＰのレン
アレンス電圧ｖｒ８ｆと比較されて、その電圧によって
、１かＯが出力側に出力される。データを保持している
モードでは、すべてのスイッチＳ＋ 、Ｓ２ 、Ｓ３
が開いており、データはキャパシタＣに保たれている。
しかしながら、ＭＯＳキャパシタの特性として洩れ抵抗
Ｒがあるため、キャパシタの電荷は、徐々にディスチャ
ージしてゆく。そこで、リフレッシュという操作が、ダ
イナミックＲＡＭには不可欠と々る。それゆえ、ダイナ
ミックＲＡＭのコントローラは、ビットセルに貯えられ
ているデータが保持されるように、必要な頻度（通常２
ｍ ｓ）でリフレッシュ操作を行わなくてはならない。
Ｒがあるため、キャパシタの電荷は、徐々にディスチャ
ージしてゆく。そこで、リフレッシュという操作が、ダ
イナミックＲＡＭには不可欠と々る。それゆえ、ダイナ
ミックＲＡＭのコントローラは、ビットセルに貯えられ
ているデータが保持されるように、必要な頻度（通常２
ｍ ｓ）でリフレッシュ操作を行わなくてはならない。
従来、ダイナミックＲＡＭのリフレッシュ操作としては
、すべての行を成る時間（例えば２ｍ５）内に連続的に
リフレッシュするバースト・モード・リフレッシュ法と
、成る時間々隔で１行ずつ、順次リフレッシュを行うサ
イクル・スチール・リフレッシュ法（又はシングル・サ
イクル・リフレッシュ法）などがある。
、すべての行を成る時間（例えば２ｍ５）内に連続的に
リフレッシュするバースト・モード・リフレッシュ法と
、成る時間々隔で１行ずつ、順次リフレッシュを行うサ
イクル・スチール・リフレッシュ法（又はシングル・サ
イクル・リフレッシュ法）などがある。
し７５為しながら、前者のバースト・モード・リフレッ
シュ方法は、比較的簡単な回路で実現できるが、周期的
にかなシ長時間（数１０μＳ）、ＣＰ［Ｊ：（中央処理
装置）の動作を停止させるため、フロッピーディスクド
ライブ装置の如きリアル性の高い高速デバイスをアクセ
スできない場合があるという問題がある。一方、後者の
サイクル・スチール・リフレッシュ法は、ＣＰＵのバス
サイクルの余剰時間を利用しているだめＣＰＵの動作を
停止させることがなく、実質的にＣＰＵの実行速度を落
すことがないという利点があるが、その為の回路にかな
りの高速性が要求され、タイミングの管理が困難である
などの問題点を有していた。
シュ方法は、比較的簡単な回路で実現できるが、周期的
にかなシ長時間（数１０μＳ）、ＣＰ［Ｊ：（中央処理
装置）の動作を停止させるため、フロッピーディスクド
ライブ装置の如きリアル性の高い高速デバイスをアクセ
スできない場合があるという問題がある。一方、後者の
サイクル・スチール・リフレッシュ法は、ＣＰＵのバス
サイクルの余剰時間を利用しているだめＣＰＵの動作を
停止させることがなく、実質的にＣＰＵの実行速度を落
すことがないという利点があるが、その為の回路にかな
りの高速性が要求され、タイミングの管理が困難である
などの問題点を有していた。
こ＼で、上記２つのリフレッシュ方法の内、特にバース
ト・モード・リフレッシュ法の問題点について図面を参
照して説明する。
ト・モード・リフレッシュ法の問題点について図面を参
照して説明する。
第２′の要部ブロック図及び第３図のそのフローチャー
トは、特にマイクロプロセッサ−を構成するＣＰＵ（中
央処理装置）ヘロードされたダイナミックＲＡＭ（ＤＲ
ＡＭ）のデータ内容をフロッピーディスクコントローラ
（ＦＣＣ）へ連続して送出する場合、ダイナミックＲＡ
ＭからＣＰＵ内ヘロードする時、丁度ダイナミックＲＡ
Ｍのバースト・モード・リフレッシュ操作期間に遭遇す
るとＣＰＵが長時間待機させられ、その結果フロッピー
・ディスク・コントローラー（ＦＤＣ）へのＣＰＵ内へ
ロードしたダイナミックＲＡＭの内容の書込みが規定時
間内に実行できないという不都合があることを示してい
る。図において、ＤＲＡＭはダイナミックＲＡＭ、ＦＤ
Ｃはフロッピー・ディスク・コントローラー、ＦＤＤは
フロッピー・ディスク装置、ＣＰＵは中央処理装置であ
り、一方、各信号として、ＤＲＱはＦＤＣからＣＰＵに
対してデータを要求するデータリクエスト信号、τ万及
び７丁はＣＰＵからＦＤＣに対する読出し及び書込み信
号である。こ＼で、ＣＰＵが実行するフローチャートに
基づきブロック回路の動作を説明すれば、まずステップ
Ｓ１ においてフロッピー・ディスク・コントローラか
らＣＰＵに対してデータ要求があれば（ＤＲＱ−ゝＨ”
）、ステップＳ２へと進み、アドレス指定されたダイナ
ミックＲＡＭ（ＤＲＡＭ）の内容がＣＰＵ内へロードさ
れる。次にＣＰＵ内に一旦ロードされたダイナミックＲ
ＡＭの内容はフロッピーディスクコントローラー（ＦＤ
Ｃ）へ送出され（Ｓ３ ）、これはＣＰＵヘロードした
ＤＲＡＭの内容がすべてＦＤＣへ送出するまで続けられ
る（Ｓ４ ）。上記に於て、フロッピー・ディスク・コ
ントローラー（ＦＤＣ）は一種のマイクロプロセッサ−
で構成することができ、ＦＤＤとして単密フロッピー・
ディスクを用いる場合は、データ・リクエスト信号（Ｄ
ＲＱ）を受けてから、ダイナミックＲＡＭ（ＤＲＡＭ）
の内容を３２マイクロ秒以内にフロッピーディスクコン
トローラーへ送出する必要が生じる。即ち、これは第２
図のフローチャートに於て５ｌ−８３の処理期間に相当
し１．実際には約３０μｓ以内である。このようなプロ
グラムのシステムで、ＣＰＵへ一部ロードされたダイナ
ミックＲＡＭの内容ヲフロッピーディスクコントローラ
ーへ送出スル場合、ダイナミックＲＡＭからＣＰＵヘロ
ートスる際、丁度ダイナミックＲＡＭのバースト・モー
ド・リフレッシュ操作期間に遭遇するとＣＰＵは長時間
待機され、その結果フロッピーディスクコントローラー
への書込みが規定時間内に実行できないという不都合が
ある。これを避けるために、リフレッシュ操作を停止さ
せればよいが、そうすると、ダイナミックＲＡＭのリフ
レッシュ周期（通常２ｍ５）を越えてしまい、ダイナミ
ックＲＡＭの内容が破壊されてしまうという欠点があっ
た。
トは、特にマイクロプロセッサ−を構成するＣＰＵ（中
央処理装置）ヘロードされたダイナミックＲＡＭ（ＤＲ
ＡＭ）のデータ内容をフロッピーディスクコントローラ
（ＦＣＣ）へ連続して送出する場合、ダイナミックＲＡ
ＭからＣＰＵ内ヘロードする時、丁度ダイナミックＲＡ
Ｍのバースト・モード・リフレッシュ操作期間に遭遇す
るとＣＰＵが長時間待機させられ、その結果フロッピー
・ディスク・コントローラー（ＦＤＣ）へのＣＰＵ内へ
ロードしたダイナミックＲＡＭの内容の書込みが規定時
間内に実行できないという不都合があることを示してい
る。図において、ＤＲＡＭはダイナミックＲＡＭ、ＦＤ
Ｃはフロッピー・ディスク・コントローラー、ＦＤＤは
フロッピー・ディスク装置、ＣＰＵは中央処理装置であ
り、一方、各信号として、ＤＲＱはＦＤＣからＣＰＵに
対してデータを要求するデータリクエスト信号、τ万及
び７丁はＣＰＵからＦＤＣに対する読出し及び書込み信
号である。こ＼で、ＣＰＵが実行するフローチャートに
基づきブロック回路の動作を説明すれば、まずステップ
Ｓ１ においてフロッピー・ディスク・コントローラか
らＣＰＵに対してデータ要求があれば（ＤＲＱ−ゝＨ”
）、ステップＳ２へと進み、アドレス指定されたダイナ
ミックＲＡＭ（ＤＲＡＭ）の内容がＣＰＵ内へロードさ
れる。次にＣＰＵ内に一旦ロードされたダイナミックＲ
ＡＭの内容はフロッピーディスクコントローラー（ＦＤ
Ｃ）へ送出され（Ｓ３ ）、これはＣＰＵヘロードした
ＤＲＡＭの内容がすべてＦＤＣへ送出するまで続けられ
る（Ｓ４ ）。上記に於て、フロッピー・ディスク・コ
ントローラー（ＦＤＣ）は一種のマイクロプロセッサ−
で構成することができ、ＦＤＤとして単密フロッピー・
ディスクを用いる場合は、データ・リクエスト信号（Ｄ
ＲＱ）を受けてから、ダイナミックＲＡＭ（ＤＲＡＭ）
の内容を３２マイクロ秒以内にフロッピーディスクコン
トローラーへ送出する必要が生じる。即ち、これは第２
図のフローチャートに於て５ｌ−８３の処理期間に相当
し１．実際には約３０μｓ以内である。このようなプロ
グラムのシステムで、ＣＰＵへ一部ロードされたダイナ
ミックＲＡＭの内容ヲフロッピーディスクコントローラ
ーへ送出スル場合、ダイナミックＲＡＭからＣＰＵヘロ
ートスる際、丁度ダイナミックＲＡＭのバースト・モー
ド・リフレッシュ操作期間に遭遇するとＣＰＵは長時間
待機され、その結果フロッピーディスクコントローラー
への書込みが規定時間内に実行できないという不都合が
ある。これを避けるために、リフレッシュ操作を停止さ
せればよいが、そうすると、ダイナミックＲＡＭのリフ
レッシュ周期（通常２ｍ５）を越えてしまい、ダイナミ
ックＲＡＭの内容が破壊されてしまうという欠点があっ
た。
Ｃ１本発明の目的
本発明の目的は上記従来のダイナミックＲＡＭのリフレ
ッシュ方法による問題点を解決するととであり、特に比
較的簡単な回路でダイナミックＲＡＭのリフレッシュ操
作が行なえ、フロッピー・ディスクの如きリアル性の高
い高速デバイスをアクセスすることが可能な新規なダイ
ナミックＲＡＭのリフレッシュ方法を提供することであ
る。
ッシュ方法による問題点を解決するととであり、特に比
較的簡単な回路でダイナミックＲＡＭのリフレッシュ操
作が行なえ、フロッピー・ディスクの如きリアル性の高
い高速デバイスをアクセスすることが可能な新規なダイ
ナミックＲＡＭのリフレッシュ方法を提供することであ
る。
また、ダイナミックＲＡＭのリフレッシュ機能を有しな
いＣＰＵに於て、フロッピー・ディスクの如き高速デバ
イスをアクセスする場合、リフレッシュ操作１でよるタ
イムアウトを生じることなく、またダイナミックＲＡＭ
を破壊することなく実現できるダイナミックＲＡＭのり
フレッシュ方法を提供することである。
いＣＰＵに於て、フロッピー・ディスクの如き高速デバ
イスをアクセスする場合、リフレッシュ操作１でよるタ
イムアウトを生じることなく、またダイナミックＲＡＭ
を破壊することなく実現できるダイナミックＲＡＭのり
フレッシュ方法を提供することである。
更Ｋｊ＆、フロッピーディスクコントローラーからＣＰ
Ｕに対して要求されるデータリクエスト信号（ＤＲＱ）
をチェックするためにＣＰ Ｕの命令の一つであるＩＮ
命令（Ｉ７．空間（領域）をアクセスする命令）を利用
することである。即ち、第３図のフローチャートにおけ
る数μＳｅｅ期間？ のＳｌステップのループの検出（ＤＲＱ−囁Ｈ／７ｍ）
をＩＮ命令（およびフロッピーディスコントローラへ書
込みするときのＯＵＴ命令）に基づいてダイナミックＲ
ＡＭのリフレッシュを行うことである。このようにすれ
ばダイナミックＲＡＭは破壊することなくフロッピーデ
ィスクコントローラーへの書込みが実行できる。
Ｕに対して要求されるデータリクエスト信号（ＤＲＱ）
をチェックするためにＣＰ Ｕの命令の一つであるＩＮ
命令（Ｉ７．空間（領域）をアクセスする命令）を利用
することである。即ち、第３図のフローチャートにおけ
る数μＳｅｅ期間？ のＳｌステップのループの検出（ＤＲＱ−囁Ｈ／７ｍ）
をＩＮ命令（およびフロッピーディスコントローラへ書
込みするときのＯＵＴ命令）に基づいてダイナミックＲ
ＡＭのリフレッシュを行うことである。このようにすれ
ばダイナミックＲＡＭは破壊することなくフロッピーデ
ィスクコントローラーへの書込みが実行できる。
その他の目的および特徴は以下に図面を参照して説明す
る本発明の一実施例によりさらに明らかにされる。
る本発明の一実施例によりさらに明らかにされる。
ｄ、実施例
第４図は、本発明によるダイナミックＲＡＭのリフレッ
シュ方法を実現するための一実施例のブロック回路図で
ある。
シュ方法を実現するための一実施例のブロック回路図で
ある。
〈回路構成：〉
図において、１は命令を解読し実行するＣＰＵ（中央処
理装置）、２７ダイナミツクＲＡＭ４をリフレッシュ制
御するためのダイナミックＲＡＭコントローラ、３はア
ドレスデコーダー、４は入力された情報をダイナミック
に記憶し、規定の時間内にリフレッシュを必要とするダ
イナミックＲＡＭ（ＤＲＡＭ）、５はフロッピーディス
ク装置をコントロールする一種のマイクログロセソサー
で構成できるフロッピー・ディスク・コントローラー（
ＦＤＣ）、６はデータ転送路をなすマルチプレクサ−（
ＭＵＸ）、７はフロッピー・ディスク装置、８はビット
カウンター（例えば７ビツト）であり、リフレッシュの
ため行アドレスを１つずつ進ませるためのリフレッシュ
アドレス信号（ＲＥＦＡ）を発生するリフレッシュカウ
ンタ、９゜１０はフリップフロップ群などより構成され
るＩ７．ポート、１１はその他のメモリーを表わしてい
る。
理装置）、２７ダイナミツクＲＡＭ４をリフレッシュ制
御するためのダイナミックＲＡＭコントローラ、３はア
ドレスデコーダー、４は入力された情報をダイナミック
に記憶し、規定の時間内にリフレッシュを必要とするダ
イナミックＲＡＭ（ＤＲＡＭ）、５はフロッピーディス
ク装置をコントロールする一種のマイクログロセソサー
で構成できるフロッピー・ディスク・コントローラー（
ＦＤＣ）、６はデータ転送路をなすマルチプレクサ−（
ＭＵＸ）、７はフロッピー・ディスク装置、８はビット
カウンター（例えば７ビツト）であり、リフレッシュの
ため行アドレスを１つずつ進ませるためのリフレッシュ
アドレス信号（ＲＥＦＡ）を発生するリフレッシュカウ
ンタ、９゜１０はフリップフロップ群などより構成され
るＩ７．ポート、１１はその他のメモリーを表わしてい
る。
上記Ｉ、１０ポート１０は、ＦＤＣコントローラ５から
のデータリクエスト（ＤＲＱ）信号によって少なくとも
その一部がセットされ、ＤＲＱ信号がＦＤＣコントロー
ラ５から発生したことをＣＰＵ１からのＩＮ命令（１１
０空間をアクセスする命令）でＩ／、ポート１０の内容
を指定しアドレスバスを介して読み込むものである。つ
まり、ＤＲＱ信号がＨｉｇｈレベルかＬｏｗレベルかを
ＣＰＵからのＩＮ命令で行わせることにより、とのＤＲ
Ｑ信号検出期間（数μ５ｅｃ）内にダイナミックＲＡＭ
のリフレッシュをダイナミックＲＡＭコントローラーの
制御により行うよｐにしている。
のデータリクエスト（ＤＲＱ）信号によって少なくとも
その一部がセットされ、ＤＲＱ信号がＦＤＣコントロー
ラ５から発生したことをＣＰＵ１からのＩＮ命令（１１
０空間をアクセスする命令）でＩ／、ポート１０の内容
を指定しアドレスバスを介して読み込むものである。つ
まり、ＤＲＱ信号がＨｉｇｈレベルかＬｏｗレベルかを
ＣＰＵからのＩＮ命令で行わせることにより、とのＤＲ
Ｑ信号検出期間（数μ５ｅｃ）内にダイナミックＲＡＭ
のリフレッシュをダイナミックＲＡＭコントローラーの
制御により行うよｐにしている。
次に各信号について説明すると次の通りである。
ＣＰＵＡ・・・ＣＰＵから出力されるアドレスバス信号
であり、フロッピー・ディスコ ントローラ５（ＦＤＣ）及び他のメ モリ１１ （Ｍ）もしそは■４空間（領域）のアドレス
選択に共有される。
であり、フロッピー・ディスコ ントローラ５（ＦＤＣ）及び他のメ モリ１１ （Ｍ）もしそは■４空間（領域）のアドレス
選択に共有される。
ＲＤ ・・・ＣＰＵからの読出し信号ＷＴ ・
・・ＣＰＵからの書込み信号ＷＡ Ｉ Ｔ・・・Ｄ、Ｒ
ＡＭＣからＣＰＵへ与えられる待機信号であり、ＣＰＵ
のバスアク セスを引延ばす○ ｌ０７− ・−ＣＰ Ｕが１１０空間（領域）またけ
メそり一空間（領域）のいずれをアク セス選択するかを示す信号。
・・ＣＰＵからの書込み信号ＷＡ Ｉ Ｔ・・・Ｄ、Ｒ
ＡＭＣからＣＰＵへ与えられる待機信号であり、ＣＰＵ
のバスアク セスを引延ばす○ ｌ０７− ・−ＣＰ Ｕが１１０空間（領域）またけ
メそり一空間（領域）のいずれをアク セス選択するかを示す信号。
ＭＤＤＥ・・・ＤＲＡＭＣに対し、バースト・モード・
リフレッシュモードであるか本 発明に係る１１０アドレス選択モード 期間に於けるリフレッシュモードで あるかを指示する信号である。本発 明では、メモリアクセスモードに於 けるダイナミックＲＡＭのリフレッ シュをバースト・モードリフレッシ ュ、一方、ｌ１０（フロッピーディス クドライブなど）アクセスモードに 於けるダイナミックＲＡＭのリフレ ッシュをＩ７．リフレッシュと呼称す る。このＩ７．リフレッシュは広義に 解釈すればサイクル・スチール・リ フレッシュ（或いはシングル・サイ クル・リフレッシュ）の一種という ことができる。ＭＯＤＥ信号は、 工ろボート９から出力され、ＣＰＵ １からの指示によってなされる。こ のＭＯＤＥ信号は、ＣＰＵをコント ロールするためのＲＯＭ又／ｆｉＲＡＭに予めモードを
指示する信号を出力 するためのプログラムとして記憶さ れている。上記Ｉ７．ボートは例えば 複数の７リツプ７０ツブで構成する ことができる。本発明実施例によれ ば、１９斎＝’Ｈ”（ＩＯ空間アクセ ス）及びＭＯＤＥ−翳Ｈ”（１０リフ レツシユモード）の期間にダイナミ ックＲＡＭのリフレッシュが行われ る０ ＡＣＲＥＱ・ＣＰＵがダイナミックＲＡＭのアクセスを
要求していることを示すアク セス要求信号であり、ＣＰＵからア ドレス・デコーダー３を介して出力 される。つまシ、一般のデバイスに 対ｔルＲＯＭチップアドレスに類似 する。
リフレッシュモードであるか本 発明に係る１１０アドレス選択モード 期間に於けるリフレッシュモードで あるかを指示する信号である。本発 明では、メモリアクセスモードに於 けるダイナミックＲＡＭのリフレッ シュをバースト・モードリフレッシ ュ、一方、ｌ１０（フロッピーディス クドライブなど）アクセスモードに 於けるダイナミックＲＡＭのリフレ ッシュをＩ７．リフレッシュと呼称す る。このＩ７．リフレッシュは広義に 解釈すればサイクル・スチール・リ フレッシュ（或いはシングル・サイ クル・リフレッシュ）の一種という ことができる。ＭＯＤＥ信号は、 工ろボート９から出力され、ＣＰＵ １からの指示によってなされる。こ のＭＯＤＥ信号は、ＣＰＵをコント ロールするためのＲＯＭ又／ｆｉＲＡＭに予めモードを
指示する信号を出力 するためのプログラムとして記憶さ れている。上記Ｉ７．ボートは例えば 複数の７リツプ７０ツブで構成する ことができる。本発明実施例によれ ば、１９斎＝’Ｈ”（ＩＯ空間アクセ ス）及びＭＯＤＥ−翳Ｈ”（１０リフ レツシユモード）の期間にダイナミ ックＲＡＭのリフレッシュが行われ る０ ＡＣＲＥＱ・ＣＰＵがダイナミックＲＡＭのアクセスを
要求していることを示すアク セス要求信号であり、ＣＰＵからア ドレス・デコーダー３を介して出力 される。つまシ、一般のデバイスに 対ｔルＲＯＭチップアドレスに類似 する。
ＲＥ’ＦＡ ・カウンタＲＣより出力される信号で、ダ
イナミックＲＡＭのリフレッシュ のため行アドレスを１つずつ進ませ、 ダイナミックＲＡＭのリフレッシュ アドレスとして用いられる。
イナミックＲＡＭのリフレッシュ のため行アドレスを１つずつ進ませ、 ダイナミックＲＡＭのリフレッシュ アドレスとして用いられる。
ＤＲＡＭＡ・・・マルチプレクサ−ＭＵＸから出力され
る信号で、ＣＰＵＡ信号またはＲ ＥＦＡ信号のいずれかに相当する０ ＡＳＷ ・・・ダイナミックＲＡＭＫＣＰＵＡ信号ま
たはＲＥＦＡ信号のいずれの信号 を出力するかを選択切換する信号で ある。
る信号で、ＣＰＵＡ信号またはＲ ＥＦＡ信号のいずれかに相当する０ ＡＳＷ ・・・ダイナミックＲＡＭＫＣＰＵＡ信号ま
たはＲＥＦＡ信号のいずれの信号 を出力するかを選択切換する信号で ある。
πτ下 ・・・行アドレス選択信号である。
ＣＡＳ ・・・列アドレス選択信号である。ＣＡＳは
ＣＰＵＡの上位又は下位８ビツト のアドレス信号のいずれかをＭＵＸ 内で選択切換してダイナミックＲＡ Ｍ−＼供給する役目をもつ。
ＣＰＵＡの上位又は下位８ビツト のアドレス信号のいずれかをＭＵＸ 内で選択切換してダイナミックＲＡ Ｍ−＼供給する役目をもつ。
ＷＲ・・ダイナミックＲＡＭへの書込み信号である。
く動作〉
次に、上記第４図のブロック回路に於て、特ＩＣタイナ
ミックＲＡＭコントローラーの動作を第５図のタイミン
グチャートに基づいて説明される。
ミックＲＡＭコントローラーの動作を第５図のタイミン
グチャートに基づいて説明される。
ＣＰＵＩからアドレスバス信号（ＣＰＵＡ）がアドレス
パスラインに出力されると、このＣＰＩＪＡ信号はマル
チプレクサ−６を介してダイナミックＲＡＭ４をアクセ
スすると同時に、アドレスデコーダ（ＡＤＤ）３に加え
られ、ＡＤＤ３からのアクセス要求信号ＡＣＲＱがダイ
ナミックＲＡＭコントローラ２をアクセスする（ａ点）
。この時点で１αｉ ＝ ＳＳ Ｌ”（メモリ空間アク
セスモード）である為、ＤＲＡＭコントローラー２はＡ
ＳＷ信号（ＣＰＵＡ信号とＲＥＦＡ信号との切換え）を
出力し、ＡＳＷ信号によ＃）ＣＰＵＡ信号を書込み（Ｗ
Ｔ）又は読出しくＲＤ）信号に基づいてダイナミックＲ
ＡＭ４へ書込み又は読出しする。タイムチャートはＤＲ
ＡＭの読出しを示す。ＤＲＡＭの読出期間において、列
アドレス選択信号ＣＡＳは期間の前半部がＨｉ ｇｈレ
ベルである為、ＣＡＳ信号はＤＲＡＭコントローラ２か
ら出力されず、ＣＰＵからのアドレス信号ＣＰＵＡの上
位８ビツト（１で示す。）がＤＲＡＭ４に与えられ読出
され濠。期間の後半でけＣＡＳ＝”ｌＬ／’ となシ
、ＤＲＡＭコントローラー２からＣＡＳ信号が出力（ｂ
点）され、アドレスバス信号ＣＰＵＡの下位８ピツト（
２で示す）がＤＲＡＭ４へ与えられて読み出される。こ
のときＤＲＡＭコントローラ２からＣＰＵ１へＨ１ｇｈ
レベルのｗＡ工Ｔ信号が与えられ、ＣＰＵの動作は停止
するととはない。ＣＰＵは一定時間経過後、読出し又は
書込み信号（ＲＤ又はＷＴ）をインアクティブにするの
でＤＲＡＭ−１７トロー２２もＣＡＳ、ＲＡＳ、ＷＲの
各信号をインアクティブにしてバスサイクルヲ終了する
（０点）。以上のようにしてＤＲＡＭの読出しが行なわ
れる。
パスラインに出力されると、このＣＰＩＪＡ信号はマル
チプレクサ−６を介してダイナミックＲＡＭ４をアクセ
スすると同時に、アドレスデコーダ（ＡＤＤ）３に加え
られ、ＡＤＤ３からのアクセス要求信号ＡＣＲＱがダイ
ナミックＲＡＭコントローラ２をアクセスする（ａ点）
。この時点で１αｉ ＝ ＳＳ Ｌ”（メモリ空間アク
セスモード）である為、ＤＲＡＭコントローラー２はＡ
ＳＷ信号（ＣＰＵＡ信号とＲＥＦＡ信号との切換え）を
出力し、ＡＳＷ信号によ＃）ＣＰＵＡ信号を書込み（Ｗ
Ｔ）又は読出しくＲＤ）信号に基づいてダイナミックＲ
ＡＭ４へ書込み又は読出しする。タイムチャートはＤＲ
ＡＭの読出しを示す。ＤＲＡＭの読出期間において、列
アドレス選択信号ＣＡＳは期間の前半部がＨｉ ｇｈレ
ベルである為、ＣＡＳ信号はＤＲＡＭコントローラ２か
ら出力されず、ＣＰＵからのアドレス信号ＣＰＵＡの上
位８ビツト（１で示す。）がＤＲＡＭ４に与えられ読出
され濠。期間の後半でけＣＡＳ＝”ｌＬ／’ となシ
、ＤＲＡＭコントローラー２からＣＡＳ信号が出力（ｂ
点）され、アドレスバス信号ＣＰＵＡの下位８ピツト（
２で示す）がＤＲＡＭ４へ与えられて読み出される。こ
のときＤＲＡＭコントローラ２からＣＰＵ１へＨ１ｇｈ
レベルのｗＡ工Ｔ信号が与えられ、ＣＰＵの動作は停止
するととはない。ＣＰＵは一定時間経過後、読出し又は
書込み信号（ＲＤ又はＷＴ）をインアクティブにするの
でＤＲＡＭ−１７トロー２２もＣＡＳ、ＲＡＳ、ＷＲの
各信号をインアクティブにしてバスサイクルヲ終了する
（０点）。以上のようにしてＤＲＡＭの読出しが行なわ
れる。
一方、ＣＰＵが他のメモリー１１やＩ１０ポート等のデ
バイスをアクセスする時は、ＡＣＲＥＱ（アクセス要求
）信号は出力されない（即ちＡＣＲＥＱ−ＩＬ“）ので
、従って、ＤＲＡＭコントローラ５からＣＡＳ、ＲＡＳ
信号は出方されない。
バイスをアクセスする時は、ＡＣＲＥＱ（アクセス要求
）信号は出力されない（即ちＡＣＲＥＱ−ＩＬ“）ので
、従って、ＤＲＡＭコントローラ５からＣＡＳ、ＲＡＳ
信号は出方されない。
それゆえ、ダイナミックＲＡＭ４のアドレス信号（ＤＲ
ＡＭＡ）は不定でよ込（３で示す）。
ＡＭＡ）は不定でよ込（３で示す）。
バースト・モード・リフレッシュ操作
ＣＰＵがダイナミックＲＡＭをアクセスしようとした際
、既にバースト・モード・リフレッシュサイクルに遭遇
すると（ｄ点）、ダイナミックＲＡＭコントローラ２か
らＣＰＵＩへ待機信号（Ｗｐ、 Ｉ Ｔ ＝ ＳＳ Ｌ
／７ ）が発生し、待機信号が解除される迄バスサイ
クルを遅延させる。即ち、ＤＲＡＭコントローラ２はＤ
ＲＡＭ４の１２８行におけるリフレッシュ操作を実行し
くｅの期間）、終了すると再度本来のバスサイクルを開
始する（ｆ点）。
、既にバースト・モード・リフレッシュサイクルに遭遇
すると（ｄ点）、ダイナミックＲＡＭコントローラ２か
らＣＰＵＩへ待機信号（Ｗｐ、 Ｉ Ｔ ＝ ＳＳ Ｌ
／７ ）が発生し、待機信号が解除される迄バスサイ
クルを遅延させる。即ち、ＤＲＡＭコントローラ２はＤ
ＲＡＭ４の１２８行におけるリフレッシュ操作を実行し
くｅの期間）、終了すると再度本来のバスサイクルを開
始する（ｆ点）。
その時点で待機信号ＷＡ Ｉ Ｔはインアクティブとな
りｇ点においてＣＰＵａバスサイクルを終了する ＦＤＣコントローラ５がデータ要求信号ＤＲＱを発生す
ると１４ボート１０のフリップフロップ群の一部はセッ
トされ、ＣＰＵは例えばＩＮ命令（Ｉ７．空間をアクセ
スする命令）に基づき、■４ボート１０の内容をパスラ
インを介して取込む。
りｇ点においてＣＰＵａバスサイクルを終了する ＦＤＣコントローラ５がデータ要求信号ＤＲＱを発生す
ると１４ボート１０のフリップフロップ群の一部はセッ
トされ、ＣＰＵは例えばＩＮ命令（Ｉ７．空間をアクセ
スする命令）に基づき、■４ボート１０の内容をパスラ
インを介して取込む。
ＣＰＵ１ｄＤＲＱ命令がＨｉ ｇｈレベルかＬｏｗレベ
ルかのチェックを行ｔ、−ｓ（第３図のｔループ）、ｂ
点でＣＰＵがＩ７．空間アクセスモードを指定（ＩＯ７
，−ｓｓ Ｈｔｔ ）すると、以後■宿デバイス空間を
アクセスしこの期間のバスサイクルでダイナミックＲＡ
Ｍのリフレッシュを１行ずつ実行するモードとなる。１
点で再度１，１０空間をアクセスすると、このとき既に
■４リフレッシュモード（■４空間アクセスモード時に
おけるリフレッシュ）となっている為、ＤＲＡＭ４にリ
フレッシュ用カウンター８からリフレッシュ信号ＲＥＦ
Ａが、ＤＲＡＭコントローラー２からＲＡＳ信号が出力
される。ＲＣカウンター８から出力されるＲＥＦＡ信号
の内容は上記したｅ期間で１２８回リフレッシュした後
の次の値である。つまりＩ１０リフレッシュでは列アド
レスアクセス選択信号（ＣＡＳ）は出力されないので、
ダイナミックＲＡＭ４のデータ端子はオーブンとなって
おり、従って、ＣＰＵのデータバスに乗るデータとの衝
突は発生しない。
ルかのチェックを行ｔ、−ｓ（第３図のｔループ）、ｂ
点でＣＰＵがＩ７．空間アクセスモードを指定（ＩＯ７
，−ｓｓ Ｈｔｔ ）すると、以後■宿デバイス空間を
アクセスしこの期間のバスサイクルでダイナミックＲＡ
Ｍのリフレッシュを１行ずつ実行するモードとなる。１
点で再度１，１０空間をアクセスすると、このとき既に
■４リフレッシュモード（■４空間アクセスモード時に
おけるリフレッシュ）となっている為、ＤＲＡＭ４にリ
フレッシュ用カウンター８からリフレッシュ信号ＲＥＦ
Ａが、ＤＲＡＭコントローラー２からＲＡＳ信号が出力
される。ＲＣカウンター８から出力されるＲＥＦＡ信号
の内容は上記したｅ期間で１２８回リフレッシュした後
の次の値である。つまりＩ１０リフレッシュでは列アド
レスアクセス選択信号（ＣＡＳ）は出力されないので、
ダイナミックＲＡＭ４のデータ端子はオーブンとなって
おり、従って、ＣＰＵのデータバスに乗るデータとの衝
突は発生しない。
図はＩＯリフレッシュを１行のみ行った列を示しており
、ＩＯ中空間読出すことによってＩＯリフレッシュを１
行のみ行なった後、他のメモリーの読出しを行い、更に
ダイナミックＲＡＭの読出しが行なわれる。このように
■０リフレッシュは、ＣＰＵがデータリクエスト信号（
ＤＲＱ’Ｉをチェックするループ（第３図のループｔ）
はせいぜい数マイクロ秒（ｕｓｅｃ）の時間しか要せず
、しかも少なくともＤＲＱ信号をチェックするためにＣ
・Ｉ ＰＵばＩＮ命令、すなわちＣＰＵか４空間（領域）をア
クセスする命令を実行する。従って、このＣＰＵのＩＮ
命令又はフロッピーディスクコントローラーへ書込むと
きのＯＵＴ命令の実行に伴ってダイナ５ツクＲＡＭのリ
フレッシュを行えば、ダイナミックＲＡＭは破壊されな
いということになる。上記実施例では、■の期間中、待
機信号ＷＡＩＴがアクティブ（ＷＡＩＴ＝’Ｈ〃）と寿
っているが、この時ＣＰＵがＤＲＡＭをアクセスせず他
のメモリーを使用しているならばＷＡＩＴ信号は発生し
ないのでＣＰＵけ■の期間中でもリフレッシュモードを
切換えることができる。このときＤＲＡＭコントローラ
２はバーストモートリフレッシュを停止し、直にＩ７．
リフレッシュ・モードに入ることができる。
、ＩＯ中空間読出すことによってＩＯリフレッシュを１
行のみ行なった後、他のメモリーの読出しを行い、更に
ダイナミックＲＡＭの読出しが行なわれる。このように
■０リフレッシュは、ＣＰＵがデータリクエスト信号（
ＤＲＱ’Ｉをチェックするループ（第３図のループｔ）
はせいぜい数マイクロ秒（ｕｓｅｃ）の時間しか要せず
、しかも少なくともＤＲＱ信号をチェックするためにＣ
・Ｉ ＰＵばＩＮ命令、すなわちＣＰＵか４空間（領域）をア
クセスする命令を実行する。従って、このＣＰＵのＩＮ
命令又はフロッピーディスクコントローラーへ書込むと
きのＯＵＴ命令の実行に伴ってダイナ５ツクＲＡＭのリ
フレッシュを行えば、ダイナミックＲＡＭは破壊されな
いということになる。上記実施例では、■の期間中、待
機信号ＷＡＩＴがアクティブ（ＷＡＩＴ＝’Ｈ〃）と寿
っているが、この時ＣＰＵがＤＲＡＭをアクセスせず他
のメモリーを使用しているならばＷＡＩＴ信号は発生し
ないのでＣＰＵけ■の期間中でもリフレッシュモードを
切換えることができる。このときＤＲＡＭコントローラ
２はバーストモートリフレッシュを停止し、直にＩ７．
リフレッシュ・モードに入ることができる。
ｅ、効果
以上説明したように本発明の夕°イナミックＲＡＭのリ
フレッシュ方法によれば、フロッピーディスク・ドライ
ブ装置の如きリアル性の高い高送デバイスをアクセスす
る場合、比較的簡単な回路で、リフレッシュによるタイ
ムアウトを生じることなく、シかもダイナミックＲＡＭ
の情報を破壊することなぐりンレソシュ操作が行なえる
。
フレッシュ方法によれば、フロッピーディスク・ドライ
ブ装置の如きリアル性の高い高送デバイスをアクセスす
る場合、比較的簡単な回路で、リフレッシュによるタイ
ムアウトを生じることなく、シかもダイナミックＲＡＭ
の情報を破壊することなぐりンレソシュ操作が行なえる
。
第１図はダイナミックＲＡＭのビットセルの構成を示す
図、第２図は従来のダイナミックＲＡＭにおけるバース
ト・モード・リフレッシュ方法を説明するだめのブロッ
ク回路図、第３図は同ブロック回路の動作を説明するだ
めのフローチャート、第４図は本発明によるダイナミッ
クＲＡＭのリフレッシュ方法を実現するだめの一実施例
のブロック回路図、第５図は第４図のブロック回路、特
にＤＲＡＭコントローラーの動作説明に供するタイミ゛
°ンダチャートであるＯ ｔＣＰ
Ｕ：中央処理装置、ＤＲＡＭ：ダイナミック・ランダム
・アクセス・メモリー、ＤＲＡＭＣ：ダイナミックＲＡ
Ｍコントローラー、Ｆ’ＤＤニア０ソピー・ディスク・
ドライブ装置、ＦＤＣ：フロ′ソピーディスクドライブ
コントローラー、ＭＵＸ°マルチプレクサ−１ＲＣ：リ
フレッシュカウンター 代理人 弁理士 福 士 愛 音（他２名）ｒ’−−−
−−−−−−−〜 −１ ＳＴＡＲＴ ＮＤ 第３図
図、第２図は従来のダイナミックＲＡＭにおけるバース
ト・モード・リフレッシュ方法を説明するだめのブロッ
ク回路図、第３図は同ブロック回路の動作を説明するだ
めのフローチャート、第４図は本発明によるダイナミッ
クＲＡＭのリフレッシュ方法を実現するだめの一実施例
のブロック回路図、第５図は第４図のブロック回路、特
にＤＲＡＭコントローラーの動作説明に供するタイミ゛
°ンダチャートであるＯ ｔＣＰ
Ｕ：中央処理装置、ＤＲＡＭ：ダイナミック・ランダム
・アクセス・メモリー、ＤＲＡＭＣ：ダイナミックＲＡ
Ｍコントローラー、Ｆ’ＤＤニア０ソピー・ディスク・
ドライブ装置、ＦＤＣ：フロ′ソピーディスクドライブ
コントローラー、ＭＵＸ°マルチプレクサ−１ＲＣ：リ
フレッシュカウンター 代理人 弁理士 福 士 愛 音（他２名）ｒ’−−−
−−−−−−−〜 −１ ＳＴＡＲＴ ＮＤ 第３図
Claims (1)
- ｒｌ） 中央処理装置（ＣＰＵ）と、ダイナミックＲ
ＡＭと、入・出力装置（１１０）とを具備するマイクロ
プロセッサシステムにおいて、前記ＣＰＵが前記Ｉ７．
アドレスをアクセスする期間内に前記ダイナミックＲＡ
Ｍのリフレッシュを行うようにしたことを特徴とするダ
イナミックＲＡＭのリフレッシュ方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015744A JPS59140694A (ja) | 1983-01-31 | 1983-01-31 | ダイナミツクｒａｍのリフレツシユ方法 |
| US06/480,374 US4706221A (en) | 1983-01-31 | 1983-03-30 | Refreshing of dynamic RAM |
| DE3311948A DE3311948A1 (de) | 1983-01-31 | 1983-03-31 | Auffrischvorrichtung fuer dynamische rams |
| GB08308982A GB2135086B (en) | 1983-01-31 | 1983-03-31 | Dynamic memory refreshing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015744A JPS59140694A (ja) | 1983-01-31 | 1983-01-31 | ダイナミツクｒａｍのリフレツシユ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59140694A true JPS59140694A (ja) | 1984-08-13 |
| JPH0312395B2 JPH0312395B2 (ja) | 1991-02-20 |
Family
ID=11897267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58015744A Granted JPS59140694A (ja) | 1983-01-31 | 1983-01-31 | ダイナミツクｒａｍのリフレツシユ方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4706221A (ja) |
| JP (1) | JPS59140694A (ja) |
| DE (1) | DE3311948A1 (ja) |
| GB (1) | GB2135086B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190390A (ja) * | 1984-10-05 | 1986-05-08 | Sharp Corp | 制御装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884234A (en) * | 1987-06-29 | 1989-11-28 | Ncr Corporation | Dynamic RAM refresh circuit with DMA access |
| JPH01124195A (ja) * | 1987-11-09 | 1989-05-17 | Sharp Corp | セルフリフレッシュ方式 |
| US5134699A (en) * | 1988-06-24 | 1992-07-28 | Advanced Micro Devices, Inc. | Programmable burst data transfer apparatus and technique |
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| US4989180A (en) * | 1989-03-10 | 1991-01-29 | Board Of Regents, The University Of Texas System | Dynamic memory with logic-in-refresh |
| US5777608A (en) * | 1989-03-10 | 1998-07-07 | Board Of Regents, The University Of Texas System | Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories |
| JPH02260195A (ja) * | 1989-03-30 | 1990-10-22 | Mitsubishi Electric Corp | リフレッシュコントロール回路 |
| JPH04229487A (ja) * | 1990-06-19 | 1992-08-18 | Dell Usa Corp | ダイナミックｒａｍを含むメモリサブシステムのリフレッシュ動作制御システムを有するディジタルコンピュータ及びリフレッシュ動作制御方法 |
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| US5208779A (en) * | 1991-04-15 | 1993-05-04 | Micron Technology, Inc. | Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs |
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| JP2658958B2 (ja) * | 1995-03-31 | 1997-09-30 | 日本電気株式会社 | Ｄｍａコントローラ |
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| GB2579120B (en) * | 2018-11-20 | 2021-05-26 | Cirrus Logic Int Semiconductor Ltd | Inference system |
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Family Cites Families (9)
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-
1983
- 1983-01-31 JP JP58015744A patent/JPS59140694A/ja active Granted
- 1983-03-30 US US06/480,374 patent/US4706221A/en not_active Expired - Lifetime
- 1983-03-31 GB GB08308982A patent/GB2135086B/en not_active Expired
- 1983-03-31 DE DE3311948A patent/DE3311948A1/de active Granted
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3311948C2 (ja) | 1990-04-12 |
| DE3311948A1 (de) | 1984-08-02 |
| JPH0312395B2 (ja) | 1991-02-20 |
| GB2135086A (en) | 1984-08-22 |
| US4706221A (en) | 1987-11-10 |
| GB2135086B (en) | 1987-06-03 |
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