DE69637314T2 - Eingangspufferschaltkreis, der mit einem hochfrequenten Taktsignal zurechtkommt - Google Patents

Eingangspufferschaltkreis, der mit einem hochfrequenten Taktsignal zurechtkommt Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen Eingangsschaltungen von Halbleitervorrichtungen und, im Besonderen, eine Eingangsschaltung einer Halbleiterschaltung, die mit hoher Geschwindigkeit unter Verwendung einer hohen Signalfrequenz arbeitet.
  • 2. Beschreibung der verwandten Technik
  • 1 ist ein Schaltungsdiagramm, das ein Beispiel für einen Eingangspuffer der verwandten Technik zeigt, der in Halbleitervorrichtungen verwendet wird. Für diesen Eingangspuffer kommt ein Stromspiegelverstärker zum Einsatz, der P-Typ-FETs (Feldeffekttransistoren) 1 und 2 und N-Typ-FETs 3 bis 5 enthält. Der Eingangspuffer enthält ferner Inverter 6 bis 8, die an einem Punkt A, der auf der Seite des Drains vom N-Typ-FET 3 vorgesehen ist, seriell verbunden sind. Die Inverter 6 bis 8 dienen als Treiberpuffer für einen Ausgangsknoten Out. Der Stromspiegelverstärker wird in Abhängigkeit von einer Spannung, die auf einen Energieknoten POWER-on angewendet wird, ein- oder ausgeschaltet.
  • Ein Taktsignal CLK, das an einem Eingangsknoten CLK-in eingegeben wird, wird mit der Referenzspannung Vref verglichen, die auf einen Referenzspannungsknoten angewendet wird. Wenn eine Spannung des Taktsignals CLK höher als die Referenzspannung Vref ist, erreicht eine Spannung am Punkt A den L-Pegel. Die Inverter 6 bis 8 invertieren das Signal am Punkt A, um am Ausgangsknoten Out ein H-Signal zu erzeugen. Wenn das Taktsignal CLK eine niedrigere Spannung als die Referenzspannung Vref hat, erscheint eine H-Spannung am Knoten A. Diese H-Spannung wird durch die Inverter 6 bis 8 invertiert, um am Ausgangsknoten Out ein L-Signal zu erzeugen.
  • 2 ist ein Zeitdiagramm, das Beziehungen zwischen dem Taktsignal CLK, der Spannung am Punkt A und der Referenzspannung Vref während der Operation des Eingangspuffers zeigt.
  • Der Eingangspuffer von 1 hat ein Problem insofern, als eine Erhöhung der Taktfrequenz oder eine Verringerung von Toleranzen des elektrischen Stroms zu einer Fehlfunktion des Eingangspuffers führen kann. Wie in 2 gezeigt, behält eine Gate-Spannung (Taktsignal CLK) vom N-Typ-FET 3 eine Phase bei, die zu jener der Drain-Spannung (Spannung am Punkt A) vom N-Typ-FET 3 im Wesentlichen entgegengesetzt ist, so dass eine Signalverschlechterung am Punkt A aufgrund der parasitären Kapazität zwischen Gate und Drain zutage tritt, wenn das Taktsignal CLK seine Frequenz erhöht.
  • 3 ist ein Zeitdiagramm, das diese Signalverschlechterung zeigt. Bei dem Beispiel von 3 zeigt sich diese Signalverschlechterung am Punkt A nur als Verringerung der Toleranzen des elektrischen Stroms. Durch eine weitere Erhöhung der Frequenz des Taktsignals CLK wird das Signal am Punkt A jedoch in dem Maße weiter verschlechtert, dass das Signal vom Rauschen nicht mehr unterschieden werden kann. Selbst wenn nur eine Verringerung der Toleranzen des elektrischen Stroms vorhanden ist, wie in 3 gezeigt, kann der Inverter 6, der das Signal vom Punkt A als Eingabe verwendet, möglicherweise nicht die erwarteten Resultate hervorbringen.
  • Daher wird eine Eingangspufferschaltung benötigt, die eine Hochfrequenztakteingabe bewältigen kann. Solch eine Eingangspufferschaltung macht es möglich, Systeme mit ver schiedenartigen Konfigurationen zu bilden, die zuvor nicht möglich waren.
  • Daher besteht auf dem Gebiet ferner Bedarf an verschiedenartigen Systemkonfigurationen, die die Verwendung eines Hochfrequenztaktsignals bewältigen können.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Daher ist es eine allgemeine Aufgabe der vorliegenden Erfindung, eine Eingangspufferschaltung und Systemkonfigurationen vorzusehen, die dem oben beschriebenen Bedarf gerecht werden können.
  • Ein anderes und spezifischeres Ziel der vorliegenden Erfindung ist das Vorsehen einer Eingangspufferschaltung, die eine Hochfrequenztakteingabe bewältigen kann.
  • Um die obigen Ziele gemäß der vorliegenden Erfindung zu erreichen, ist eine Eingangspufferschaltung vorgesehen, die dadurch gekennzeichnet ist, dass sie umfasst:
    einen ersten Verstärker, der so angeordnet ist, dass er ein Eingangssignal empfängt und durch Erfassen einer ansteigenden Kante des Eingangssignals eine erste Veränderung eines Ausgangssignals veranlasst;
    einen zweiten Verstärker, der so angeordnet ist, dass er das Eingangssignal empfängt und durch Erfassen einer abfallenden Kante des Eingangssignals eine zweite Veränderung des Ausgangssignals veranlasst;
    einen Rückführpfad, der das Ausgangssignal als Rückführsignal an den ersten Verstärker und den zweiten Verstärker zurückleitet,
    wobei der zweite Verstärker so konfiguriert ist, dass er als Reaktion auf das nach der zweiten Veränderung empfangene Rückführsignal das Ausgangssignal über eine hohe Impe danz so mit einem ersten Pegel koppelt, dass ein Timing der ersten Veränderung nur von dem ersten Verstärker abhängt, und der erste Verstärker so konfiguriert ist, dass er als Reaktion auf das nach der ersten Veränderung empfangene Rückführsignal das Ausgangssignal über eine hohe Impedanz so mit einem zweiten Pegel koppelt, dass ein Timing der zweiten Veränderung nur von dem zweiten Verstärker abhängt.
  • Die oben beschriebene Vorrichtung verwendet den ersten Verstärker, der zum Detektieren der ansteigenden Kante des Eingangssignals bestimmt ist, und verwendet den zweiten Verstärker, der zum Detektieren der abfallenden Kante des Eingangssignals bestimmt ist, wobei das Rückführsignal den ersten Verstärker und den zweiten Verstärker so steuert, dass die Zeitlage der Kantendetektion nur von einer Operation von einem der Verstärker abhängt, der gegenwärtig eine Kante detektiert. Da der dedizierte erste Verstärker und der dedizierte zweite Verstärker Kanten ohne gegenseitige Interferenz detektieren können, kann eine akkurate Detektion der ansteigenden Kanten und der abfallenden Kanten auch dann erreicht werden, wenn ein Hochfrequenzsignal als Eingangssignal verwendet wird.
  • Noch ein anderes Ziel der vorliegenden Erfindung ist das Vorsehen von verschiedenartigen Systemkonfigurationen, die die Verwendung eines Hochfrequenztaktsignals bewältigen können.
  • Um das obige Ziel gemäß der vorliegenden Erfindung zu erreichen, enthält eine integrierte Schaltungsvorrichtung, die ein erstes Eingangssignal empfängt, einen ersten Verstärker, der eine erste Veränderung eines Detektionssignals durch Detektieren einer ansteigenden Kante des ersten Eingangssignals veranlasst, einen zweiten Verstärker, der eine zweite Veränderung des Detektionssignals durch Detektieren einer abfallenden Kante des ersten Eingangssignals veranlasst, einen Rückführpfad, der das Detektionssignal als Rückführsignal zu dem ersten Verstärker und dem zweiten Verstärker zurückführt, welches Rückführsignal den zweiten Verstärker so steuert, dass eine Zeitlage der ersten Veränderung nur von dem ersten Verstärker abhängt, und den ersten Verstärker so steuert, dass eine Zeitlage der zweiten Veränderung nur von dem zweiten Verstärker abhängt, und eine Schaltung, die synchron mit Veränderungen des Detektionssignals entsprechend der ersten Veränderung und der zweiten Veränderung arbeitet.
  • Die oben beschriebene integrierte Schaltungsvorrichtung kann sowohl die ansteigenden Kanten als auch die abfallenden Kanten eines Taktsignals (des ersten Eingangssignals) zum Bewirken der Synchronisation der Schaltung verwenden, so dass eine maximale Operationsfrequenz der Schaltung der Frequenz des Taktsignals gleich sein kann. Durch solch eine Konfiguration wird eine Hochgeschwindigkeitsoperation der integrierten Schaltungsvorrichtung erreicht.
  • Um das obengenannte Ziel gemäß der vorliegenden Erfindung zu erreichen, enthält eine integrierte Schaltungsvorrichtung eine erste Takteingangsschaltung, die ein erstes Taktsignal empfängt, eine erste Dateneingangsschaltung, die ein erstes Datensignal synchron mit dem ersten Taktsignal empfängt, eine zweite Takteingangsschaltung, die ein zweites Taktsignal empfängt, eine zweite Dateneingangsschaltung, die ein zweites Datensignal synchron mit dem zweiten Taktsignal empfängt, und eine Steuerschaltung, die eine Zeitlage steuert, um den Empfang des zweiten Datensignals auf der Basis einer Zeitlage zum Starten des Empfangs des ersten Datensignals zu starten.
  • Wenn die oben beschriebene integrierte Schaltungsvorrichtung verwendet wird, kann das erste Taktsignal zum Eingeben von Adress-/Befehlssignalen verwendet werden; und es wird separat von dem zweiten Taktsignal vorgesehen, das zum Eingeben/Ausgeben von Datensignalen verwendet werden kann. Da das zweite Taktsignal zur ausschließlichen Verwendung zur Dateneingabe/-ausgabe vorgesehen ist, muss das erste Taktsignal mit den Datensignalen nicht synchron sein. Ferner wird die Steuerung der Zeitlage zum Starten des Empfangs des zweiten Datensignals auf der Basis der Zeitlage zum Starten des Empfangs des ersten Datensignals bestimmt, so dass die Zeitlagensteuerung zwischen den zwei Systemen, die mit den zwei separaten Taktsignalen synchronisiert sind, beibehalten werden kann.
  • Andere Ziele und weitere Merkmale der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Schaltungsdiagramm, das ein Beispiel für einen Eingangspuffer der verwandten Technik zeigt, der in Halbleitervorrichtungen verwendet wird;
  • 2 ist ein Zeitdiagramm, das Beziehungen zwischen einem Taktsignal, einer Spannung am Punkt A und einer Referenzspannung Vref während der Operation des Eingangspuffers von 1 zeigt;
  • 3 ist ein Zeitdiagramm, das die Signalverschlechterung zeigt, die durch den Eingangspuffer detektiert wird;
  • 4 ist eine erläuternde Zeichnung, die eine Eingangspufferschaltung gemäß einem Prinzip der vorliegenden Erfindung zeigt;
  • 5 ist ein Zeitdiagramm, das Beziehungen zwischen einem Taktsignal und einer Spannung am Punkt N in der Schaltung von 4 zeigt;
  • 6 ist ein Schaltungsdiagramm, das eine erste Ausführungsform der Eingangspufferschaltung gemäß dem Prinzip der vorliegenden Erfindung zeigt;
  • 7 ist ein Zeitdiagramm, das Spannungsveränderungen an den Punkten A bis D von 6 zeigt;
  • 8 ist ein Schaltungsdiagramm, das eine Variante der ersten Ausführungsform der Eingangspufferschaltung gemäß der vorliegenden Erfindung zeigt;
  • 9 ist ein Schaltungsdiagramm einer zweiten Ausführungsform der Eingangspufferschaltung gemäß dem Prinzip der vorliegenden Erfindung;
  • 10 ist ein Blockdiagramm einer Vorrichtung, die die Eingangspufferschaltung der vorliegenden Erfindung zur Taktsignaleingabe verwendet;
  • 11 ist eine erläuternde Zeichnung zum Erläutern eines Problems eines Taktsignals, das denselben Pegel wie die Referenzspannung Vref erreicht;
  • 12 ist ein Blockdiagramm einer Vorrichtung, die mit einem Mittel zum Verhindern des Problems eines Zwischenspannungspegels zusätzlich zu der Vorrichtung von 10 versehen ist;
  • 13A bis 13D sind Zeitdiagramme, die Zeitlagenbeziehungen zwischen einem Steuersignal und dem Taktsignal zeigen;
  • 14 ist ein Schaltungsdiagramm von einer Schaltung, die eine Phasenbeziehung des Taktsignals umkehrt, das internen Elementen zugeführt wird, in Abhängigkeit davon, ob eine Verriegelungsoperation bei einer ansteigenden Kante oder einer abfallenden Kante startet;
  • 15 ist ein Schaltungsdiagramm einer Schaltung, die Veränderungen des Taktsignals ermittelt;
  • 16 ist ein Blockdiagramm eines Systems, das zwei Taktsignale verwendet;
  • 17 ist ein Schaltungsdiagramm eines Beispiels für eine Schaltung, die ein Steuersignal zur Energiesteuerung erzeugt;
  • 18A bis 18D sind Zeitdiagramme, die Zeitlagenbeziehungen zwischen einem Steuersignal und einem Echotaktsignal zeigen;
  • 19 ist ein Schaltungsdiagramm eines Beispiels für eine Schaltung, die die Zeitlage des Steuersignals auf der Basis von Programmen steuern kann;
  • 20 ist ein Blockdiagramm einer Schaltung, die eine Seriell-Parallel-Konvertierung ausführt;
  • 21A bis 21O sind Zeitdiagramme zum Erläutern der Schaltungsoperation von 20;
  • 22 ist ein Blockdiagramm einer Schaltung, die das Echotaktsignal mit einer vorbestimmten Phasenbeziehung zu einem Systemtaktsignal erzeugt;
  • 23 ist eine erläuternde Zeichnung, die ein Beispiel für eine Anordnung im Inneren eines Chips zeigt; und
  • 24A bis 24C sind erläuternde Zeichnungen, die ein Beispiel für ein System zeigen, das eine Befehlsübertragung und Datenübertragung unter Verwendung von zwei Takten ausführt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Nachfolgend werden ein Prinzip und Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
  • 4 ist eine erläuternde Zeichnung, die eine Eingangspufferschaltung gemäß dem Prinzip der vorliegenden Erfindung zeigt. Die Eingangspufferschaltung 10 von 4 enthält eine Anstiegskantendetektionseinheit 11, eine Abfallkantendetektionseinheit 12 und ein Gatter 13.
  • Die Anstiegskantendetektionseinheit 11 detektiert einen Anstieg des Taktsignals CLK, das an dem Eingangsknoten In eingegeben wird, und verändert einen Spannungspegel am Punkt N auf H. Die Abfallkantendetektionseinheit 12 detektiert einen Abfall des Taktsignals CLK, das am Eingangsknoten In vorgesehen wird, und schaltet einen Spannungspegel am Punkt N auf L. Das Gatter 13 führt das Signal, das am Punkt N erscheint, mit einer gewissen Verzögerung einem Ausgangsknoten Out zu und leitet das verzögerte Signal zurück zu der Anstiegskantendetektionseinheit 11 und der Abfallkantendetektionseinheit 12.
  • Dieses Rückführsignal wird zum Steuern des Verbrauchs von elektrischem Strom von internen Schaltungen der Anstiegskantendetektionseinheit 11 und der Abfallkantendetektionseinheit 12 verwendet. Das Rückführsignal steuert die Anstiegskantendetektionseinheit 11 und die Abfallkantendetektionseinheit 12, so dass ein Anstieg der Spannung am Punkt N nur von einer Operation der Anstiegskantendetektionseinheit 11 abhängt und ein Abfall der Spannung am Punkt N nur von einer Operation der Abfallkantendetektionseinheit 12 abhängt.
  • 5 ist ein Zeitdiagramm, das Beziehungen zwischen dem Taktsignal CLK und der Spannung am Punkt N in der Schaltung von 4 zeigt. Ein Anstieg des Taktsignals CLK, wie in 5 gezeigt, wird durch die Anstiegskantendetektionseinheit 11 detektiert, die die Spannung am Punkt N auf H verändert. Als Reaktion auf die Veränderung der Spannung des Punktes N auf H wird ein H-Signal, das durch das Gatter 13 verzögert wird, zu der Anstiegskantendetektionseinheit 11 zurückgeführt. Dieses zurückgeführte H-Signal steuert die Strommenge der internen Schaltung der Anstiegskantendetektionseinheit 11 in solch einem Maße, dass sich die Spannung am Punkt N nicht verändert. Die Abfallkantendetektionseinheit 12 detektiert einen Abfall des Taktsignals CLK, um die Spannung am Punkt N auf L zu verändern. Beim Umschalten der Spannung am Punkt N auf L führt das Gatter 13 ein verzögertes L-Signal zu der Abfallkantendetektionseinheit 12 zurück. Die Strommenge der internen Schaltung der Abfallkantendetektionseinheit 12 wird durch das zurückgeführte L-Signal in solch einem Maße gesteuert, dass sich die Spannung am Punkt N nicht verändert.
  • Durch die Steuerung der Strommengen der internen Schaltungen wird ein Anstieg der Spannung am Punkt N nur von der Operation der Anstiegskantendetektionseinheit 11 abhängig und wird ein Abfall der Spannung am Punkt N nur von der Abfallkantendetektionseinheit 12 abhängig. Unten folgt eine eingehende Beschreibung dieser Steuerung.
  • Der Punkt N ist ein Verbindungspunkt zwischen der Anstiegskantendetektionseinheit 11 und der Abfallkantendetektionseinheit 12, die in einer Parallelverbindung angeordnet sind. Wenn die Spannung am Punkt N zum Beispiel H ist, ist eine Ausgabe der Anstiegskantendetektionseinheit 11 H und ist eine Ausgabe der Abfallkantendetektionseinheit 12 schwimmend (bei einer hohen Ausgangsimpedanz). Dann detektiert die Abfallkantendetektionseinheit 12 einen Abfall des Taktsignals CLK, um die Spannung am Punkt N zu verringern. Dabei soll die Abfallkantendetektionseinheit 12 eine L-Ausgabe erzeugen und soll die Ausgabe der Anstiegskantendetektionseinheit 11 schwimmend sein. Die Zeitlage der Spannungsveränderung am Punkt N auf L soll nur durch die Abfallkantendetektionseinheit 12 bestimmt werden. Um dies zu erreichen, wird der Ausgang der Anstiegskantendetektionseinheit 11 vorzugsweise in solch einen Ausgangszustand versetzt, dass ein H-Pegel beibehalten wird, eine Veränderung der Ausgabe der Abfallkantendetektionseinheit 12 jedoch nicht behindert wird, bevor die Ausgabe der Abfallkantendetektionseinheit 12 tatsächlich auf L verändert wird.
  • Um diesen Ausgangszustand zu erreichen, kann der Ausgang der Anstiegskantendetektionseinheit 11 über eine hohe Impedanz an einen H-Pegel gekoppelt werden, nachdem die Anstiegskantendetektionseinheit 11, die den Anstieg des Taktsignals CLK detektiert, ihre Ausgabe auf den H-Pegel verändert. Diese Kopplung wird unter der Steuerung des Rückführsignals erreicht. Da die Ausgabe der Abfallkantendetektionseinheit 12 an diesem Punkt noch schwimmend ist, behält die Spannung am Punkt N noch den H-Pegel bei. Bei der Detektion des Abfalls des Taktsignals CLK verändert dann die Abfallkantendetektionseinheit 12 ihre Ausgabe von einem schwebenden Zustand auf den L-Pegel (wobei der Ausgang mit Erde gekoppelt wird). Da die Anstiegskantendetektionseinheit 11 ihren Ausgang über die hohe Impedanz gerade noch auf dem H-Pegel gehalten hat, bewirkt der (mit Erde gekoppelte) L-Ausgang der Abfallkantendetektionseinheit 12, dass die Spannung am Punkt N im Wesentlichen L wird. Auf diese Weise wird die Zeitlage des Abfalls der Spannung am Punkt N lediglich durch die Abfallkantendetektionseinheit 12 bestimmt.
  • Ähnlich wird der Ausgang der Abfallkantendetektionseinheit 12 auf der Basis des Rückführsignals über eine hohe Impedanz an den L-Pegel gekoppelt, nachdem die Abfallkantendetektionseinheit 12 durch das Detektieren einer abfallenden Kante des Taktsignals CLK ihre Ausgabe auf L verändert. Dadurch hängt die Zeitlage eines Anstiegs der Spannung am Punkt N nur von der Operation der Anstiegskantendetektionseinheit 11 ab.
  • Auf diese Weise können die Anstiegskantendetektionseinheit 11 und die Abfallkantendetektionseinheit 12 akkurate Detektionen von ansteigenden Kanten und abfallenden Kanten vorsehen.
  • Die Steuerung des elektrischen Stroms in der Anstiegskantendetektionseinheit 11 gestattet es auch, dass die Anstiegskantendetektionseinheit 11 auf eine schnelle Reaktion auf eine Veränderung auf L bei einer nächsten Taktzeitlage vorbereitet ist, nachdem die Anstiegskantendetektionseinheit 11 einen Anstieg des Taktsignals CLK detektiert. Ähnlich kann nach dem Detektieren eines Abfalls des Taktsignals CLK die Abfallkantendetektionseinheit 12 gut auf eine Veränderung auf H bei einer nächsten Taktzeitlage vorbereitet sein, um schnell zu reagieren. Solch eine Steuerung des elektrischen Stroms trägt auch zum Reduzieren eines übermäßigen Stromverbrauchs in der Anstiegskantendetektionseinheit 11 und der Abfallkantendetektionseinheit 12 bei.
  • 6 ist ein Schaltungsdiagramm, das eine erste Ausführungsform der Eingangspufferschaltung gemäß dem Prinzip der vorliegenden Erfindung zeigt. Eine Eingangspufferschal tung 15 von 6 enthält eine Anstiegskantendetektionseinheit 20, eine Abfallkantendetektionseinheit 30, einen Energiezufuhrabschnittsinverter 40 und Ausgangsabschnittsinverter 41 und 42. Der Energiezufuhrabschnittsinverter 40 invertiert eine Energiespannung, die auf einen Energieknoten POWER-on angewendet wird, und führt das invertierte Energiesignal der Abfallkantendetektionseinheit 30 zu. Die Abfallkantendetektionseinheit 30 arbeitet, wenn dieses invertierte Energiesignal auf einem L-Pegel ist. Die Ausgangsabschnittsinverter 41 und 42 entsprechen dem Gatter 13 von 4.
  • Die Anstiegskantendetektionseinheit 20 enthält einen Stromspiegelverstärker mit P-Typ-FETs 21 und 22 und N-Typ-FETs 23 bis 25, einen P-Typ-FET 26, der eine Ausgabe des Stromspiegelverstärkers als Gate-Eingabe empfängt, und einen N-Typ-FET 27, der die Menge des elektrischen Stroms des Stromspiegelverstärkers steuert. Ein Taktsignal CLK, das einem Takteingangsknoten CLK-in zugeführt wird, wird dem Stromspiegelverstärker eingegeben, dessen Ausgabe den P-Typ-FET 26 diesbezüglich steuert, dass er eingeschaltet oder ausgeschaltet ist.
  • Die Abfallkantendetektionseinheit 30 enthält einen Stromspiegelverstärker mit N-Typ-FETs 31 und 32 und P-Typ-FETs 33 bis 35, einen N-Typ-FET 36, der eine Ausgabe des Stromspiegelverstärkers als Gate-Eingabe empfängt, und einen P-Typ-FET 37 zum Steuern der Strommenge des Stromspiegelverstärkers. Das Taktsignal CLK, das am Takteingangsknoten CLK-in vorgesehen wird, wird dem Stromspiegelverstärker eingegeben, dessen Ausgabe den N-Typ-FET 36 auf Ein/Aus steuert.
  • Ein Drain vom P-Typ-FET 26 ist mit einem Drain vom N-Typ-FET 36 verbunden, und ein Verbindungspunkt zwischen dem P-Typ-FET 26 und dem N-Typ-FET 36 liefert eine gemeinsame Ausgabe der Anstiegskantendetektionseinheit 20 und der Abfallkantendetektionseinheit 30. Diese gemeinsame Ausgabe wird dem Ausgangsabschnittsinverter 41 zugeführt. Eine Ausgabe des Ausgangsabschnittsinverters 41 wird als Gate-Eingabe dem N-Typ-FET 27 zur Stromsteuerung der Anstiegskantendetektionseinheit 20 und dem P-Typ-FET 37 zur Stromsteuerung der Abfallkantendetektionseinheit 30 zugeführt. Ferner wird die Ausgabe des Ausgangsabschnittsinverters 41 durch den Ausgangsabschnittsinverter 42 invertiert, um als Ausgangssignal der Eingangspufferschaltung 15 am Ausgangsknoten Out zugeführt zu werden.
  • 7 ist ein Zeitdiagramm, das Spannungsveränderungen an den Punkten A bis D zeigt, die in 6 angegeben sind. Bei einem Anstieg des Taktsignals CLK, wie in 7 gezeigt, ist bei der Spannung A (Spannung am Punkt A), die die Ausgabe des Stromspiegelverstärkers der Anstiegskantendetektionseinheit 20 ist, ein Abfall zu verzeichnen. Als Reaktion darauf wird der P-Typ-FET 26 der Anstiegskantendetektionseinheit 20 eingeschaltet, so dass die Spannung C (Spannung am Punkt C), die die Ausgabe der Anstiegskantendetektionseinheit 20 ist, einen Anstieg aufweist. Die Anstiegskantendetektionseinheit 20 detektiert nämlich den Anstieg des Taktsignals CLK und verändert ihre Ausgabe (Spannung C) auf H.
  • Wenn die Spannung C H wird, wird die Spannung D (Spannung am Punkt D), die die Ausgabe des Spannungsabschnittsinverters 41 ist, mit einer gewissen Verzögerung auf L geschaltet. Bei Empfang der Spannung D als Rückführsignal schaltet die Anstiegskantendetektionseinheit 20 den N-Typ-FET 27 aus, der zur Stromsteuerung der Anstiegskantendetektionseinheit 20 vorgesehen ist. Das Ausschalten vom N-Typ- FET 27 führt zu einer Reduzierung der Strommenge des Stromspiegelverstärkers der Anstiegskantendetektionseinheit 20, wodurch die Spannung A partiell auf den Spannungspegel V1 angehoben wird, wie in 7 gezeigt. Bei diesem Spannungspegel V1 behält der P-Typ-FET einen schwachen Einschaltzustand bei. Der Punkt C, der der Ausgang der Anstiegskantendetektionseinheit 20 ist, wird somit über einen hohen Innenwiderstand vom P-Typ-FET 26 an den H-Spannungspegel gekoppelt. Als Resultat bleibt die Spannung C auf dem H-Pegel.
  • Bei einer Veränderung des Taktsignals CLK auf L wird die Spannung B (Spannung am Punkt B) angehoben, die die Ausgabe des Stromspiegelverstärkers der Abfallkantendetektionseinheit 30 ist. Als Reaktion darauf wird der N-Typ-FET 36 der Abfallkantendetektionseinheit 30 eingeschaltet, um einen Abfall der Spannung C zu bewirken, die die Ausgabe der Abfallkantendetektionseinheit 30 ist. Die Abfallkantendetektionseinheit 30 detektiert nämlich den Abfall des Taktsignals CLK, um ihre Ausgabe, die Spannung C, auf L zu schalten. Zu diesem Zeitpunkt wird die Ausgabe der Anstiegskantendetektionseinheit 20 über den hohen Innenwiderstand vom P-Typ-FET 26, der in dem schwachen Einschaltzustand ist, an den H-Spannungspegel gekoppelt. Deshalb wird die Zeitlage des Abfalls der Spannung C lediglich durch die Operation der Abfallkantendetektionseinheit 30 bestimmt.
  • Wenn die Spannung C L erreicht, wird die Spannung D, die von dem Ausgangsabschnittsinverter 41 ausgegeben wird, nach einer gewissen Verzögerung auf H gewechselt. Bei Empfang der Spannung D als Rückführsignal schaltet die Abfallkantendetektionseinheit 30 den P-Typ-FET 37 aus, der für die Stromsteuerung der Abfallkantendetektionseinheit 30 vorgese hen ist. Das Ausschalten vom P-Typ-FET 37 führt zu einer Verringerung der Strommenge des Stromspiegelverstärkers der Abfallkantendetektionseinheit 30, wodurch die Spannung B partiell auf den Spannungspegel V2 verringert wird, wie in 7 gezeigt. Bei diesem Spannungspegel V2 behält der N-Typ-FET 36 einen schwachen Einschaltzustand bei. Der Punkt C, der der Ausgang der Abfallkantendetektionseinheit 30 ist, wird somit über einen hohen Innenwiderstand vom N-Typ-FET 36 an den L-Spannungspegel gekoppelt. Als Resultat bleibt die Spannung C auf dem L-Pegel. Wenn das Taktsignal CLK zu der nächsten Zeitlage auf H geschaltet wird, wird lediglich die Operation der Anstiegskantendetektionseinheit 20 die Zeitlage des Anstiegs der Spannung C bestimmen.
  • Auf diese Weise detektiert die Eingangspufferschaltung 15 gemäß der ersten Ausführungsform akkurat ansteigende Kanten und abfallende Kanten. Ferner gestattet die Stromsteuerung durch das Rückführsignal, dass sich die Anstiegskantendetektionseinheit 20 auf die Erzeugung einer schnellen Antwort auf eine Veränderung auf L zu der nächsten Taktzeitlage nach dem Detektieren einer ansteigenden Kante des Taktsignals CLK vorbereitet. Ähnlich kann die Abfallkantendetektionseinheit 30 nach dem Detektieren einer abfallenden Kante des Taktsignals CLK eine schnelle Antwort auf einen Übergang auf H liefern, der zu der nächsten Taktzeitlage erfolgt. Auf diese Weise erreicht die Eingangspufferschaltung 15 eine stabile Operation bei einer hohen Operationsfrequenz.
  • 8 ist ein Schaltungsdiagramm, das eine Variante der ersten Ausführungsform der Eingangspufferschaltung gemäß der vorliegenden Erfindung zeigt. In 8 sind dieselben Elemente wie jene von 6 mit denselben Bezugszeichen versehen, und eine Beschreibung derselben wird weggelassen.
  • In der Eingangspufferschaltung 15A von 8 ist zusätzlich zu der Eingangspufferschaltung 15 von 6 ein Inverter 43 vorgesehen. Der Inverter 43 und der Inverter 41 bilden eine Verriegelungsschaltung zum Verriegeln der Spannung am Punkt C. Diese Konfiguration ermöglicht es, dass die Spannung C (Spannung am Punkt C) den H-Pegel beibehält, auch wenn der Spannungspegel V1 von 7 einen Pegel erreicht, der den P-Typ-FET 26 der Anstiegskantendetektionseinheit 20 völlig ausschaltet. Ähnlich kann die Spannung C auch dann auf dem H-Pegel bleiben, wenn der Spannungspegel V2 von 7 auf einen Pegel herabfällt, der den N-Typ-FET 36 der Abfallkantendetektionseinheit 30 völlig ausschaltet. Deshalb kann die Operation der Schaltung zuverlässiger gemacht werden. Ferner dient auch dann, wenn die Spannung, die auf den Energieknoten POWER-on angewendet wird, ausgeschaltet wird, um die Energiezufuhr zu trennen, die Datenverriegelungsfunktion der Verriegelungsschaltung zum Beibehalten des Ausgangssignalpegels, wodurch eine Fehlfunktion von Schaltungen der nächsten Stufe verhindert wird.
  • Ferner können bei dieser Konfiguration, die die Verriegelungsschaltung hat, der N-Typ-FET 25 und der P-Typ-FET 35, die durch die Spannung angetrieben werden, die zum Beispiel auf den Energieknoten POWER-on angewendet wird, weggelassen werden. Das Weglassen dieser FETs führt durch das abwechselnde vollständige Abschalten der Energie der Anstiegskantendetektionseinheit 20 sowie der Abfallkantendetektionseinheit 30 nacheinander auf der Basis des Rückführsignals zu einer weiteren Reduzierung des Energieverbrauchs.
  • 9 ist ein Schaltungsdiagramm einer zweiten Ausführungsform der Eingangspufferschaltung gemäß dem Prinzip der vorliegenden Erfindung. In 9 sind dieselben Elemente wie jene von 6 mit denselben Bezugszeichen versehen, und eine Beschreibung derselben wird weggelassen.
  • In 9 enthält die Eingangspufferschaltung 15B die Anstiegskantendetektionseinheit 20, die Abfallkantendetektionseinheit 30, eine NAND-Schaltung 44, eine NOR-Schaltung 45, einen P-Typ-FET 46 und einen N-Typ-FET 47.
  • Die NAND-Schaltung 44 empfängt an einem Eingang von sich die Spannung C, die die Ausgabe der Anstiegskantendetektionseinheit 20 und der Abfallkantendetektionseinheit 30 ist, und empfängt an ihrem anderen Eingang ein Signal, das auf den Energieknoten POWER-on angewendet wird. Die NOR-Schaltung 45 empfängt an ihrem einen Eingang die Spannung C, die die Ausgabe der Anstiegskantendetektionseinheit 20 und der Abfallkantendetektionseinheit 30 ist, und empfängt an ihrem anderen Eingang eine Umkehrung des Signals, das auf den Energieknoten POWER-on angewendet wird.
  • Wenn der Energieknoten POWER-on eine H-Spannung (Energie ein) empfängt, dient sowohl die NAND-Schaltung 44 als auch die NOR-Schaltung 45 als Inverter, der die Spannung an dem Punkt C als seine Eingabe verwendet. Wenn der Energieknoten POWER-on mit einer L-Spannung (Energie aus) versehen wird, gibt die NAND-Schaltung 44 zu allen Zeiten H aus und erzeugt die NOR-Schaltung 45 zu allen Zeiten L.
  • Als Resultat werden, wenn die Energie aus ist, der P-Typ-FET 46 und der N-Typ-FET 47 ausgeschaltet, wobei keine Ausgangsspannung am Ausgangsknoten Out erscheint, der zwischen den Drains vom P-Typ-FET 46 und vom N-Typ-FET 47 vorgesehen ist. Das heißt, der Ausgangsknoten Out ist schwimmend. Zusätzlich wird die Abfallkantendetektionseinheit 30, die die Ausgabe der NAND-Schaltung 44 als Rückführsignal empfängt, völlig von der Energie getrennt, um in einen inaktiven Zustand versetzt zu werden, und wird auch die Anstiegskantendetektionseinheit 20, die die Ausgabe der NOR-Schaltung 45 als Rückführsignal empfängt, völlig von der Energie getrennt, um in einen inaktiven Zustand versetzt zu werden.
  • Wenn die Energie ein ist, wird die Spannung am Punkt C, die die Ausgabe der Anstiegskantendetektionseinheit 20 und der Abfallkantendetektionseinheit 30 ist, durch die NAND-Schaltung 44 und die NOR-Schaltung 45 invertiert, und das invertierte Signal wird den Gates vom P-Typ-FET 46 und vom N-Typ-FET 47 zugeführt. Wenn die Spannung am Punkt C H ist, erzeugt daher der Ausgangsknoten Out ein H-Signal. Wenn andererseits die Spannung am Punkt C L ist, liefert der Ausgangsknoten Out ein L-Signal.
  • Zusammenfassend arbeitet die Eingangspufferschaltung 15B von 9 gemäß der zweiten Ausführungsform genauso wie die Eingangspufferschaltung 15 von 6, wenn die Energie ein ist. Wenn die Energie aus ist, werden die Anstiegskantendetektionseinheit 20 und die Abfallkantendetektionseinheit 30 inaktiv gemacht, um einen übermäßigen Energieverbrauch zu reduzieren, wobei der Ausgangsknoten Out schwimmt. Auf diese Weise kann durch das Ein/Aus der Energiespannung die Eingangspufferschaltung 15B der zweiten Ausführungsform dahingehend gesteuert werden, dass sie aktiv oder inaktiv ist.
  • Gemäß dem Prinzip der vorliegenden Erfindung, das oben beschrieben ist, erreicht die Eingangspufferschaltung eine akkurate Detektion von ansteigenden Kanten und abfallenden Kanten, auch wenn das Eingangstaktsignal eine hohe Frequenz hat. Die obige Beschreibung erfolgte anhand des Beispiels einer Takteingabe, wobei aber offensichtlich ist, dass das Prinzip der vorliegenden Erfindung auf ein beliebiges Eingangssignal angewendet werden kann.
  • Die Verwendung der Eingangspufferschaltung gemäß der vorliegenden Erfindung macht es möglich, verschiedenartige Systemkonfigurationen vorzusehen, die konventionell unmöglich gewesen sind. Unten folgt eine Beschreibung von solchen Konfigurationen.
  • 10 ist ein Blockdiagramm einer Vorrichtung, die die Eingangspufferschaltung der vorliegenden Erfindung zur Taktsignaleingabe nutzt. Eine Vorrichtung 50 von 10 enthält die Taktsignaleingangspufferschaltung 15B gemäß dem Prinzip der vorliegenden Erfindung, Master-Verriegelungen 51 und 52, Slave-Verriegelungen 53 und 54, eine interne Schaltung 55 und einen Inverter 56 zum Invertieren eines Taktsignals CLK. Die Taktsignaleingangspufferschaltung 15B ist dieselbe wie die Eingangspufferschaltung 15B von 9, und eine Beschreibung derselben wird weggelassen. Die Master-Verriegelungen 51 und 52 und die Slave-Verriegelungen 53 und 54 bilden eine Dateneingangsschaltung 57 vom Verriegelungstyp.
  • Die Taktsignaleingangspufferschaltung 15B ist zur akkuraten Detektion von ansteigenden Kanten und abfallenden Kanten auch dann in der Lage, wenn das Eingangstaktsignal eine hohe Frequenz hat. Eine Eingangspufferschaltung der verwandten Technik (z. B. 1) hat auch dann nicht die ausreichende Präzision bei der Detektion von abfallenden Kanten, wenn die Eingangspufferschaltung eine zufriedenstellende Genauigkeit bei der Detektion von ansteigenden Kanten aufweist. Solch eine Eingangspufferschaltung kann die Zeitlage von abfallenden Kanten nicht akkurat genug liefern, um zur Zeitlagensteuerung von Dateneingangsschaltungen oder dergleichen verwendet zu werden. In 10 wird die Taktsignaleingangspufferschaltung 15B jedoch als Eingangspufferschaltung zum Empfangen der Taktsignaleingabe verwendet, so dass die abfallenden Kanten des Taktsignals CLK für die Zeitlagensteuerung verwendet werden können.
  • Die Dateneingangsschaltung 57 ist, wie in 10 gezeigt, aus den Verriegelungen 51 bis 54 gebildet. Die Konfiguration von 10 macht es möglich, eine zweckmäßige Datenlesezeitlage für die Dateneingangsschaltung 57 festzulegen, indem als Vorbereitungszeit eine Verzögerung des durch die Taktsignaleingangspufferschaltung 15B erstellten Taktsignals CLK verwendet wird.
  • Jede Verriegelung der Dateneingangsschaltung 57 verriegelt Eingangsdaten bei ansteigenden Kanten eines jeweiligen Eingangstaktes, der ihr zugeführt wird. Die Master-Verriegelung 51 empfängt das Taktsignal CLK, um die Eingangsdaten bei ansteigenden Kanten des Taktsignals CLK zu verriegeln. Die Slave-Verriegelung 53 empfängt ein inverses Signal/CLK des Taktsignals CLK (nachfolgend bezeichnet das Symbol "/" eine Umkehrung), um die Ausgabe der Master-Verriegelung 51 bei abfallenden Kanten des Taktsignals CLK zu verriegeln. Die Master-Verriegelung 52 empfängt das inverse Signal/CLK des Taktsignals CLK, um die Eingangsdaten bei abfallenden Kanten des Taktsignals CLK zu verriegeln. Die Slave-Verriegelung 54 empfängt das Taktsignal CLK, um die Ausgabe der Master-Verriegelung 52 bei ansteigenden Kanten des Taktsignals CLK zu verriegeln. Auf diese Weise werden sowohl die ansteigenden Kanten als auch die abfallenden Kanten des Taktsignals CLK als Datenlesezeitlage verwendet, so dass Datenleseoperationen mit der doppelten Frequenz des Taktsignals CLK ausgeführt werden.
  • Die durch die Dateneingangsschaltung 57 verriegelten Eingangsdaten werden, wie in 10 gezeigt, der internen Schaltung 55 zugeführt. Die interne Schaltung 55 ist eine Kernschaltung und dergleichen, falls die Vorrichtung 50 von 10 beispielsweise ein RAM ist. Das Taktsignal CLK, das durch die Taktsignaleingangspufferschaltung 15B detektiert wird, wird der internen Schaltung 55 zugeführt, die es zur Zeitlagensteuerung verwendet.
  • Eine Beschreibung unter Bezugnahme auf 10 erfolgte anhand des Beispiels der Dateneingangsschaltung 57, wobei jedoch offensichtlich ist, dass die Taktsignaleingangspufferschaltung 15B in Kombination mit einer beliebigen Signaleingangsschaltung verwendet werden kann. Ferner kann eine Konfiguration, die jener von 10 ähnlich ist, für Signalausgangsschaltungen verwendet werden, worin sowohl die ansteigenden Kanten als auch die abfallenden Kanten zum Erreichen einer Synchronisation zwischen Signalen verwendet werden.
  • In dem System, wie es in 10 gezeigt ist, worin sowohl die ansteigenden Kanten als auch die abfallenden Kanten des Taktsignals CLK zum Bewirken der Synchronisation verwendet werden, kann eine maximale Operationsfrequenz eines Signaleingangs-/-ausgangssystems der Frequenz des Taktsignals CLK gleich sein. Solch eine Konfiguration hat den Vorteil, dass das Konstruieren von Printplatten zum Implementieren von Systemen einfacher wird.
  • Die Taktsignaleingangspufferschaltung 15B gemäß dem Prinzip der vorliegenden Erfindung ist zur Datenübertragung unter Verwendung von Hochfrequenzsignalen geeignet und kann somit zum Beispiel mit dem SSTL-(stub series terminated logic)-Schnittstellenstandard für hohe Geschwindigkeit und kleine Amplituden verwendet werden, der als Industriestandard durch die JEDEC (eine der Electronics Industries Association in den Vereinigten Staaten angegliederte Organisation) eingesetzt worden ist. Leider hat der SSTL das Problem, dass ein Signalpegel während einer Energieherabschaltperiode des Systems denselben Pegel wie die Referenzspannung Vref annimmt.
  • 11 ist eine erläuternde Zeichnung zum Erklären des Problems, dass das Taktsignal CLK denselben Pegel wie die Referenzspannung Vref annimmt. Wie in 11 gezeigt, hat das Taktsignal CLK während der Energieherabschaltperiode denselben Pegel wie die Referenzspannung Vref, und es enthält ein geringes Rauschen, das durch verschiedene Ursachen untergemischt ist. Wenn solch ein Taktsignal CLK der Eingangspufferschaltung der verwandten Technik (z. B. 1) eingegeben wird, könnte die Eingangspufferschaltung dieses geringe Rauschen als Signale detektieren, um falsche Taktimpulse zu erzeugen. Dasselbe Problem kann, abgesehen von den Eingangstaktsignalen, auch bei anderen Eingangssignalen beobachtet werden.
  • Dieses Problem eines Zwischenspannungspegels kann überwunden werden, indem ein Steuersignal zum Steuern des Ein/Aus der Taktsignaleingangspufferschaltung 15B von 9 gemäß der vorliegenden Erfindung vorgesehen wird. Unten wird ein Verfahren zum Überwinden dieses Problems beschrieben.
  • 12 ist ein Blockdiagramm einer Vorrichtung, die mit Mitteln zum Verhindern des Problems eines Zwischenspannungspegels zusätzlich zu der Vorrichtung von 10 verse hen ist. In 12 sind dieselben Elemente wie jene von 10 mit denselben Bezugszeichen versehen, und eine Beschreibung derselben wird weggelassen.
  • Eine Vorrichtung 50A von 12 enthält die Taktsignaleingangspufferschaltung 15B gemäß dem Prinzip der vorliegenden Erfindung, die interne Schaltung 55, den Inverter 56, die Dateneingangsschaltung 57 und eine Energiesteuereinheit 58.
  • Die Energiesteuereinheit 58 empfängt ein Steuersignal FLAG. Das Steuersignal FLAG gibt eine Zeitlage an, zu der eine Taktsignaleingabe startet.
  • 13A bis 13D sind Zeitdiagramme, die Zeitlagenbeziehungen zwischen dem Steuersignal FLAG und dem Taktsignal CLK zeigen. 13A und 13B und 13C und 13D zeigen verschiedene Zeitlagenbeziehungen zwischen dem Steuersignal FLAG und dem Taktsignal CLK. Wie in 13A bis 13D gezeigt, wird das Steuersignal FLAG zu einer Zeitlage, wenn das Taktsignal CLK von dem Pegel der Referenzspannung Vref auf echte Taktimpulse wechselt, auf H geschaltet.
  • Die Energiesteuereinheit 58 von 12 erzeugt ein Signal mit L-Pegel, bevor das Steuersignal FLAG auf H wechselt. Dieses Signal mit L-Pegel wird auf den Energieknoten POWER-on der Taktsignaleingangspufferschaltung 15B angewendet. Dadurch wird die Taktsignaleingangspufferschaltung 15B in einen anfänglichen inaktiven Zustand versetzt. Die Taktsignaleingangspufferschaltung 15B in dem inaktiven Zustand gibt auch dann keine falschen Taktimpulse aus, wenn an ihrem Taktsignaleingang ein Zwischenspannungspegel zugeführt wird.
  • Nachdem das Steuersignal FLAG auf H gewechselt hat, erzeugt die Energiesteuereinheit 58 ein H-Signal. Dieses H-Signal von der Energiesteuereinheit 58 wird dem Energiekno ten POWER-on der Taktsignaleingangspufferschaltung 15B zugeführt, um sie zu aktivieren. Da das Steuersignal FLAG zu Beginn des Taktsignals CLK auf H gewechselt wird, detektiert die Taktsignaleingangspufferschaltung 15B ein echtes Taktsignal CLK und sieht das detektierte Taktsignal CLK für die interne Schaltung 55 und die Dateneingangsschaltung 57 vor.
  • Auf diese Weise kann die Steuerung des Ein/Aus der Energie der Eingangsschaltung durch das Steuersignal verhindern, dass die Eingangsschaltung in solchen Systemen wie etwa dem SSTL ein Signal mit einem Zwischenspannungspegel detektiert.
  • Wie in 13A bis 13D gezeigt, existieren zwei verschiedene Zeitlagenbeziehungen zwischen dem Taktsignal CLK und dem Steuersignal FLAG. In der Zeitlagenbeziehung, die in 13A und 13B gezeigt ist, initiiert die Dateneingangsschaltung 57 die Verriegelung der Signaleingabe bei einer ansteigenden Kante des Taktsignals CLK. In der Zeitlagenbeziehung, die in 13C und 13D gezeigt ist, startet die Dateneingangsschaltung 57 das Verriegeln des eingegebenen Signals bei einer abfallenden Kante des Taktsignals CLK. In dem System, das sowohl die ansteigenden Kanten als auch die abfallenden Kanten verwendet, wie bei der vorliegenden Erfindung, werden die ansteigenden Kanten und die abfallenden Kanten vorzugsweise jedoch untereinander unterschiedslos behandelt.
  • Um diese unterschiedslose Behandlung zu erreichen, werden die folgenden Einstellungen bevorzugt. Wenn die Verriegelungsoperation wie in 13A und 13B bei der ansteigenden Kante des Taktsignals CLK startet, wird das Taktsignal CLK, das der internen Schaltung 55 und der Dateneingangsschaltung 57 zugeführt wird, vorzugsweise so eingestellt, dass es dieselbe Phase wie das Eingangstaktsignal CLK hat. Wenn die Verriegelungsoperation andererseits wie in 13C und 13D bei der abfallenden Kante des Taktsignals CLK beginnt, wird das Taktsignal CLK, das der internen Schaltung 55 und der Dateneingangsschaltung 57 zugeführt wird, wünschenswerterweise so eingestellt, dass es eine zu dem Eingangstaktsignal CLK entgegengesetzte Phase hat.
  • 14 ist ein Schaltungsdiagramm einer Schaltung, die die Phasenbeziehung des Taktsignals CLK, das den internen Elementen zugeführt wird, in Abhängigkeit davon umkehrt, ob die Verriegelungsoperation bei einer ansteigenden Kante oder einer abfallenden Kante startet.
  • Die Schaltung von 14 enthält die Taktsignaleingangspufferschaltung 15B von 9, eine Taktimpulsanordnungsbestimmungseinheit 60 und eine Schaltanordnung 61. Die Taktsignaleingangspufferschaltung 15B detektiert das Eingangstaktsignal CLK und gibt das Taktsignal CLK aus. Das Taktsignal CLK von der Taktsignaleingangspufferschaltung 15B und ein inverses Taktsignal/CLK, das durch den Inverter 56 invertiert ist, werden der Taktimpulsanordnungsbestimmungseinheit 60 und der Schaltanordnung 61 zugeführt.
  • Die Taktimpulsanordnungsbestimmungseinheit 60 empfängt das Steuersignal FLAG zusätzlich zu dem Taktsignal CLK und dem inversen Taktsignal/CLK. Die Taktimpulsanordnungsbestimmungseinheit 60 ermittelt, ob sich das Taktsignal CLK während der H-Periode des Steuersignals FLAG von H auf L verändert oder sich während derselben Periode von L auf H verändert. Wenn sich das Taktsignal CLK von H auf L verändert, führt die Taktimpulsanordnungsbestimmungseinheit 60 ein H-Signal an einem Ausgangsknoten L1 und ein L-Signal an einem Ausgangsknoten L2 zu. Falls sich das Taktsignal CLK andererseits von L auf H verändert, gibt die Taktimpulsanordnungsbestimmungseinheit 60 ein L-Signal am Ausgangsknoten L1 und ein H-Signal am Ausgangsknoten L2 aus.
  • Die Schaltanordnung 61 enthält P-Typ-FETs 62 bis 65 und N-Typ-FETs 66 bis 69, die jeweils mit einem entsprechenden der P-Typ-FETs 62 bis 65 parallel verbunden sind. Jeder der P-Typ-FETs 62 und 64 und der N-Typ-FETs 67 und 69 ist mit dem Ausgangsknoten L1 der Taktimpulsanordnungsbestimmungseinheit 60 als Gate-Eingang versehen. Jeder der P-Typ-FETs 63 und 65 und der N-Typ-FETs 66 und 68 hat einen Gate-Eingang, der mit dem Ausgangsknoten L2 der Taktimpulsanordnungsbestimmungseinheit 60 verbunden ist.
  • Wenn sich das Taktsignal CLK von H auf L verändert, erreicht der Ausgangsknoten L1 H und erreicht der Ausgangsknoten L2 L, so dass die P-Typ-FETs 63 und 65 und die N-Typ-FETs 67 und 69 eingeschaltet werden. Dies führt dazu, dass ein Ausgangsknoten CLKO der Schaltanordnung 61 das inverse Taktsignal/CLK erzeugt und ein Ausgangsknoten/CLKO das Taktsignal CLK liefert.
  • Wenn sich das Taktsignal CLK von L auf H verändert, erreicht der Ausgangsknoten L1 L und erreicht der Ausgangsknoten L2 H, so dass die P-Typ-FETs 62 und 64 und die N-Typ-FETs 66 und 68 eingeschaltet werden. Dies führt dazu, dass der Ausgangsknoten CLKO der Schaltanordnung 61 das Taktsignal CLK erzeugt und der Ausgangsknoten/CLKO das inverse Taktsignal/CLK liefert.
  • Auf diese Weise hat das Taktsignal CLK, das internen Schaltungen zugeführt wird, eine Phase, die in Abhängigkeit davon umgekehrt wird, ob die Verriegelungsoperation bei der ansteigenden Kante oder bei der abfallenden Kante startet.
  • Die Taktimpulsanordnungsbestimmungseinheit 60 von 14 ermittelt, ob sich das Taktsignal CLK während der "Ein"-Periode des Steuersignals FLAG von H auf L oder von L auf H verändert.
  • 15 ist ein Schaltungsdiagramm einer Schaltung, die die Veränderungen des Taktsignals ermittelt. Wie in 15 gezeigt, halten eine Verriegelung 70 und eine Verriegelung 71 chronologisch Signalpegel des Taktsignals CLK, die während der H-Periode des Steuersignals FLAG eingegeben werden. Wenn sich nämlich das Taktsignal CLK von H auf L verändert, halten die Verriegelung 71 und die Verriegelung 70 H bzw. L. Eine Ausgabe der Verriegelung 71 wird einem Eingang einer UND-Schaltung 72 zugeführt, und eine Ausgabe der Verriegelung 70 wird über einen Inverter 73 dem anderen Eingang der UND-Schaltung 72 zugeführt. Die Ausgabe der Verriegelung 70 wird auch einem Eingang einer UND-Schaltung 74 zugeführt, und die Ausgabe der Verriegelung 71 wird über einen Inverter 75 dem anderen Eingang der UND-Schaltung 74 zugeführt. Deshalb ist in diesem Fall die Ausgabe der UND-Schaltung 72 H und ist die Ausgabe der UND-Schaltung 74 L.
  • Wenn sich andererseits das Taktsignal CLK während der H-Periode des Steuersignals FLAG von L auf H verändert, speichern die Verriegelung 71 und die Verriegelung 70 L bzw. H. In diesem Fall erzeugt die UND-Schaltung 72 eine L-Ausgabe und liefert die UND-Schaltung 74 eine H-Ausgabe.
  • Auf diese Weise kann ermittelt werden, ob sich das Taktsignal CLK während der H-Periode des Steuersignals FLAG von H auf L oder von L auf H verändert.
  • Die Vorrichtung von 12 verwendet das Steuersignal FLAG, um das Problem des Zwischenspannungspegels zu verhindern. In 12 wird das Steuersignal FLAG extern bereitge stellt, aber es gibt Fälle, bei denen das Steuersignal FLAG intern erzeugt werden muss. Unten folgt eine Beschreibung derartiger Fälle.
  • Bei Datenschreiboperationen einer Speichervorrichtung liefert zum Beispiel ein Controller ein Taktsignal an die Speichervorrichtung und führt der Speichervorrichtung synchron mit dem Taktsignal auch ein Adresssignal zu. Ferner führt der Controller ein Datensignal, das zu speichern ist, der Speichervorrichtung synchron mit dem Taktsignal zu. Im Allgemeinen ist der Controller mit einer großen Anzahl von Speicherchips verbunden, so dass die Hilfe von Puffern erforderlich ist, um das Taktsignal und das Adresssignal zuzuführen. Aufgrund einer Verzögerung, die durch diese Puffer verursacht wird, kann es passieren, dass das Taktsignal, das durch die Speichervorrichtung empfangen wird, mit dem zu speichernden Datensignal nicht mehr synchron ist. Um dies zu vermeiden, wird in einem herkömmlichen System ein Niederfrequenztaktsignal verwendet, so dass die Verzögerung, die durch die Puffer verursacht wird, ignoriert werden kann. Herkömmlicherweise begrenzt nämlich die Pufferverzögerung eine maximale Taktfrequenz, die in dem System verwendbar ist.
  • Als Reaktion darauf ist ein System vorgeschlagen worden, wie es unten beschrieben ist.
  • 16 ist ein Blockdiagramm eines Systems, das zwei Taktsignale verwendet. Das System von 16 enthält einen Controller 100 und einen Speicher 110. Der Controller 100 enthält eine Kernschaltung 101, eine Systemtaktausgangsschaltung 102, eine Adress-/Befehlsausgangsschaltung 103, eine Echotaktausgangsschaltung 104, eine Echotakteingangsschaltung 105, eine Datenausgangsschaltung 106 und eine Dateneingangsschaltung 107. Der Speicher 110 enthält eine Kernschaltung 111, eine Systemtakteingangsschaltung 112, eine Adress-/Befehlseingangsschaltung 113, eine Echotakteingangsschaltung 114, eine Echotaktausgangsschaltung 115, eine Dateneingangsschaltung 116 und eine Datenaungangsschaltung 117.
  • In dem Controller 100 erzeugt die Kernschaltung 101 ein Systemtaktsignal SCLK und führt es der Systemtaktausgangsschaltung 102 zu. Ferner erzeugt die Kernschaltung 101 ein Adress-/Befehlssignal ADD/CMD synchron mit dem Systemtaktsignal SCLK und führt es der Adress-/Befehlsausgangsschaltung 103 zu. Das Systemtaktsignal SCLK wird durch die Systemtaktausgangsschaltung 102 des Controllers 100 der Systemtakteingangsschaltung 112 des Speichers 110 zugeführt. Das Adress-/Befehlssignal ADD/CMD wird durch die Adress-/Befehlsausgangsschaltung 103 des Controllers 100 der Adress-/Befehlseingangsschaltung 113 des Speichers 110 zugeführt. In dem Speicher 110 empfängt die Adress-/Befehlseingangsschaltung 113 das Adress-/Befehlssignal ADD/CMD synchron mit dem Systemtaktsignal SCLK, das von der Systemtakteingangsschaltung 112 zugeführt wird. Das Systemtaktsignal SCLK, das durch die Systemtakteingangsschaltung 112 empfangen wird, und das Adress-/Befehlssignal ADD/CMD, das durch die Adress-/Befehlseingangsschaltung 113 empfangen wird, werden der Kernschaltung 111 des Speichers 110 zugeführt.
  • Zuerst wird eine Datenschreiboperation beschrieben. In dem Controller 100 erzeugt die Kernschaltung 101 ein Echotaktsignal SCLK, das der Echotaktausgangsschaltung 104 zugeführt wird, und bringt ein Datensignal DATA synchron mit dem Echotaktsignal SCLK hervor, um es der Datenausgangs schaltung 106 zuzuführen. Das Echotaktsignal ECLK wird über die Echotaktausgangsschaltung 104 des Controllers 100 der Echotakteingangsschaltung 114 des Speichers 110 zugeführt. Das Datensignal DATA wird über die Datenausgangsschaltung 106 des Controllers 100 der Dateneingangsschaltung 116 des Speichers 110 zugeführt. In dem Speicher 110 empfängt die Dateneingangsschaltung 116 das Datensignal DATA synchron mit dem Echotaktsignal ECLK von der Echotakteingangsschaltung 114. Das Datensignal DATA, das durch die Dateneingangsschaltung 116 empfangen wird, wird der Kernschaltung 111 des Speichers 110 zugeführt.
  • Als Nächstes wird eine Datenleseoperation beschrieben. In dem Speicher 110 bringt die Kernschaltung 111 das Echotaktsignal ECLK hervor, um es der Echotaktausgangsschaltung 115 zuzuführen, und erzeugt auch das Datensignal DATA synchron mit dem Echotaktsignal ECLK, um es für die Datenausgangsschaltung 117 vorzusehen. Die Echotaktausgangsschaltung 115 des Speichers 110 sendet das Echotaktsignal ECLK an die Echotakteingangsschaltung 105 des Controllers 100. Die Datenausgangsschaltung 117 des Speichers 110 überträgt das Datensignal DATA zu der Dateneingangsschaltung 107 des Controllers 100. In dem Controller 100 empfängt die Dateneingangsschaltung 107 das Datensignal DATA synchron mit dem Echotaktsignal ECLK von der Echotakteingangsschaltung 105. Das Datensignal DATA, das durch die Dateneingangsschaltung 107 empfangen wird, wird dann zu der Kernschaltung 101 des Controllers 100 übertragen.
  • Auf diese Weise wird das Systemtaktsignal SCLK, das zum Eingeben des Adress-/Befehlssignals ADD/CMD verwendet wird, separat von dem Echotaktsignal ECLK vorgesehen, das zum Eingeben/Ausgeben des Datensignals DATA verwendet wird, so dass das Problem der Pufferverzögerung, die der Taktsignalfrequenz eine Grenze auferlegt, überwunden werden kann. Das heißt, da das Echotaktsignal ECLK zur ausschließlichen Verwendung zur Dateneingabe-/-ausgabe vorgesehen ist, muss das Systemtaktsignal SCLK mit dem Datensignal DATA nicht mehr synchron sein.
  • In diesem System ist jedoch das Problem des Zwischenspannungspegels vorhanden, wie in 11 gezeigt. Da insbesondere das Echotaktsignal ECLK mehr auf zwei Wegen als auf einem Weg übertragen wird, hat das Echotaktsignal ECLK zwangsläufig einen Zwischenspannungspegel während einer Umschaltperiode des Echotaktsignals ECLK.
  • Wie zuvor in 12 gezeigt, kann die Steuerung des Eingangspuffers durch das Steuersignal FLAG diesbezüglich, dass der Eingangspuffer eingeschaltet wird, das Problem des Zwischenspannungspegels vermeiden. In der Vorrichtung von 12 wird das Steuersignal FLAG extern vorgesehen, um den Eingangspuffer zu steuern. Falls diese Konfiguration auf das System von 16 angewendet wird, liefert der Controller 100 das Steuersignal FLAG an den Speicher 110, und der Speicher 110 steuert die Systemtakteingangsschaltung 112 auf der Basis des Steuersignals FLAG. Was das Echotaktsignal ECLK anbelangt, kann ein Steuersignal innerhalb des Speichers 110 erzeugt werden, um die Echotakteingangsschaltung 114 auf der Basis dieses Steuersignals zu steuern. Dasselbe trifft auf den Controller 100 zu, so dass der Controller 100 ein Steuersignal intern erzeugen kann, um die Echotakteingangsschaltung 105 zu steuern.
  • 17 ist ein Schaltungsdiagramm eines Beispiels für eine Schaltung, die ein Steuersignal zur Energiesteuerung erzeugt. Eine Steuersignalerzeugungsschaltung 120 von 17 enthält Verriegelungen 121-1 bis 121-10, NAND-Schaltungen 122 bis 130 und Inverter 131 bis 141. In 17 ist als Beispiel eine Erzeugung des Steuersignals gezeigt, wenn Daten in den Speicher 110 von 16 geschrieben werden.
  • Die Verriegelungen 121-1 bis 121-10 sind seriell verbunden, um ein Schieberegister zu umfassen. Die ungeradzahligen Verriegelungen empfangen das Taktsignal CLK über die NAND-Schaltung 128 und den Inverter 137. Die geradzahligen Verriegelungen werden über die NAND-Schaltung 128 und die Inverter 138 und 139 mit einer Umkehrung des Taktsignals CLK versehen. Somit verschiebt das Schieberegister, das die Verriegelungen 121-1 bis 121-10 umfasst, die Daten einmal in jedem halben Zyklus des Taktsignals CLK nach rechts. Das Schieberegister speichert ein Schreibsignal WRITE, das durch den Inverter 131 vorgesehen wird.
  • Die NAND-Schaltungen 122 bis 126 detektieren eine zweckmäßige Zeitlage auf der Basis des Schreibsignals WRITE, das in dem Schieberegister gespeichert ist. Die detektierte Zeitlage wird über die Inverter 132, 134 und 136 der NAND-Schaltung 127 zugeführt. Eine Ausgabe der NAND-Schaltung 127 wird einem Eingang der NAND-Schaltung 128 zugeführt, und der andere Eingang der NAND-Schaltung 128 empfängt das Taktsignal CLK. Auf diese Weise akzeptiert das Schieberegister zu der Zeitlage, die durch die NAND-Schaltungen 122, 124 und 126 detektiert wird, kein neues Schreibsignal WRITE.
  • Die Zeitlage, die durch die NAND-Schaltungen 123 bis 125 detektiert wird, wird über die entsprechenden Inverter 133 bis 135 der NAND-Schaltung 129 zugeführt. Eine Ausgabe der NAND-Schaltung 129 wird durch den Inverter 140 invertiert, um ein Energiesteuerungssignal POWER zu erzeugen. Die durch die NAND-Schaltung 123 detektierte Zeitlage wird einem Eingang der NAND-Schaltung 130 zugeführt, und der andere Eingang der NAND-Schaltung 130 empfängt das Taktsignal CLK. Eine Ausgabe der NAND-Schaltung 130 wird durch den Inverter 141 invertiert, um ein Steuersignal DD-FLAG zu erzeugen, das die Zeitlage der Dateneinleseoperation angibt. Eine eingehende Beschreibung des Steuersignals DD-FLAG folgt später.
  • Das so erzeugte Energiesteuerungssignal POWER steuert die Echotakteingangsschaltung 114 von 16. In 16 ist die Energiesteuerung für die Echotakteingangsschaltung 114 durch eine gepunktete Linie dargestellt, die von der Kernschaltung 111 ausgeht. Indem eine Schaltung für jeden Befehl vorgesehen wird, die jener von 17 ähnlich ist, kann die Zeitlage zum Erzeugen des Energiesteuerungssignals POWER (und des Steuersignals DD-FLAG) auf der Basis eines Befehls erhalten werden, der dem Speicher 110 erteilt wird (bei dem Beispiel von 17 wird der Schreibbefehl WRITE erteilt). Ferner können Schaltungen, die jener von 17 ähnlich sind, in dem Controller 100 von 16 verwendet werden. Die Energiesteuerung für die Echotakteingangsschaltung 105 ist durch eine gepunktete Linie dargestellt, die von der Kernschaltung 101 des Controllers 100 ausgeht.
  • 18A bis 18D sind Zeitdiagramme, die Zeitlagenbeziehungen zwischen dem Steuersignal DD-FLAG und dem Echotaktsignal ECLK zeigen. 18A und 18B zeigen Zeitlagenbeziehungen, die sich von denen von 18C und 18D unterscheiden.
  • Das Steuersignal DD-FLAG gibt eine Startzeitlage einer Datenleseoperation an, wenn das Datensignal DATA synchron mit dem Echotaktsignal ECLK gelesen wird. In der folgenden Beschreibung wird eine Impulslänge des Echotaktsignals ECLK als ein Zyklus bezeichnet. Das Steuersignal DD-FLAG hat eine Dauer, die länger als ein Zyklus und kürzer als ein Zyklus zuzüglich der L-Periode des Echotaktsignals ECLK ist, die zwischen einem Ende eines Zwischenspannungspegels und dem Beginn des folgenden H-Pegels liegt. Sowohl 18A als auch 18C zeigt eine akzeptable maximale Länge des Steuersignals DD-FLAG, d. h. einen Zyklus zuzüglich der Dauer der L-Periode des Echotaktsignals ECLK. Sowohl in 18B als auch 18D bleibt das Echotaktsignal ECLK für zwei Zyklen im Anschluss an den Zwischenspannungspegel auf L und wechselt nach diesen zwei Zyklen mit dem L-Pegel auf H. In diesem Fall beträgt die akzeptable maximale Länge des Steuersignals DD-FLAG drei Zyklen (ein Zyklus zuzüglich zwei Zyklen), wie in 18A und 18C gezeigt.
  • Die Zeitlage zum Starten des Lesens des Datensignals DATA wird durch Vornehmen einer logischen UND-Operation zwischen dem Steuersignal DD-FLAG und dem Echotaktsignal ECLK bestimmt, und eine erste Änderung von einer logischen Null auf eine logische Eins in dem Resultat der UND-Operation kennzeichnet die Zeitlage zum Starten des Datenlesens. In 18A und 18B oder 18C und 18D startet die Datenleseoperation des Datensignals DATA zu der Zeitlage, die durch einen schraffierten Taktimpuls des Echotaktsignals ECLK gekennzeichnet ist. Wie aus einem Vergleich zwischen 18A und 18B sowie 18C und 18D ersichtlich ist, lässt das Steuersignal DD-FLAG zwei Zyklen mit Versatz (Zeitlagenfehler) zu, wenn das Steuersignal DD-FLAG die akzeptable maximale Länge hat. Wenn nämlich die Schaltung von 17 das Steuersignal DD-FLAG erzeugt, um die Zeitlage zum Starten der Datenleseoperation des Datensignals DATA zu definieren, kann das Echotaktsignal ECLK, das von dem Controller 100 für den Speicher 110 vorgesehen wird, einen Zeitlagenfehler von bis zu zwei Zyklen bezüglich des Steuersignals DD-FLAG haben, das innerhalb des Speichers 110 erzeugt wird. Diese Toleranz für den Versatz macht die Konstruktion des Systems viel einfacher.
  • In der Schaltung von 17 wird die Zeitlage zum Ausgeben des Steuersignals DD-FLAG durch Drahtverbindungen innerhalb der Schaltung bestimmt und ist also deterministisch. Alternativ dazu kann diese Zeitlage unter der Steuerung von Programmen variiert werden.
  • 19 ist ein Schaltungsdiagramm eines Beispiels für eine Schaltung, die die Zeitlage des Steuersignals DD-FLAG auf der Basis von Programmen steuern kann. Die Schaltung von 19 enthält eine erste Zeitlagenschaltung 150 und eine zweite Zeitlagenschaltung 160.
  • Die erste Zeitlagenschaltung 150 enthält Verriegelungen 151-1 bis 151-5, NOR-Schaltungen 152-1 bis 152-4, NAND-Schaltungen 153-1 bis 153-5, Register 154-1 und 154-2 sowie Inverter 155-1 bis 155-5.
  • Die Verriegelungen 151-1 bis 151-5 sind seriell verbunden, um ein Schieberegister wie in der Schaltung von 17 zu bilden. Das Taktsignal CLK wird entweder über den Inverter 155-3 oder über die Inverter 155-4 und 155-5 den Verriegelungen 151-1 bis 151-5 zugeführt. Ein Befehl CMD, der durch das Schieberegister gelesen wird, wird einmal in jedem halben Zyklus nach rechts verschoben. Die NAND-Schaltungen 153-1 bis 153-4 empfangen Daten, die in dem Schieberegister gespeichert sind, und detektieren zweckmäßige Zeitlagen auf der Basis der empfangenen Daten.
  • Die Register 154-1 und 154-2 speichern Daten, wodurch eine vorbestimmte Zeitlage selektiert wird. Die in den Registern 154-1 und 154-2 gespeicherten Daten werden durch die NOR-Schaltungen 152-1 bis 152-4 decodiert, und das decodierte Resultat aktiviert eine der NAND-Schaltungen 153-1 bis 153-4, die der vorbestimmten Zeitlage entspricht. Dann wird ein Signal der selektierten Zeitlage der zweiten Zeitlagenschaltung 160 über die NAND-Schaltung 153-5 zugeführt.
  • Die zweite Zeitlagenschaltung 160 enthält Verriegelungen 161-1 bis 161-16, Schaltanordnungen 162-1 bis 162-16, Register 163-1 bis 163-4, Inverter 164-1 bis 164-12 und NAND-Schaltungen 165-1 bis 165-4. In der zweiten Zeitlagenschaltung 160 sind die Elemente außer den Registern 163-1 bis 163-4 und den Schaltanordnungen 162-1 bis 162-16 funktionell dieselben wie jene der Schaltung von 17, und eine Beschreibung von ihnen wird weggelassen.
  • Daten, die in den Registern 163-1 bis 163-4 gespeichert sind, bestimmen eine vorbestimmte Zeitlage. Die Daten, die in den Registern 163-1 bis 163-4 gespeichert sind, und eine Umkehrung derselben von den Invertern 164-1 bis 164-4 werden durch jeweilige Decodierkombinationen den Schaltanordnungen 162-1 bis 162-16 zugeführt.
  • Jede der Schaltanordnungen 162-1 bis 162-16 enthält eine NOR-Schaltung 170, einen Inverter 171, einen N-Typ-FET 172 und einen P-Typ-FET 173. Die NOR-Schaltung 170 empfängt die Daten (und/oder deren Umkehrung), die in den Registern 163-1 bis 163-4 gespeichert sind. Der Inverter 171 empfängt eine Ausgabe der NOR-Schaltung 170. Der N-Typ-FET 172 und der P-Typ-FET 173 werden durch die NOR-Schaltung 170 bzw. den Inverter 171 angetrieben. Wenn alle Eingaben für die NOR-Schaltung 170 L sind, werden der N-Typ-FET 172 und der P-Typ-FET 173 eingeschaltet. Auf diese Weise wird eine der Ausgaben von den Verriegelungen 161-1 bis 161-16, die der eingeschalteten Schaltanordnung entspricht, als Steuersignal DD-FLAG über die Inverter 164-5 und 164-6 ausgegeben.
  • Auf diese Weise wird die DD-FLAG-Erzeugungszeitlage auf der Basis der in Registern gespeicherten Daten gesteuert. Da Programme (gespeicherte Daten) zum Steuern der DD-FLAG-Erzeugungszeitlage verwendet werden können, kann die flexible Konstruktion des Systems erreicht werden.
  • Das Steuersignal DD-FLAG kann einen Zeitlagenfehler in gewissem Grade tolerieren, wie es zuvor unter Bezugnahme auf 18A bis 18D beschrieben wurde. Wenn das Steuersignal DD-FLAG und das Echotaktsignal ECLK jedoch zusammen die Datenlesezeitlage von Daten definieren, dürfen diese Daten nur einen Zeitlagenfehler haben, der innerhalb eines Zyklus liegt.
  • Unter erneuter Bezugnahme auf 16 wird die Kernschaltung 111 des Speichers 110 auf der Basis des Systemtaktsignals SCLK betrieben. Falls ein Versatz, der größer als ein Zyklus ist, zwischen dem Echotaktsignal ECLK und dem Systemtaktsignal SCLK vorhanden ist, können die Daten, die auf der Basis des Echotaktsignals ECLK empfangen werden, nicht korrekt in eine Speicherkernschaltung der Kernschaltung 111 geschrieben werden.
  • Zum Verhindern dieses Problems wird auf die empfangenen Daten eine Seriell-Parallel-Konvertierung angewendet. 20 ist ein Blockdiagramm einer Schaltung, die die Seriell-Parallel-Konvertierung ausführt. 21A bis 21-O sind Zeitlagendiagramme zum Erläutern der Schaltungsoperation von 20.
  • Die Schaltung von 20 enthält einen Eingangspuffer 180, Verriegelungen 181-1 bis 181-4, Verriegelungen 182-1 bis 182-4, Signalleitungen SL1 und SL2, Schreibverstärker verriegelungen 183-1 bis 183-4, einen ersten Taktgenerator 184 und einen zweiten Taktgenerator 185.
  • Unter Bezugnahme auf 20 und 21A bis 21-O liest der Eingangspuffer 180 Daten R1 bis R4 sukzessive synchron mit dem Echotaktsignal ECLK. Die Daten R1 bis R4 werden durch die Verriegelungen 181-1 bis 181-4 unter Verwendung der jeweiligen Takte Φ1 bis Φ4 gehalten, die durch den ersten Taktgenerator 184 auf der Basis des Echotaktsignals ECLK erzeugt werden. Die Daten R1 bis R4, die in den jeweiligen Verriegelungen 181-1 bis 181-4 gespeichert sind, bleiben für vier Zyklen darin gespeichert, bevor die nächsten Daten empfangen werden. Da die Daten R1 bis R4 in den jeweiligen Verriegelungen 181-1 bis 181-4 für eine Dauer von mehr als einem Zyklus bleiben, kann das Systemtaktsignal SCLK verwendet werden, um die Daten R1 bis R4 von den jeweiligen Verriegelungen 181-1 bis 181-4 zu lesen, selbst wenn das Systemtaktsignal SCLK um mehr als einen Zyklus von dem Echotaktsignal ECLK versetzt ist.
  • Bei dem Beispiel von 20 erzeugt der zweite Taktgenerator 185 Takte Φ5 und/Φ5, wie in 21F bzw. 21G gezeigt, auf der Basis des Systemtaktsignals SCLK. Diese Takte Φ5 und/Φ5 werden durch die Verriegelungen 182-1 bis 182-4 verwendet, um Daten von den jeweiligen Verriegelungen 181-1 bis 181-4 zu lesen. Die Verriegelungen 182-1 und 182-3 geben die gespeicherten Daten an die Signalleitung SL1 aus, und die Verriegelungen 182-2 und 182-4 geben die gespeicherten Daten an die Signalleitung SL2 aus. Daten auf den Signalleitungen SL1 und SL2 sind in 21H bzw. 21I gezeigt. Wie in 21H und 21I gezeigt, werden die Daten in einer vorbestimmten Reihenfolge sequentiell ausgegeben.
  • Der Takt Φ5 kann zum Empfangen der Daten R1 und R2 verwendet werden, solange der Takt Φ5 während einer Periode erscheint, wenn die Verriegelung 181-1 die Daten R1 hält und die Verriegelung 181-2 die Daten R2 hält. Ferner kann der Takt/Φ5 zum Empfangen der Daten R3 und R4 verwendet werden, solange der Takt/Φ5 während einer Periode erscheint, wenn die Verriegelung 181-3 die Daten R3 hält und die Verriegelung 181-4 die Daten R4 hält. Dadurch kann die Zeitlagendifferenz zwischen dem Systemtaktsignal SCLK und dem Echotaktsignal SCLK in gewissem Maße toleriert werden.
  • Bei dem Beispiel von 20 erzeugt der zweite Taktgenerator 185 ferner die Takte Φ6 und/Φ6 auf der Basis des Systemtaktsignals SCLK. Die Takte Φ6 und/Φ6 sind in
  • 21J und 21K gezeigt. Unter Verwendung dieser Takte Φ6 und/Φ6 lesen die Schreibverstärkerverriegelungen 183-1 bis 183-4 die Daten, die auf den Signalleitungen SL1 und SL2 erscheinen.
  • Die Schreibverstärkerverriegelungen 183-1 und 183-3 verwenden eine ansteigende Kante des Taktes Φ6, um die Daten zu lesen, und die Schreibverstärkerverriegelungen 183-2 und 183-4 verwenden eine ansteigende Kante des Taktes/Φ6, um die Daten zu lesen. Falls die Daten R1 und R2 auf der Basis des Taktes Φ6 um einen halben Zyklus desselben verschoben werden, können die Daten R1 bis R4 zeitlich ausgerichtet werden, wie in 21L bis 21O gezeigt.
  • Auf diese Weise trägt die Seriell-Parallel-Konvertierung der empfangenen Daten dazu bei, eine korrekte Datendetektion unter Verwendung des Systemtaktsignals SCLK zu erreichen, auch wenn ein Versatz zwischen dem Systemtaktsignal SCLK und dem Echotaktsignal ECLK vorhanden ist.
  • Unter erneuter Bezugnahme auf 16 wird das Echotaktsignal ECLK durch die Kernschaltung 111 des Speichers 110 während der Zeit der Datenleseoperation von dem Speicher 110 intern erzeugt, wie zuvor beschrieben. Dieses intern erzeugte Echotaktsignal ECLK behält vorzugsweise eine vorbestimmte Zeitlage mit dem Systemtaktsignal SCLK bei.
  • 22 ist ein Blockdiagramm einer Schaltung, die das Echotaktsignal ECLK mit einer vorbestimmten Phasenbeziehung zu dem Systemtaktsignal SCLK erzeugt. Die Schaltung von 22 enthält die Systemtakteingangsschaltung 112 (siehe 16), die Echotaktausgangsschaltung 115 (siehe 16), DLLs (Verzögerungsregelschleifen) 210 und 220, Phasenkomparatoren 231 und 232, eine XOR-Schaltung 233 sowie UND-Schaltungen 234 und 235.
  • Die DLL 210 enthält Verzögerungsleitungen 211 und 212, ein Registerarray 213 und einen Registercontroller 214. Der Registercontroller 214 empfängt Phasenvergleichsresultate von dem Phasenkomparator 231 und steuert das Registerarray 213 auf der Basis der Phasenvergleichsresultate. Das Registerarray 213 stellt die Anzahl von Verzögerungselementen ein, die in den Verzögerungsleitungen 211 und 212 enthalten sind, um eine Verzögerung eines Signals zu steuern, das die Verzögerungsleitungen 211 und 212 durchläuft. Die DLL 210 wird zum Erzeugen eines Signals verwendet, das erhalten wird, indem das Systemtaktsignal SCLK um 180 Grad in der Phase verzögert wird.
  • Das Systemtaktsignal SCLK, das durch die Systemtakteingangsschaltung 112 detektiert wird, wird über die UND-Schaltung 234 der DLL 210 und den Phasenkomparatoren 231 und 232 zugeführt. Das Systemtaktsignal SCLK, das der DLL 210 zugeführt wird, durchläuft die Verzögerungsleitung 212 und wird um eine Verzögerungszeit T1 verzögert. Das Systemtaktsignal SCLK mit der Verzögerungszeit T1 wird der Verzögerungsleitung 211 von der Verzögerungsleitung 212 zugeführt und weiter um die Verzögerungszeit T1 verzögert. Eine Ausgabe der Verzögerungsleitung 211 ist somit das Systemtaktsignal SCLK, das die doppelte Verzögerungszeit T1 (d. h. die Verzögerungszeit 2T1) hat. Das Systemtaktsignal SCLK mit der Verzögerungszeit 2T1 wird dem Phasenkomparator 231 eingegeben. Der Phasenkomparator 231 vergleicht Phasen zwischen dem Systemtaktsignal SCLK mit der Verzögerungszeit 2T1 und dem ursprünglichen Systemtaktsignal SCLK und steuert die DLL 210, um die zwei Phasen gleich zu machen. Als Resultat wird die Verzögerungszeit 2T1 auf 360 Grad in der Phase (einen Taktzyklus) eingestellt. Das Systemtaktsignal SCLK mit einer Verzögerung von 180 Grad (Verzögerungszeit T1) wird der DLL 220 von der Verzögerungsleitung 212 zugeführt.
  • Die DLL 220 enthält Verzögerungsleitungen 221 bis 223, ein Registerarray 224 und einen Registercontroller 225. Der Registercontroller 225 empfängt Phasenvergleichsresultate von dem Phasenkomparator 232 und steuert das Registerarray 224 auf der Basis der Phasenvergleichsresultate. Das Registerarray 224 stellt die Anzahl von Verzögerungselementen ein, die in den Verzögerungsleitungen 221 bis 223 enthalten sind, um eine Verzögerung eines Signals zu steuern, das die Verzögerungsleitungen 221 bis 223 durchläuft.
  • Das Systemtaktsignal SCLK mit der Verzögerung von 180 Grad von der DLL 210 wird der Verzögerungsleitung 221 zugeführt. Die Verzögerungsleitung 221 erlegt dem Systemtaktsignal SCLK die Verzögerungszeit T2 auf, das bereits die Verzö gerung von 180 Grad aufweist. Als Resultat ist eine Ausgabe der Verzögerungsleitung 221 das Systemtaktsignal SCLK mit einer Verzögerungszeit von 180 Grad zuzüglich T2. Ferner wird das ursprüngliche Systemtaktsignal SCLK der Verzögerungsleitung 222 der DLL 220 zugeführt. Die Verzögerungsleitung 222 verursacht dieselbe Verzögerung wie die der Verzögerungsleitung 221 und gibt das Systemtaktsignal SCLK mit der Verzögerungszeit T2 aus.
  • Das Systemtaktsignal SCLK, das von der Verzögerungsleitung 221 um 180 Grad zuzüglich T2 verzögert ist, und das Systemtaktsignal SCLK, das von der Verzögerungsleitung 222 um T2 verzögert ist, werden der XOR-Schaltung 233 eingegeben. Die XOR-Schaltung 233 erzeugt somit das Echotaktsignal SCLK, das die doppelte Frequenz des Systemtaktsignals SCLK und die Verzögerungszeit T2 hat. Dieses Echotaktsignal SCLK wird von der Echotaktausgangsschaltung 115 ausgegeben.
  • Das Echotaktsignal SCLK, das von der Echotaktausgangsschaltung 115 ausgegeben wird, wird auch dem Phasenkomparator 232 zugeführt. Der Phasenkomparator 232 vergleicht Phasen zwischen dem Echotaktsignal SCLK, das die Verzögerungszeit T2 hat, und dem ursprünglichen Systemtaktsignal SCLK und steuert die DLL 220, um die zwei Phasen gleich zu machen. Als Resultat wird die Verzögerungszeit T2 auf 360 Grad (einen Taktzyklus) eingestellt. Diese Einstellung bewirkt, dass das Echotaktsignal SCLK eine Phasenverzögerung von 360 Grad gegenüber dem Systemtaktsignal SCLK aufweist.
  • Das Echotaktsignal SCLK hat eine Frequenz, wie oben erwähnt, die zweimal so groß wie die des Systemtaktsignals SCLK ist. Denn das System der vorliegenden Erfindung verwendet sowohl ansteigende Kanten als auch abfallende Kanten des Taktsignals CLK (d. h. des Systemtaktsignals SCLK) beim Bewirken der Synchronisation. Die Verwendung von beiden Kantentypen verdoppelt die Operationsfrequenz von internen Schaltungen, so dass das Echotaktsignal ECLK die doppelte Frequenz des Systemtaktsignals SCLK haben muss.
  • Ferner empfängt die Verzögerungsleitung 223 das Steuersignal DD-FLAG über die UND-Schaltung 235 und verzögert das Steuersignal DD-FLAG um einen Taktzyklus. Zum Bewirken einer Verzögerung um einen Taktzyklus bei dem Steuersignal DD-FLAG gibt es einen besonderen Grund. Die Schaltung von 17 erzeugt das Steuersignal DD-FLAG, ohne die Verzögerung des Echotaktsignals ECLK zu berücksichtigen. Da eine Verzögerung von einem Zyklus bei dem Echotaktsignal ECLK vorhanden ist, muss auch das Steuersignal DD-FLAG denselben Verzögerungsbetrag haben.
  • Die UND-Schaltung 234 wird zum Betreiben der Schaltung von 22 nur verwendet, wenn ein Lesebefehl Read erteilt wird. Ferner wird die UND-Schaltung 235 zum Gestatten des Durchgangs des Steuersignals DD-FLAG nur verwendet, wenn ein Schreibbefehl Write erteilt wird, damit ein betreffender Teil der Schaltung arbeiten kann. Das Vorsehen dieser Gatter (UND-Schaltungen 234 und 235) trägt dazu bei, einen übermäßigen Energieverbrauch zu reduzieren.
  • Auf diese Weise erzeugt die Schaltung von 22 das Echotaktsignal ECLK, das eine vorbestimmte Phasenbeziehung zu dem Systemtaktsignal SCLK hat. Im Wesentlichen tritt das Umschalten zwischen H und L des Echotaktsignals ECLK zu derselben Zeitlage wie das Umschalten zwischen H und L des Systemtaktsignals SCLK auf.
  • Die Schaltung von 22 ist vorzugsweise in der Mitte eines Chips des Speichers 110 angeordnet. Das heißt, es ist vorzuziehen, einen Speicherkern des Speicherchips in zwei symmetrische Unterkerne zu teilen und die Schaltung von 22 zwischen diesen zwei Unterkernen anzuordnen.
  • 23 ist eine erläuternde Zeichnung, die ein Beispiel für eine Anordnung im Inneren eines Chips zeigt. Wie in 23 gezeigt, enthält ein Speicherchip 240 Adress-/Befehlseingangsanschlüsse 215, Dateneingangs-/-ausgangsanschlüsse 251, einen Adressbus 252, einen Datenbus 253, geteilte Speicherkerne 254 und 255 sowie eine DLL-Schaltungseinheit 256. Adress-/Befehlssignale, die an den Adress-/Befehlseingangsanschlüssen 250 eingegeben werden, werden den Speicherkernen 254 und 255 über den Adressbus 252 zugeführt. Daten, die von den Speicherkernen 254 und 255 gelesen werden oder in sie geschrieben werden, werden von den jeweiligen Dateneingangs-/-ausgangsanschlüssen 251 über den Datenbus 253 ausgegeben oder an ihnen eingegeben.
  • Die DLL-Schaltungseinheit 256, die zum Beispiel die Schaltung von 22 ist, wird zum Einstellen von Zeitlagenbeziehungen zwischen dem Systemtaktsignal SCLK und dem Echotaktsignal SCLK verwendet. In 23 sind die Daten auf dem Adressbus 252 mit dem Systemtaktsignal SCLK synchron, und die Daten auf dem Datenbus 253 sind mit dem Echotaktsignal SCLK synchron.
  • Die Konfiguration von 23 macht es leichter, Signale von der DLL-Schaltungseinheit 256 auf verschiedene Teile innerhalb des Chips zu verteilen. Da die DLL-Schaltungseinheit 256 zum Bewirken der Synchronisation der Speicherkerne 254 und 255 verwendet wird, kann das Systemtaktsignal SCLK in einer Richtung des Signalflusses ausgebreitet werden.
  • 23 hat die Konfiguration, bei der der Speicherkern in zwei Einheiten geteilt ist. Jedoch kann der Speicherkern in mehr als zwei Unterkerne geteilt werden, und die DLL-Schaltungseinheiten können in jedem Spalt zwischen diesen Unterkernen angeordnet sein. Diese Konfiguration ergibt dieselben Vorteile, die oben beschrieben sind.
  • Oben erfolgten die Beschreibungen bezüglich der Konfigurationen zum Steuern von Zeitlagen zwischen verschiedenen Synchronisationen, wenn ein System zwei verschiedene Taktsignale verwendet. Unten wird ein Beispiel für eine Systemimplementierung erläutert, wenn zwei verschiedene Taktsignale verwendet werden.
  • 24A bis 24C sind erläuternde Zeichnungen, die ein Beispiel für ein System zeigen, das eine Befehlsübertragung und Datenübertragung unter Verwendung von zwei Takten ausführt. Ein System von 24A enthält einen Puffer 301, der über Widerstände R3 mit einem Host-Bus (nicht gezeigt) verbunden ist, Master-Verbindungen Master-C-Link-A und Master-C-Link-B, die mit dem Puffer 301 über Widerstände R1 verbunden sind, Master-Verbindungen Master-D-Link-A, Master-D-Link-B, Master-D-Link-C und Master-D-Link-D, die mit dem Puffer 301 über Widerstände R2 verbunden sind, und Speichermodule 300-1 bis 300-4, die mit jeweiligen Master-Verbindungen verbunden sind. Jedes der Speichermodule 300-1 bis 300-4 enthält einen Registerpuffer 310, Speicherchips 311 und 312, Sockel 313 und 314 und ein Register IC 315 (315a und 315b in 24B und 24C). 24B zeigt eine Konfiguration im Inneren von einem der Speichermodule 300-1 bis 300-4. 24C ist eine Draufsicht auf die Konfiguration von 24B.
  • In 24A bis 24C sind Signalleitungen zum Übertragen des Systemtaktsignals SCLK, des Adresssignals ADD und des Befehlssignals CMD als Master-Verbindungen Master-C-Link-A und Master-C-Link-B sowie Slave-Verbindung Slave-C-Link gezeigt. Ferner sind Signalleitungen zum Übertragen des Echotaktsignals ECLK und des Datensignals DATA als Master-Verbindungen Master-D-Link-A, Master-D-Link-B, Master-D-Link-C und Master-D-Link-D sowie Slave-Verbindung Slave-D-Link gezeigt. Zwischen den Master-Verbindungen und den Slave-Verbindungen ist der Registerpuffer 310 zum Antreiben sich lang erstreckender Signalleitungen vorgesehen. Die Konfiguration von 24A bis 24C mag anders als die Konfiguration von 16 aussehen, führt aber dieselben Operationen wie die Konfiguration von 16 aus, falls einer der Speicherchips selektiert wird und der Registerpuffer 310 ignoriert wird.
  • Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen begrenzt, sondern verschiedene Veränderungen und Abwandlungen können vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen.

Claims (16)

  1. Eingangspufferschaltung, dadurch gekennzeichnet, dass sie umfasst: einen ersten Verstärker (11, 20), der so angeordnet ist, dass er ein Eingangssignal empfängt und durch Erfassen einer ansteigenden Kante des Eingangssignals eine erste Veränderung eines Ausgangssignals veranlasst, einen zweiten Verstärker (12, 30), der so angeordnet ist, dass er das Eingangssignal empfängt und durch Erfassen einer abfallenden Kante des Eingangssignals eine zweite Veränderung des Ausgangssignals veranlasst, einen Rückführpfad, der das Ausgangssignal als Rückführsignal an den ersten Verstärker (11, 20) und den zweiten Verstärker (12, 30) zurückleitet, wobei der zweite Verstärker (12, 30) so konfiguriert ist, dass er als Reaktion auf das nach der zweiten Veränderung empfangene Rückführsignal das Ausgangssignal über eine hohe Impedanz so mit einem ersten Pegel koppelt, dass ein Timing der ersten Veränderung nur von dem ersten Verstärker (11, 20) abhängt, und der erste Verstärker (11, 20) so konfiguriert ist, dass er als Reaktion auf das nach der ersten Veränderung empfangene Rückführsignal das Ausgangssignal über eine hohe Impedanz so mit einem zweiten Pegel koppelt, dass ein Timing der zweiten Veränderung nur von dem zweiten Verstärker (12, 30) abhängt.
  2. Eingangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Verstärker (11, 20) erste Mittel (27) zum Steuern einer Größe eines ersten elektrischen Stroms umfasst, der den ersten Verstärker (11, 20) antreibt, der zweite Verstärker (12, 30) zweite Mittel (37) zum Steuern einer Größe eines zweiten elektrischen Stroms umfasst, der den zweiten Verstärker (12, 30) antreibt, und die ersten Mittel (27) und die zweiten Mittel (37) die Größe des ersten elektrischen Stroms und die Größe des zweiten elektrischen Stroms jeweils auf der Grundlage des Rückführsignals steuern.
  3. Eingangspufferschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die ersten Mittel (27) die Größe des ersten elektrischen Stroms während einer Periode von der ersten Veränderung bis zur zweiten Veränderung verringern, wobei die zweiten Mittel (37) die Größe des zweiten elektrischen Stroms während einer Periode von der zweiten Veränderung bis zur ersten Veränderung verringern.
  4. Eingangspufferschaltung nach Anspruch 3, dadurch gekennzeichnet, dass die ersten Mittel (27) und die zweiten Mittel (37) das Vorhandensein von zumindest etwas Strom zulassen, wenn sie die Größe des ersten elektrischen Stroms bzw. die Größe des zweiten elektrischen Stroms verringern.
  5. Eingangspufferschaltung nach Anspruch 3, dadurch gekennzeichnet, dass der erste Verstärker (11, 20) einen Differenzialverstärker umfasst, der einen FET des N-Typs als Eingangsgate verwendet, und der zweite Verstärker (12, 30) einen Differenzialverstärker umfasst, der einen FET des P-Typs als Eingangsgate verwendet.
  6. Eingangspufferschaltung nach Anspruch 3, dadurch gekennzeichnet, dass der erste Verstärker (11, 20) einen Stromspiegelverstärker umfasst, der einen FET des N-Typs als Eingangsgate verwendet, und der zweite Verstärker (12, 30) einen Stromspiegelverstärker umfasst, der einen FET des P-Typs als Eingangsgate verwendet.
  7. Eingangspufferschaltung nach Anspruch 3, ferner dadurch gekennzeichnet, dass sie eine Verriegelungsschaltung (41, 43) umfasst, die das Ausgangssignal verriegelt.
  8. Integrierte Schaltungsvorrichtung, die die Eingangspufferschaltung nach einem der Ansprüche 1 bis 7 umfasst, wobei das Ausgangssignal ein Erfassungssignal ist.
  9. Integrierte Schaltungsvorrichtung nach Anspruch 8, bei der das Eingangssignal ein erstes Eingangssignal ist und die ferner umfasst: eine Schaltung (55, 57), die synchron mit Veränderungen des Erfassungssignals arbeitet, die der ersten Veränderung und der zweiten Veränderung entsprechen.
  10. Integrierte Schaltungsvorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die Schaltung (55, 57) eine Eingangsschaltung (57) umfasst, die das zweite Eingangssignal verriegelt.
  11. Integrierte Schaltungsvorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass die Schaltung (57) umfasst: eine erste Verriegelungsschaltung (51), die das zweite Eingangssignal als Reaktion auf die erste Veränderung verriegelt, und eine zweite Verriegelungsschaltung (52), die das zweite Eingangssignal als Reaktion auf die zweite Veränderung verriegelt.
  12. Integrierte Schaltungsvorrichtung nach Anspruch 9, ferner dadurch gekennzeichnet, dass sie eine Steuersignalempfangsschaltung (58) umfasst, die ein Steuersignal zum Steuern des ersten Verstärkers (11, 20) und des zweiten Verstärkers (12, 30) abhängig davon, ob der erste Verstärker (11, 20) oder der zweite Verstärker (12, 30) arbeitet, empfängt, so dass ein Timing für ein Starten des Empfangs des ersten Eingangssignals gesteuert werden kann.
  13. Integrierte Schaltungsvorrichtung nach Anspruch 12, ferner dadurch gekennzeichnet, dass sie umfasst: Mittel (60) zum Bestimmen, ob eine erste Kante des ersten Eingangssignals, die unmittelbar nach dem Starten des Empfangs des ersten Eingangssignals erfasst wird, eine ansteigende Kante oder eine abfallende Kante ist, und Mittel (61) zum Vorsehen des Erfassungssignals an der Schaltung, wenn die erste Kante eine ansteigende Kante ist, und zum Vorsehen eines Inversen des Erfassungssignals an der Schaltung, wenn die erste Kante eine abfallende Kante ist.
  14. Integrierte Schaltungsvorrichtung nach Anspruch 8, bei der das Rückführsignal den ersten Verstärker (11, 20) so steuert, dass er eine Größe eines ihn antreibenden Stroms während einer Periode von der ersten Veränderung bis zur zweiten Veränderung verringert, so dass ein Timing der zweiten Veränderung nur von dem zweiten Verstärker (12, 30) abhängt, und den zweiten Verstärker (12, 30) so steuert, dass er eine Größe des ihn antreibenden Stroms während einer Periode von der zweiten Veränderung bis zur ersten Veränderung so steuert, dass ein Timing der ersten Veränderung nur von dem ersten Verstärker (11, 20) abhängt, und die ferner umfasst: eine Schaltung (55, 57), die synchron mit Veränderungen des Ausgangssignals arbeitet, die der ersten Veränderung und der zweiten Veränderung entsprechen, und eine Steuersignalempfangsschaltung (58), die ein Steuersignal zum Steuern des ersten Verstärkers (11, 20) und des zweiten Verstärkers (12, 30) abhängig davon, ob der erste Verstärker (11, 20) und der zweite Verstärker (12, 30) einge schaltet sind, empfängt, so dass das Steuersignal ein Timing für ein Starten einer Eingabe des Eingangssignals steuert.
  15. Halbleiterspeichervorrichtung, die die Eingangspufferschaltung nach einem der Ansprüche 1 bis 7 umfasst, zusammen mit: einer Schaltung (57), die synchron mit Veränderungen des Ausgangssignals arbeitet, die der ersten Veränderung und der zweiten Veränderung entsprechen, wobei die Schaltung (57) eine erste Verriegelungsschaltung (51), die ein zweites Eingangssignal als Reaktion auf die erste Veränderung verriegelt, und eine zweite Verriegelungsschaltung (52) aufweist, die das zweite Eingangssignal als Reaktion auf die zweite Veränderung verriegelt, und einer Speicherkernschaltung (254, 255) zum Speichern des zweiten Eingangssignals.
  16. Halbleiterspeichervorrichtung, die die Eingangspufferschaltung nach einem der Ansprüche 1 bis 7 umfasst, zusammen mit: einer Steuersignalempfangsschaltung (58), die ein Steuersignal zum Steuern des ersten Verstärkers (11, 20) und des zweiten Verstärkers (12, 30) abhängig davon, ob der erste Verstärker (11, 20) und der zweite Verstärker (12, 30) arbeiten, empfängt, so dass ein Timing für ein Starten des Empfangs des ersten Eingangssignals gesteuert werden kann, einer Schaltung (57), die durch synchrones Arbeiten mit Veränderungen des Ausgangssignals, die der ersten und der zweiten Veränderung entsprechen, ein zweites Eingangssignal empfängt, und einer Speicherkernschaltung (254, 255) zum Speichern des zweiten Eingangssignals.
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