經濟部中央標準局員工消費合作社印製 A7 _ B7 五、發明説明（1 ) 本發明係大致有闞於半導體元件之輸入電路*且更明 確地說係有關於利用高信號頻率以高速操作之一積體電路 〇 第1圖為一電路圖，顯示用於半導體元件之相關技藝 的輸入緵衝器例。此輸入媛衝器運用一電流鏡放大器，其 包括P型FET(場效應電晶體）1與2及N型FET3至5。 該輸入媛衝器進一步包括反相器6至8K串聯被連接於N 型FET 3排極側上被提供之A點上。該等反相器6至8就 一輸出波節Out用作為一驅動器媛衝器。該電流鏡放大器 依被施加於一電力波節POWER-on之電壓而被開或關。 被輸入至一輸入波節CLK-in之一時鐘信號CLK與被施 加至一基準電壓波節之基準電壓Vref比較。當時鐘信號CLK 之電壓高於基準電壓Vref時，在A點之電壓變成為「低」 。反相器6至8在A點將該信號反相，以在該電壓波節Out 產生一「高J信號。當時鐘信號CLK具有比基準電壓Vref 低的電壓時，一「高」電壓在A點出現。此「高」電壓被 反相器6至8反相，以在該輸出波節Out產生一「低j信 號。 第2圖為一時序圖，顯示在操作該輸入緩衝器之際， . 在該時鐘信號CLK、A點之電壓、與基準電壓Vref間的閫 係。 第1圖之輸入諼衝器具有的問題在於輸入鑀衝器之故 障可能造成時鐘頻率之上升或電氣電流邊緣之降低。就 第2圖顯示者N型FET 3之閘電壓（時鐘信號CLK)維持與 N型FET 3之排極電壓（在A點之電壓）實際相反的相位 本紙张尺度適用中國國家標準（CNS ) A4規格（210 X 29?公釐） (請先閱较背面之•注意事項再填寫本頁) 1^1 HH ^^^1 --eJI —II 111 I ^ I i I I il··. ί In 1^1 1^1 - I ^^^1 五、發明説明（2 ) A7 B7 經濟部中央標準局員工消費合作社印裝 ，使得在A點之信號品質降低因該時鐘信號CLK增加其頻 率時，閘與排極間的共生電容而變成明顯。 第3圖為一時序圖，顯示此信號品質降低。在第3圖 之例中•在A點的信號品質降低僅出現成為電氣電流邊緣 之降低。然而時鐘信號CLK之頻率的進一步增加，將進一 步使A點處之信號惡化，其程度足可達使該信號無法與雜 訊區別。就算如在第3圖顯示僅出現電氣電流邊緣的降低 ，在A點取得信號作為輸入的反相器6可能無法操作以產 生期望的结果。 因之，其有須能應付高頻時鐘輸入之輸入缓衝器電路 的需求。這種輸入緩衝器使得形成各式構造的系統成為可 能，而此在Μ前是不可能的。 因之*其就各式糸統構造之領域有須能應付高頻時鐘 輸入的進一步需求。 因之，本發明之總目標為提供一種输入緩衝器電路與 系統構造*其能滿足上述的需求。 本發明之另一且更明確的目檷為提供一種输入缓衝器 電路，其能應付高頻的時鐘输入。 為了達成依據本發明之上述目檷，一输入媛衝器電路 包括一第一放大器，利用偵測一輸入信號之上揚邊緣造成 一输出信號內之一第一變化、一第二放大器，利用偵測該 輸入信號之下降邊緣造成該輪出信號内之一第二變化、Κ 及一迴饋路徑迴饋該輸出信號作為該第一放大器與該第二 鑀衝器之邇饋信號。該迴饋信號控制該第二放大器，使得 背 之_ 注 項 再 填I裝 頁 訂 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（2Ι0Χ297公釐） 3吣42 A7 _______B7_ 五、發明説明（4 ) 率。這種構造達成該積體電路元件之高速作業。 為了達成依據本發明之前述目標•一種積體電路元件 包括一第一時鐘輸入電路接收一第一時鐘信號，一第一資 料輸入電路接收與該第一時鐘信號同步的一第一資料信號 ，一第二時鐘輸入電路接收一第二時鑌信號，一第二資料 輸入電路接收與該第二時鐘信號同步的一第二資料信號， Μ及一控制電路控制Μ根據開始接收該第一資料信號之時 序來控制開始接收該第二資料信號之時序。 在使用上逑的積體電路元件時，該第一時鐘信號可被 用於輸入位址/命令信號，且與可用於輸入/輸出資料信 號之第二時鐘信號被分離地提供。由於該第二時鐘信號係 專用於資料輸入/輸出之使用而被提供•該第一時鐘信號 不須與該等資料信號成同步。進而言之，開始接收第二資 料信號之時序控制係根據接收該第一資料信號之時序而被 決定，所Μ在同步於二分離時鐘電壓的二系統間的時序控 制可被維持。 本發明之其他目標與進一步特色可由下列詳细描述在 讀取相闞附圖下成為明瞭的。 經濟部中央標準局員工消費合作社印製 第1圖為一電路圖，顯示用於積體電路元件相_技藝 之輸入緵衝器例； 第2圖為一時序圖，顯示在第1圖之輸入鑀衝器作業 之際，一時鐘信號、於Α點之電壓與基準電壓Vref間的關 係； 第3圖為一時序圖，顯示被輸入媛衝.器所偵測的信號 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 ___E_ 五、發明説明（5 ) 品質降低； 第4圖為一說明圖，顯示依據本發明原理之輸入媛衝 器電路； 第5圖為一時序圖，顯示在第4圖之電路中* —時鐘 信號與於N點處之電壓間的覲係； 第6圖為一電路圖，顯示依據本發明原理之輸入緩衝 器電路的第一實施例； 第7圖為一時序圖•顯示第6圖中顯示之於A點至D 點的電壓變化； 第8圖為一電路圖，顯示依據本發明原理之輸入緩衝 器電路第一實施例的變化； 第9圖為一電路圖，顯示依據本發明原理之輪入媛衝 器電路的第二實施例； 第10圖為就時鐘信號输入蓮用本發明之輸入媛衝器電 路的一設施方塊圖； 第11圖為一說明圖，用Μ解釋一時鐘信號變成與基準 電壓Vref相同位準的問題； 經濟部中央標準局員工消費合作社印製 第12圖為一設施之方瑰圈，其被提供設施K除去附加 於第10圖之中間電壓位準的問題； 第13A至13D圖為時序圖，顯示~控制信號與該時鐘信 號間的時序闞係； 第14圖為一電路圖，其根據一閂作業究於一上揚邊緣 或一下降邊緣開始而逆轉被供應至內部元件之時鐘信號的 相位關係； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3如42 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（6 ) 第15圖為一電路圖，其確定該時鐘信號之變化； 第16圖為使用二時鐘信號之糸統的方塊圖； 第17圖為就電力控制產生一控制信號之電路例的一電 路圖； 第18A至18D圖為時序圖·顯示一控制信號與一回波時 鐘信號間的時序關係； 第19圖為根據程式可控制該控制信號時序的一電路例 之電路圖； 第2 0圖為實施串聯至並聯轉換之一電路的方塊圖； 第21A至210圖為解釋第2Q圖之電路作桊的時序圖； 第2 2圃為產生與一糸統時鐘信號成預設相位闞係之回 波時鐘信號的電路方塊圖； 第23圖為一說明圖，說明一晶片内部配置之例；以及 第24A至24C圖為說明圖，顯示使用二時鐘來實施命令 轉移與資料轉移之一糸統例。 下文中，本發明之原理與實施例將參照附圖被描述。 第4圖為一說明圖，顯示依據本發明原理之一輸入媛 衝器電路。第4圖之輸入媛衡器電路10包括一上揚邊緣偵 测軍元11、一下降邊緣偵測單元12與一閘13。 上揚邊緣偵測單元11偵測輸入至輸入波節In之時鐘信 號CLK的上揚，並將N點之電壓位準改變為「高」。下降 邊緣偵測單元12偵測被提供於輸入波節In之時鐘信號CLK 的下降，並將N點之電壓位準切換為「低」。閘13將出現 在N點之信號Μ稍微延遲供應至輸出波節Out，並將延遲 $紙張又度適用中國國家標準(〔、5)八4規格（210父297公釐） -丨·_ - - -1 m· m nn nn n (請先閱灰背面之_注意事項再填寫本頁) -，?τ 經濟部中央標準局員工消費合作社印製 321742 Μ B7 五、發明説明（3 ) 該第一變化之時序僅依該第一放大器而定，並控制該第一 放大器，使得該第二變化之時序僅依該時序放大器而定。 上述的設施使用該第一媛衝器專用於偵測該輸入信號 之上揚邊緣，並使用該第二媛衝器專用於偵測該輸入信號 之下降邊緣，而Μ該迴饋信號控制該輸入緩衝器與該輪出 鑀衝器，使得邊緣偵測之時序僅依目前正偵測一邊緣的該 等缓衝器之一的操作而定。由於專用的第一媛衝器與專用 的第二缓衝器可偵測邊緣而不致彼此干擾，上揚邊緣與下 降邊緣之精確偵测可被達成•就算是一高頻信號被用作為 其輸入信號。 本發明仍有之另一目檷為提供各式的系統構造*其可 應付高頻時鐘信號之使用。 為了達成依據本發明之上述目標，一種接收一第一輸 入信號之積體電路元件，包括一第一放大器，利用偵測一 輸入信號之上揚邊緣造成一輸出信號内之一第一變化、一 第二放大器，利用偵測該輸入信號之下降邊緣造成該輸出 信號內之一第二變化、Μ及一迴饋路徑迴鏔該輸出信號作 為該第一放大器與該第二媛衡器之迴饋信號。該酒饋信號 控制該第二放大器，使得該第一變化之時序僅依該第一放 大器而定·並控制該第一放大器*使得該第二變化之時序 僅依該時序放大器而定。 上述的積體電路元件可使用一時鐘信號（該第一輸入 信號）之上揚邊緣下降邊緣二者用以使該電路之同步化有 效•使得該電路之最高作業頻率可Μ等於該時鐘信號之頻 本紙張尺度適用中國國家標準（CNS ) A4規格（2!OX 297公釐） HI In In f - ^1* In I--- f i i— ^^^1 n^— ml 、一3SJ1-1 n^i In ^^^1 ml (請先^讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（7 的信號迴饋至上揚邊緣偵測單元11與下降邊緣偵測單元12 此迴饋信號被用於控制上揚邊緣偵测單元11與下降邊 緣偵測單元12内部電路之電氣電流耗用。該等迴饋信號控 制上揚邊緣偵測單元11與下降邊緣偵测單元12,使得在N 點的電壓上揚僅與上揚邊緣偵測單元11之作業相依，且在 N點的電壓下降僅與下降邊緣偵测單元12之作業相依。 經濟部十央標準局員工消費合作社印裝 第5圖為一時序圖，顯示在第4圖之電路中· 一時鐘 信號與於N點處之電®間的關係。就如第5圖顯示者，時 鐘信號CLK之上揚被上揚邊緣偵测軍元11偵测•其將A點 之電壓改變為「高J 。在回應於N點處電壓之改變為「高 」，被閘13延遲之一「高J信號被迴饋至上揚邊緣偵测單 元11。此迴饋「高」信號將上揚邊緣偵測單元11内部電路 的電流量控制至在N點處之電壓不會變化的程度。下降邊 緣偵測單元12偵測時鐘信號CLK之下降，以將N點之電壓 改變為「低」。在切換N點之電壓為「低」之際，閘13迴 饋一延遲「低」信號至下降邊緣偵測單元12。下降邊緣偵 测單元12之内部電路的電流量被該迴饋「低」信號控制達 到在N點電壓不會麥化之程度。 該等内部電路電流量之控制使得在N點之電壓僅依該 上揚邊緣偵测單元11之作業而有一上揚，並使得在N點之 電壓僅依該下降邊緣偵测單元12而有一下降。此控制之詳 緬描述將在下面被提供。
N點為上揚邊緣偵测單元11與下降邊緣偵測軍元12M 本纸張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） 10 經濟部中央標準局員工消費合作社印製 321742 A7 B7 五、發明説明（8 ) 並聯被配置間之一連接點。例如，當在N點之電壓為「高 」時，上揚邊緣偵测單元11之一輸出為「高」•且下降邊 緣偵测單元12之一輸出為浮控（具有高輸出阻抗）。然後 ，下降逢緣偵測簞元12在時鐘信號CLK中偵測到一下降Μ 降低Ν點之電壓。在如此做下，下降邊緣偵測單元12必須 產生一「低」輸出，且上揚邊緣偵測單元11必須使其輸出 浮控。Ν點電壓變化為「低」之時序必須僅被下降邊緣偵 測軍元12所操控。為達成此點，上揚邊緣偵测軍元11之輸 出被較佳地轉變成維持「高」位準之輸出狀態，而在下降 邊緣偵測單元12之輪出實際被改變成「低」前，不致在下 降邊緣偵測單元12之輸出阻礙變化。 為了達成此輸出狀態，上揚邊緣偵測單元11之輸出可 在此偵測到時鐘信號CLK之上揚的上揚邊緣偵測單元11改 變其輸出為「高J位準後，經由一高阻抗被耦合於此「高 」位準。此耦合係在該迴饋信號之控制被達成。由於下降 邊緣偵測單元12之輸出在此點仍為浮控的，Ν點之電壓仍 維持於「高」位準。然後，下降邊緣偵測單元12在偵測到 時鐘信號CLK中之下降下，由浮控狀態改變其輸出成為「 低」位準（將該輸出耦合至接地線）。由於上揚邊緣偵測 單元11已很少經由該電阻維持其输出於「高」位準，下降 邊緣偵测單元12之「低J输出（被耦於接地線）使得在Ν 點之電壓實際為「低」。在此方式下* Ν點之電壓下降僅 被下降邊緣偵测單元12所操控。 同樣地，下降逢緣偵測軍元12之輪出在下降邊緣偵測 本紙浪又度適用中國國家標準（CNS ) A4規格（2l〇X29*7公釐） 11 (請先聞"背面之一注意事項再填寫本頁) ..---：--· 裝·
、tT 五、發明説明（9 ) A7 B7 經濟部中央標準局員工消費合作社印裝 單元12藉由偵測該時鐘信號CLK之一下降邊緣而改變其輪 出為「低J後，根據該迺饋信號經由一高阻抗被耦合於該 「低」位準。在如此做下，N點電壓之上揚時序僅依上揚 邊緣偵測單元11之作業而定。 在此方式下，上揚逢緣偵測單元11與下降邊緣偵測箪 元12可提供上揚邊緣與下降邊緣之精確偵測。 在上揚邊緣偵测單元11中之電氣電流控制亦允許上揚 邊緣偵測單元11在上揚邊緣偵測單元11偵測時鐘信號之上 揚後，準備在下一個時鐘時序對變化為「低」給予快速地 回應。同樣地，在偵測時鐘信號CLK之下降後，下降邊緣 偵測單元12可就下一個時鐘時序改變為「高j被妥善地準 備來提供一快速的回應。這種電氣電流控制亦有助於在上 揚邊緣偵测單元11與下降邊緣偵测單元12降低額外的電力 消耗。 第6圖為一電路圖，顯示依據本發明原理之輸入媛衝 器電路的第一實施例。第6圖之一輸人鍰衝器電路15包括 一上揚邊緣偵測單元20、一下降邊緣偵測單元30、一電源 供應部反相器40、以及輸出部反相器41與42。電源供應部 反相器4Q使施加於電力波節POWER-on之電力電壓反相，並 將反相後之電力信號供應給下降邊緣偵測單元30。當此反 相後電力信號為「低」位準時，下降邊緣偵測軍元30會控 制。輸出部反相器41與42對應於第4圖之閘13。 上揚邊緣偵测軍元2 0包括一電流鏡放大器，包含有P 型FET 21與22及N型FET 23與25、一 P型FET 26接收該電 請 先 閱 背 面 之 注― 意 事 項 再 填装裝 頁 訂 丄 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2.97公釐） 12 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（10 ) 流鏡放大器之輸出作為閘輸入、Μ及一 N型FET 27控制該 電流鏡放大器之電氣電流量。供應至時鐘輸入波節CLK-in 之一時鐘信號CLK被輸人該電流鏡放大器，其輪出控制P 型FET 26有關其是打開或闞閉。 下降邊緣偵測單元30包括一電流鏡放大器，包含有N 型FET 31與32及P型FET 33至35、一 N型FET 36接收該電 流鏡放大器之輸出作為閘输入、K及一 P型FET 37控制該 電流鏡放大器之電氣電流量。提供於時鐘輸入波節CLK-in 之該時鐘信號被輸入電流鏡放大器，其輪出控制N型FET 36之開/鼷。 P型FET 26之一排吸被連接至N型FET 36之一排極， 且在P型FET 26與N型FET 36間連接之一點提供上揚邊緣 偵測單元20與下降邊緣偵測軍元30之共同輸出。此共同輸 出被供應給輸出部反相器41。輸出部反相器41之輸出被提 供至N型FET 27作為閘輸入用於上揚邊緣偵測單元2Q之電 流控制及被提供至P型FET 37用於下降邊緣偵測單元30之 電流控制。同樣地，輸出部反相器41之輸出被輸出部反相 器42加以反相* K被供應作為在輸出波節Out之輸入媛衝 器電路15之一輸出信號。 第7圖為一時序圖，顯示第6圖中顯示之於A點至D 點的電壓變化。就如在第7圖中顯示者，在時鐘信號CLK 上揚之際，上揚邊緣偵測單元20之電流鏡放大器的输出， 即電壓A (在A點之電壓）具有一下降處。上揚邊緣偵測 單元20之P型FET 26在回應下被打開，使得上揚邊緣偵测 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 13 (請先閱If背面之^一意事項再填寫本頁) -訂------1 冰------ 經濟部中央橾準局員工消費合作社印製 Α7 Β7 五、發明説明（11) 單元20之輸出，即電壓c (在C點之電壓）具有一上揚處 。換句話說，上揚邊緣偵測單元2 0偵測時鐘信號CLK之上 揚，並將其輸出（電壓C)改變為「高」。 當電壓C變成「高」時，輸出部反相器41之輸出，即 電壓D (在D點之電壓）以某些延遲被轉變成「低」。在 接收電壓D作為迴饋信號下，土揚邊緣偵測單元2Ί3闞掉N 型FET 27,其被提供用於上揚邊緣偵測單元20之電流控制 27之闞掉造成上揚邊緣偵測單元20之電流鏡放 大器電流量降低之结果，而如第7圖顯示地將電壓A部份 地上揚至電壓位準VI。P型FET 26K此電壓位準VI維持一 弱的打開狀態。上揚邊緣偵测單元20之輸出C點因而經由 P型FET 26之一内部高電阻被耦合於該「高」電壓位準。 其结果為，電壓C維持於「高」位準。 在改變時鐘信號CLK之「低J時，下降邊緣偵測單元 30之電流鏡放大器之輸出，即電壓B (在B點之電懕）被 上揚。下降邊緣偵測軍元30之N型FET 36在回應下被打開 而導致電壓C之一下降•其為下降邊緣偵测單元3Q之输出 。換言之，下降邊緣偵測單元30偵測時鐘信號CLK之該下 降Μ改變其輸出（電壓C)為「低」。在此時間點，上揚 邊緣偵測單元20之輸出經由弱打開狀態之Ρ型FET 26的内 部高電阻被耦合於該「高」電壓位準。因而，電颳C之下 降時序唯獨由下降邊緣偵測單元30之作業所決定。 當電壓C變成「低」時，輸出部反相器41之輸出，即 電壓D (在D點之電壓）以某些延遅被轉變成「低」。在 本纸張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） 14 (請先¾讀背面之Vi意事項再填寫本頁) .裝· 訂 經濟部中央標準局員工消費合作社印製 3〜 A7 B7 五、發明説明（12 ) 接收電颳D作為迴饋信.號下，下降邊緣偵測單元30關掉P 型FET 37·其被提供用於下降邊緣偵測單元30之電流控制 。PSFET 37之關掉造成下降邊緣偵測單元3Q之電流鏡放 大器電流量降低之结果，而如第7圖顯示地將電壓B部份 地下降至電壓位準V2。N型FET 36M此電壓位準V2維持一 弱的打開狀態。下降邊緣偵測單元30之輸出C點因而經由 N型FET 36之一内部高電阻被耦合於該「高」電颳位準。 其结果為，電壓C維持於「低」位準。當時鐘信號CLK在 下一個時序被改變為「高」時，上揚邊緣偵測單元2Q之作 業將唯獨決定電壓C之上揚時序。 在此方式下，依據第一賁施例之輪入媛衝器電路15精 確地偵测上揚邊緣與下降邊緣。同樣地，被迴饋信號所進 行的位準控制允許上揚邊緣偵測單元20在偵测到時鐘電壓 CLK之一上揚邊緣後，準備對在下一個時鐘時序改變為「 低」產生一快速的回應。同樣地，下降邊緣偵测單元30在 偵测到該時鐘信號CU之一下降邊绦後•可對轉移為將在 下一個時鐘時序被做成的「高」提供快速之回應。在此方 式下•輸入媛衝器電路15達成在高作業頻率下之穩定作業 Ο 第8圖為一電路圖，顯示依據本發明原理之輸入緩衝 器電路第一實施例的變化。在第8圖中，與第6圖相同的 元件以相同的數字被參照，且其描述將被省略。 在第8圖之輸入缓衝器電路中，一反相器43在除了第 6圃之輸入媛衝器電路15外被提供。反相器43與反相器41 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 15 (請先閱_讀背面之_注意事項再填寫本頁) *裝. 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（13 ) 形成一閂電路用以閂住在C點之電壓。此構造促成霣壓C (在C點之電壓）維持於「高J位準，就算第7圖之電壓 位準VI上升到完全鼷掉上揚邊緣偵测單元20之P型FET 26 的位準亦然。同樣地•電壓C可保留於「高J位準，就算 第7圖之電壓位準V2下降到完全關掉下降邊緣偵測單元30 之N型FET 3 6的位準亦然。因此，該電路之作業可被做得 更可靠。進而言之，就算施加於電力波節POWER-οη之電壓 被闞掉以切斷電源*閂電路之資枓閂功能仍作用Μ維持輸 出信號位準，而防止下一级電路之故障。 進而言之，此具有閂電路之構造可省略Ν型FET 25與 Ρ型FET 35,其例如被施加於霄力波節POWER-on之電壓所 驅動。這些FET之省略根據該迴饋信號•藉由完全切斷上 揚邊緣偵测單元2D與下降邊緣偵测單元30之電力，而達成 電力消耗之進一步降低。 第9圖為一電路圖，顯示依據本發明原理之输入鑀癣 器電路的第二實施例。在第9圓中，與第6圖相同的元件 Μ相同的數字被參照，且其描述將被省略。 在第9圖中，輸入缓衝器霄路15Β包括下降邊緣偵測 單元30、一 NAUDII 路 44、一 N0R電路45、一 Ρ 型FET 46、 及一 N 型 FET 47。 NAND電路44在其一输入接收電壓C，其為上揚邊緣偵 测軍元20與下降邊緣偵測單元3D之輪出，且在其另外的輸 入接收一信號，其被施加於電力波節P0WER-on。N0R罨路 45在其一輸入接收電壓C，其為上揚邊緣偵测單元2Q與下 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 16 (請先閱讀背面之_注意事項再填寫本頁) ^衣---—--訂— ----1 -I 隊"~ ---- 經濟部中央標準局員工消費合作社印製 A7
五、發明説明（i” 降邊緣偵测單元30之输出，且在其另外的输入接收被施加 於該電力波節POWER-οη之信號的反相。 當電力波節POWER-οη接收一「髙」電壓（開電），每 一 NAND電路44與N0R電路45作用成一反相器，取得C點之 電壓作為其輸入。當電力波節POWER-οη被提供一「低J電 壓（關電）時* NAND電路44在所有時間輪出「高J *且N0R 電路45在所有時間產生「低」。 其結果為，當電力翮掉時，P型FET 46與N型FET 47 被關掉，而不會有輸出電壓出現於P型FET 4 6與N型FET 47之排極間被提供的輸出波節Out。即，此輸出波節Out為 浮控的。此外，接收HAND 44之輸出作為迴饋信號的下降 邊緣偵測單元3 0被完全由電力切斷Μ被置於不作用的狀態 ，且接收NOR電路45之輸出作為迴饋信號之上揚邊緣偵測 單元2 0亦被完全由電力切斷以被置於不作用的狀態。 當電力打開時，上揚邊緣偵測單元2 0與下降邊緣偵測 軍元30之輸出（在C點之電壓）被HAND電路44與NOR電路 45反相，且被反相後信號被供應至P型FET 46與N型FET 47之閘。因而，當在C點之電壓為「高J時，输出波節Out 產生一「高」信號。另一方面，當在C點之電壓為「低J 時，输出波節Out提供一「低」信號。 總之，依據第二實施例之第9圖的输入緩街器電路15B Μ與第6圖之輸入壊衝器電路15在電力打開時之相同方式 作業。當電力為閨掉時，上揚邊緣偵測單元20與下降邊緣 偵測單元30被做成不作用Μ降低額外的電力消耗，而Μ输 本紙伕尺度適用中國國家標準（CNS〉A4規格（210X29*7公釐） 17 (請先聞Tw背面之泣意事項再填寫本頁) 裝· 訂 經濟部中央標準局員工消費合作社印製 Α7 Β7 i、發明説明（15 ) 出波節Out為浮控的。在此方式下，電力電壓之開/關可 控制第二實施例之輸入媛衝器電路15B之有醑其是有作用 或不作用的。 依據上述本發明之原理，當輪入時鐘信號具有高頻時 ，該輪入媛衡器電路達成上揚邊緣與下降邊緣之精確偵測 。上面的描述係Μ取時鐘輸人作為例子，但很明顯的是， 本發明之原理可被應用於任何輸入信號。 依據本發明之輸入媛衝器電路的使用使得提供各式糸 統構造成為可能，其在慣常上曾是不可能的。這類構造之 描述將在下面被給予。 第10圖為就時鐘信號輸入運用本發明之輸入鑀衝器電 路的一設腌方塊圖。第10圖之一設施50包括依據本發明原 理之時鐘信號輸入媛衝器電路15Β、主閂51與52、從閂53 與54、一内部電路55、Κ及用Μ使一時鐘信號CLK反相之 反相器56。此時鐘信號輸入嬢衝器電路15Β與第9圖之輸 入鑀衡器電路15Β相同•且其描述將被省略。主閂51與52 及從閂53與54組成一閂型式之資料輸入電路57。 時鐘信號輪入鑀衝器電路15Β能提供上揚邊緣與下降 邊緣之精確偵测，就算輸入時鐘信號具有高頻亦然。相闞 技藝之輸入媛衝器電路（第1圖）在偵測上揚邊緣未具有 足夠的精確*雖然其在偵測上揚邊緣具有滿意的精確性。 這種輸入媛衝器電路無法提供下降邊緣霄路之時序精準地 足Μ被用於資料輸入電路之類的時序控制。然而在第10圖 中*時鏞信號輸人媛衝器電路15Β被運用成一輸入鑀衝器 本紙張尺度適用中國國家標準（CNS ) Α4規格（2!0乂 297公釐） 18 (請先閲请背面之注意事項再填寫本頁) *τ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（Μ) 電路，用Μ接收該時鐘信號輸入，使時鐘信號CLK之該等 下降邊緣可被用於時序控制。 就如第10圈顯示者·資料輸入電路57包含閂51至54。 第10圖之構造使藉由時鐘信號輪入嫒衡器電路所創造之時 鐘信號CLK的一延遲作為設定時間來對資料輸入電路57設 定適當的資料讚取時序成為可能。 資料輪入電路57之每一閂在供應至其處的各別輸入時 鐘之上揚邊緣閂住輸入資料。主閂51接收時鐘信號CLK以 在該時鐘信號CLK之上揚邊緣閂住輸入實料。從閂53接收 時鐘信號CLK之一反相信號CLK之一反相信號/CLK (此後 之符號代表一反相），以在時鐘信號CLK之下降 邊緣閂住主閂51之輪出。主閂52接收時鐘信號CLK之反相 信號/CLKK在時鐘信號CLK之下降邊緣閂住該輸入資料。 從閂54接收時鐘信號CLKM在時鐘信號CU之上揚邊緣閂住 主閂52之輸出。在此方式下，時鐘信號CLK之上揚逢緣與 下降邊緣二者被用作為資料讀取時序•故資料謓取作業係 在時鐘信號之兩倍頻率下被執行。 就如第10圖顯示者，被資料輸入電路57閂住之輸入資 料被供應給内部電路55。若第10圖之設施5 0例如為一 RAM *該内部電路55為心電路之類。被時鐘信號输入媛衝器電 路15B所偵測之時鐘信號CLK被供應給内部霣路55，其將之 使用於時序控制。 參照第10圖之描述已Μ採取賁料输入霣路57為例而被 提供*但很顯然的是，時鐘信號輪入缓衝器電路15Β可與 本紙诙尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 19 (請先閱#*背面之ίΐ-意事項再填寫本頁) 裝. 訂 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（17 ) 任何信號输入電路組合而被使用。進而言之*類似於第10 圖之構造可就信號輪出電路被使用，其中上揚邊緣與下降 邊緣二者被用於使信號間之同步化生效。 在如第10圖顯示之使用時鐘信號CLK上揚邊緣與下降 邊緣二者Μ使同步化生效的系統中，一信號输入/輪出系 統之最高頻率可等於時鐘信號CLK之頻率。此一構造具有 之優點在於用Κ實作系統之印刷電路板設計變得較容易。 依據本發明原理之時鐘信號輸人緩衝器電路15Β適於 使用高頻信號之資料傳輸，且因而可與例如為高達小振幅 界面標準SSTL (短線串聯接頭邏輯），其已被JEDEC (美 國電子業協會之一分支組織）採用為業界標準。不幸的是 ，SSTL具有之問題在於一信號位準變成與在該糸統斷電期 間之際的基準電壓Vref位準相同。 / 第11圖為一說明圖*用Μ解釋一時鐘信號CLK變成與 基準電M Vref相同位準的問題。就如第11圖中顯示者，時 鐘信號CLK在斷電期間之際與基準電壓Vref具有相同的信 號，並包括因各種成因而混合的小雜訊。當此一時鐘信號 CLK被輸入相闞技藝之输入媛衝器電路（第1圖）時•該 輪入缓衝器電路可能偵測到這些小雜訊作為信號Μ產生假 時鐘脈衡。相同的問題不僅於該等输入時鐘信號被發現* 亦可在其他输入信號中被覼察到。 一中間電壓位準之此問題可藉由提供控制信號來控制 依據本發明之第9圖時鐘信號输入媛衝器霣路15Β的開/ 關而被克服。克胆此問題之方法將在下面被描述。 (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 本紙浪尺度適用中國國家標隼（CNS ) Α4規格（210X297公釐） 20 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（18) 第12圖為一設施之方塊圖•其被提供設施Μ除去附加 於第10圖之中間電壓位準的問題。在第12圖中*與第10圖 相同的元件以相同的數字參照，且其描述將被省略。 第12圖之一設施包括依據本發明原理之時鐘信號输入 鑀衝器鬣路15Β、内部電路55、反相器56、資科输入電路 57、以及一電力控制單元58。 電力控制單元58接收控制信號FLAG。該控制信號FLAG 指示一時鐘信號輸入開始之時序。 第13A至13D圖為時序圈，顯示一控制信號FLAG與該時 鐘信號CLK間的時序關係。第13A與13B圖及第13C與13D圖 顯示控制信號FLAG與時鐘信號CLK間不同的時序藺係。就 如第13A至13D圖顯示者，當時鐘信號CLK由基準電壓Vref 之位準被改變為真實時鐘脈衝之時序時，控制信號FLAG被 轉變為「高」。 第12圖電力控制軍元58在控制信號FLAG被轉變為「高 」前產生一「低J位準信號。此「低」位準信號被施加於 時鐘信號輸入媛衝器電路15B之電力波節POWER-on。此將 時鐘信號_入媛衡器電路15B置於不作用之狀態。處於不 作用狀態之時鐘信號輸入緩衝器電路15B不會输出假時鐘 脈衝•就算一中間電壓位準被供應於此時鐘信號鑰入時亦 然。 在控制信號FLAG被轉變為「高J後，罨力控制單元58 產生一「高」信號。由電力控制單元58來之此「高」信號 被供應至時鐘信號輸入缓衝器電路15B以將之啟動。由於 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） -21- (請先閱讀背面之注意事項再填寫本頁) 裝.
、1T 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（19 ) 控制信號FLAG在時鐘信號CLK之開始被轉變為「高J ，時 鐘信號輸入媛衝器電路15B偵測一真實時鐘信號CLK，並提 供該偵測到之時鐘信號CLK提供至内部電路55與資料輸入 電路57。 在此方式下，被控制信號所進行之输入電路的電力開 /關控制可防止輸入電路免於偵測具有在如SSTL系统之中 間電壓的信號。 就如第13A至13D圖顯示者，時鐘信號CLK與控制信號 FLAG間有二不同的時序關係。在第13A與13B圖中顯示之時 序翮係，資料輸入電路57啟動在時鐘信號CLK上揚邊緣信 號輸入之閂。在第13C與1 3D圖中顯示之闞係中，資料输入 電路57啟動在時鐘信號CLK下降邊緣信號输入之閂。然而 在如本發明之使用上揚邊緣與下降邊緣二者的系統中，該 等上揚邊緣與下降邊緣以彼此不分別地被處理為較佳。 為了達成此不分別之處理·下列的設定為較佳的。當 閂作業如第13A與13B11般地在時鐘信號CLK之上揚邊緣開 始時*被供應於内部電路55與資料輪入電路57之時鐘信號 CLK以被設定為具有與輸入時鐘信號CLK相同相位為較佳。 另一方面，當閂作業如第13C與1 3D圖般地在時鐘信號CLK 之下降邊緣開始時，被供應於内部電路5 5與實料输入電路 5 7之時鐘信號CLKM被設定為具有與輸入時鐘信號CLK相反 相位為所欲的。 第14圖為一電路圖，其根據一閂作業究於一上播邊緣 或一下降邊緣開始而逆轉被供應至內部元件之時鐘信號的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 22 1— —1: - - n^i I-1— t 1^1 Is— —-1— I —i:= In —I— I- i— HI .....— 本 -- i - — (請先"·讀背面之注意事項再填寫本頁) 經濟部中央標準局員Η消費合作社印製 A7 _______B7_ 五、發明説明（2〇) 相位關係。 第14圖之電路包括第9圖之時鐘信號輸入鑀衝器電路 15B、一時鐘脈衝配置決定單元6QK及一開瞄電路61。時 鐘信號輸入媛衝器電路15B偵測輸入信號CLK並輸出該時鐘 信號CLK。由時鐘信號输入缓衝器電路15B來之時鐘信號CLK 與被反相器56反相的反時鐘信號/CLK被供應給時鐘脈衝 配置決定單元60與開關電路60。 時鐘脈衝配置決定軍元613除了時鐘信號CLK與反時鐘 信號/CLK外接收控制信號FLAG。時鐘脈衝配置決定單元 60確定時鐘信號CLK係在控制信號FLAG之「高」期間由「 高」變化至「低」抑或於相同期間由「低J變化至「高」 。在時鐘信號CLK由「高」變化至「低」下，時鐘脈衝配 置決定單元60在輸出波節L1供應一「高J信號及在輪出波 節L2供應一「低j信號。另一方面，若時鐘信號由「低」 麥化「高J ，時鐘脈衝配置決定軍元60在輪出波節L1輸出 一「低」信號及在輸出波節输出一「高J信號。 開翮電路61包括P型FET 62至65與N型FET 66至69， 其每一個與對懕的P型FET 62至65具有串聯連接。該等P 型FET 62與64及N型FET 67與69之每一被提供有時鐘脈衝 •配置決定軍元60之輪出波節L1作為一閘输入。該等P型FET 63與65及N型FET 66與68具有其閘輸入被連接於時鐘脈衝 配置決定軍元60之輸出波節L2。 當時鐘信號由「高」變化為「低」時，輸出波節L1變 成為「高」且輸出波節L2變成「低」，使得P型FET 63與 本纸張尺度適用中國國家標準（CN'S ) Α4規格（210Χ 297公釐） 23 (請先閱_讀背面之一注意事項再填寫本頁) 裝. 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（21) 65及N型FET 67與69被打開，此結果造成開瞄電路61之输 出波節CLKO產生該反時鐘信號/ CLK與一輪出波節/ CLKO 提供該時鐘信號CLK。 當時鐘信號由「低」變化為「高」時•輸出波節L1變 成為「低」且輸出波節L2變成「高」，使得P型FET 62與 64及N型FET 66與68被打開，此结果造成開闞電路61之輸 出波節CLKO產生該時鐘信號CLK與一該輸出波節/CLKO提 供該反時鐘信諕/CLK。 在此方式下，被供應至内部電路之時鐘信號CLK，其 具有根據該閂作業係於上揚邊緣或於下降邊緣開始而被逆 轉的相位。 第14圖之時鐘脈衝配置決定單元60在該控制信號FLAG 之「開」期間確定該時鐘信號CLK係由「高」變化為「低」 抑或由「低」變化為「高」。 第15圖為確定該時鐘信號之變化的一電路圖。就如第 15圖顯示者•閂70與71按時序地維持在控制信號FLAGt「 高」期間内被輸入之時鐘信號CLK的信號位準。即，在時 鐘信號CLK由「高J為「低」下•閂71與70分別維持「高」 與「低J 。閂71之一輪出被供應給一 AND電路72之一輪入 ，且閂70之一輪出經由一反相器73被供應給AND霣路72的 另一輪入。閂70之输出亦被供應姶一 AND電路74之一输入 ，且閂71之輪出經由一反相器75被供應給九㈣霣路74之另 一输入。因在此情形下，AND電路72之輸出為「高J ，且 AND電路74之輸出為「低J 。 本紙浪尺度適用中國國家櫺準（CNS ) A4規格（210X 297公釐） 24 -----^-----^-裝------訂-----(線 (請先吣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（22 ) 另一方面*在控制信號FLAG之「髙」期間内，當時鐘 信號CLK由「低J轉變為「高」時，閂71與70分別儲存「 低J與「高J。在此情形下，AND電路7 2產生一「低J輸 出，且AND電路74提供一「高」輪出。 在此方式下，其可被確定在控制信號FLAG之「高J期 間内，時鐘信號究為由「高J變化為「低」或由「低」變 化為「高」。 第12圖之設施使用控制信號以排除中間電壓位準之問 題。在第12_中•控制信號FLAG由外部被提供•但也有時 鐘信號CLK須在内部被產生的情形。這類情形之描述將在 下面被提供。 例如在一記憶體設施之資料寫出作業中，一控制器提 供一時鐘信號至該記憶體設施•並與該時鐘信號同步地供 應一位址信號至該記憶體設施。進而言之，該控制器將儲 存於該記憶體設施之一資料信號與該時鐘信號同步地饋給 。一般言之，該控制器被連接至大董數目之晶片·故其須 有鑀街器之助Μ供應該時鐘信號與該位址信號。由於這些 緩衝器所造成的延遲•被該記憶體設施接收之時鐘信號必 然與將被儲存之資料信號不為同步。為避免此點》慣用的 糸統運用一低頻時鐘信號*使得被該等媛衝器造成的延遲 可被忽略。即，鑀衝器延遲慣常地在系統中可用的最大時 鐘頻率置Μ—頂部。 在回應此點之下，一傾如下面所描述的糸統已被提出 〇 本纸張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 25 —^1'{t ^ϋ— I n ^^^1 ^ ai^i ^^^1 In nn nn—/ - (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（23) 第16圖為一使用二時鐘信號之糸統的方塊圖。第16圖 之系統包括一控制器100與一記憶體110。記憶體100包括 一心電路101、一系统時鐘輸出電路1Q2、一位址/命令輸 出電路103、一回波時鐘輸出電路104、一回波時鐘輸入電 路105、一資料輸出電路106、K及一資料输人107。 在控制器1QO中，心電路101產生一糸統時鐘信號SCLK ，並將之供應給系统時鐘輸出電路102。同樣地，心電路 101產生與系統時鐘信號SCLK同步的一位址/命令信號ADD /CMD，並將之提供至位址/命令輸出電路103。系統時鐘 信號SCLK被控制器1QQ之系統時鐘輸出電路102供應給記憶 體110之系統時鐘輸入電路112。位址/命令信號ADD/CMD 被控制器100之位址/命令輸出電路103提供至記憶體110 之位址/命令輸入電路113。在記億體11D中，位址/命令 輸入電路113接收與由糸統時鐘輸入電路112供應之糸統時 鐘信號SCLK同步的位址/命令信號ADD/CMD。被系統時鐘 輪入電路112接收之糸統時鐘信號SCLK與被位址/命令輸 入電路113接收之位址/命令信號ADD/CMD被饋給至記憶體 110之心電路111。 首先，一資料寫出作業將被描述。在控制器100中， 心電路101產生一回波時鐘信號ECLK，其被供應至時鐘輸 出電路1Q4，並產生與回波時鐘信號ECLK的資料信號DATA ，以將之供應至資料輸出電路106。回波時鐘信號ECLK經 由控制器100之時鐘輸出電路104被提供至記憶體110之回 波時鐘輸入電路114。資料信號DATA經由控制器10Q之資料 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨0;<29?公釐） 26 (請先降讀背面之注意事項再填寫本頁) —裝. 、?τ 二線 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（24) 輸出電路10 6被供應至記憶體110之資料輸入電路116。在 記憶體110中，資料輸入電路Π6接收與由回波時鐘輸入電 路114來之回波時鐘信號ECLK同步的資料信號DATA。被資 料輸入電路116接收之資料信號DATA被供應至記憶體110之 心電路111。 接著，一資料讀取作業將被描述。在記憶體110中， 心電路111產生回波時鐘信號ECLK以將之供應至回波時鐘 輸出電路115，且亦產生與回波時鐘信號ECLK同步的資料 信號DATAM將之提供給資料輸出電路117。記憶體110之回 波時鐘輸出電路115送出回波時鐘信號ECLK至控制器100之 回波時鐘輪入電路105。記憶體110之資料輸出電路117將 資料信號DATA傳輸至控制器1QQ之資料輸入電路107。在控 制器100中，資料輸入電路107由回波時鐘輸入電路105接 收與回波時鐘信號ECLK同步的資料信號DATA。然後被資料 輸入電路10 7接收之資料信號DATA被傳送至控制器1QQ之心 電路101。 在此方式下，用Μ輸入位址/命令ADD/CMD之系統時 鐘信號SCLK與用以輸入/輸出資料信號DAT Α之回波時鐘信 號ECLK分離地提供，故媛衝器延遲對時鐘信號頻率設限的 問題可被克服。此即，由於回波時鏞信號ECLK被提供以專 用於資料输入/輸出，系統時鐘信號SCLK不再須與資料信 號DATA同步。 然而在此系統中，如第11圈中所顯示之中間電壓位準 的問題會出現。特別是，由於回波時鐘信號ECLK係雙向而 (請先閱諫背面之ji:意事項再填寫本頁) ^^^1 2· In { »ϋ( n^— —4·^ tn » 裝. ,-ιτ 本紙張又度適用中國國家標準（CNS )八4規格（210X297公釐） 27 經濟部中央標準局員工消費合作杜印製 5〜 A7 -_!Z_ 五、發明説明（25) 非軍向被傳输，回波時鐘信號ECLK在回波時鐘信號ECLK的 切換期間之際必會具有一中間電壓位準。 就如前於第12圖顯示者，被控制信號FLAG對於該输入 媛衡器是否為電力打開的控制可避免中間電壓位準之問題 。在第12圖之設施中*該控制信號FLAG係由外部被提供K 控制該輸入缓衝器。若此構造被應用於第16圖之糸统，控 制器100提供控制信號FLAG給記億體110，且記憶體110根 據此控制信號FLAG控制系統時鐘輪入電路112。至於該回 波時鐘信號ECLK，一控制信號可在記憶體110内部被產生 ，Μ根據此控制信號控制回波時鐘輸入電路114。相同的 方式應用於控制器100，故控制器100可在内部產生一控制 信號Μ控制回波時鐘輸入電路10 5。 第17圖為就電力控制產生一控制信號之電路例的一電 路圖。第17圖一控制信號產生電路120包括閂12 1-1至121-10、HAND電路12 2至130、以及反相器131至141。在第17圖 中•當資料被寫入第16圖之記憶髏110時，該控制信號之 產生被顯示作為一例。 閂121-1至12 1-10K串職被連接K包含一移位暫存器 。奇數編號之閂經由NAND電路128與反相器137接收時鐘信 號CLK。偁數編號之閂經由NAND電路128及反相器138與139 被提供時鐘信號CLK之反相。因此，由閂12 1-1至12卜10所 包含之移位暫存器在該時鐘信號CLK的每半個遇期將資料 向右移位一次。該移位暫存器儲經由反相器131被提供之 寫出信號WRITE。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 28 (請先閱讀背面之注意事項再填寫本頁) •裝------訂-- 九 妹I ----------------- 經濟部令央標準局員工消費合作社印裝 A7 B7 五、發明説明（28) N AND電路122至126根據儲存於該移位暫存器之寫出信 號WRITE偵測一適當的時序。被偵測之時序經由反相器132 、134與136被提供至NAND電路127。NAND電路127之一輸 出被給予^^心電路12 8之一輸入，且“》0電路12 8之另外輸 入接收該控制信號CLK。在此方式下，該移位暫存器未在 NAND電路122、124與126所偵測之時序接受一新的寫出信 號 WRITE。 被NAND 123至125所偵測之時序經由對應的反相器133 至135被提供至HAND電路129。NAND 129之一輸出被反相器 140加以反相*以產生一電力控制信號POWER。被NAND電路 123所偵測之時序被提供至NAND電路130之一输入，且NAND 130之另外輸入接收該時鐘信號CLK。NAND之一输出被反相 器141加以反相，Μ產生一控制信號DD-FLAG，其指示資料 謓入作業之時序。控制信號DD-FLAG之詳细描述將稍後被 提供。 因而被產生之電力控制信號POWER控制第16圖之回波 時鐘輸入電路114。在第16圖中，回波時鐘輸入電路114所 用之電力控制Μ由心電路111延伸出之虛線加以顯示。在 為每一命令提供類似於第17圖之電路下，產生電力控制 POWER (與控制信號DD-FLAG)之時序可根據給予記憶體110 之命令（在第17圖的例中為WRITE命令被給予）而被獲取 。類似於第17圖之電路亦可被用於第16圖之控制器100中 。回波時鐘輸入電路105所用之電力控制以由控制器100之 心電路101延伸出之虛線加以顯示。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 29 ---------一-裝-- (請先M.讀背面.V'注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作杜印製 A7 〜___BZ_ 五、發明説明（27) 第18A至18D圖為時序圖，顯示一控制信號DD-FLAG與 一回波時鐘信號ECLK間的時序關係。第18A及18B圖顯示與 第18C與18D_不同的時序闞係。 控制信號DD-FLAG指示當資料信號DATA與回波時鐘信 號ECLK同步地被謓取時，一資料謓取作業的開始時序。在 下列的描述中*回波時鐘信號ECLK之一脈衝長度被稱為一 週期。控制信號DD-FLAG具有之長度長於一個週期，且短 於一個週期加上在一中間電壓位準结束與隨後「高」位準 開始間延績的回波時鐘信號ECLK的「低」期間。第18A與 18C圖之每一顯示控制信號DD-FLAG之可接受最大長度，即 —個週期加上回波時鐘信號ECU之「低」期間長度。在第 18B與18D圖之每一中，回波時鐘信號ECLK就中間電壓位準 随後之二週期維持為「低」，且在此「低」位準之二通期 後轉變為「高J 。在此情形中*控制信號DD-FLAG之可接 受最大長度如第18A與18C圖顯示地為三個週期（一個通期 加上二個週期）。 開始讀取資料信號D ΑΤΑ之時序係藉由採取控制信號DD -FLAG與回波時鐘信號ECLK間的理輯AND作業而被決定•且 在AND作業结果中的由理輯零至理輯一的第一次變化指示 糸統謓取的開始時序。在第18A與18B圖或第18C與18D圖中 ，資料信號DATA之系統謓取作業開始於回波時鐘信號ECLK 之加上陰影的一時鐘脈衝所指示之時序。就如由比較第18A 18B圖與第18C及18D圖可見的，控制信號DD-FLAG在控制信 號DD-FLAG具有該可接受最大長度時允許二個週期之偏斜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 30 I------------1 •裝------訂------*-線------- (請先讀背面之注意事項再填寫本頁) ' A7 B7 五、發明説明（28 ) (時序誤差）。即，當第17圖之電路產生控制信號DD-FLAG Μ界定資料信號DATA之資料讀取作業的開始時序時，由控 制器10 0被提供至記憶體100之回波時鐘信號ECLK可針對在 記憶體100内被產生的控制信號DD-FLAG具有二個週期之多 的時序誤差。此偏斜之容差使得該系统之設計更容易。 在第17圖之電路中·輸出控制信號DD-FLAG之時序係 由電路内的配線連接所決定，且因而為確定的。 第19圖為根據程式可控制該控制信號DD-FLAG時序的 一電路例之電路圖。第19圖之電路包括一第一時序電路150 與一第二時序電路16Q。 第一時序電路150包括閂15 1-1至151-5、NOR電路152-1 至 152-4、NAND電路 153-1 至 153-5、暫存器 154-1 與 154-2 、以及反相器155-1至155-5。 經濟部中央標準局員工消費合作社印製 閂15 1-1至15 1-5M串聯被連接以形成如第17圈之電路 中的一移位暫存器。時鐘信號CLK經由反相器155-3或反相 器155-4與155-5被提供至閂151-1至151-5。被移位暫存器 謓取之命令CMD於每半個週期被向右移位一次。NAND電路 153-1至153-4接收儲存於移位暫存器中之資料，且根據所 接收之資料偵測適當的時序。 暫存器154-1與15 4-2儲存用以選擇預定時序之賁枓。 儲存於暫存器154-1與15 4-2之資料被U0R電路15 2-1至152-4 解碼，且解碼後之结果啟動NAND電路153-1至153-4的其中 之一，其對應於該預定之時序。然後該被埋擇之時序的信 號經由N AND電路153-5被供應至第二時序電路160。 本纸張尺度適用中國國家標準（CNS ) A4規格（210 X 2S»7公釐） 31 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（29) 該第二時序電路16Q包括閂1614至16卜6、開闞電路 162-1 至 162-16、暫存器 163-1 至 163-4、反相器 164-1 至 164-12、Μ及NAND電路165-1至165-4。在第二塒序電路 160中，除了暫存器163-1至163-4與開關電路162-1至162-16外•與第17圖之電路者有相同作用，且其描述將被省略 Ο 儲存在暫存器163-1至163-4内之資料決定一預定時序 。儲存於暫存器163-1至163-4與由反相器164-1至164-4來 之其反相經由個別的解碼組合被提供給開醑電路162-1至 162-16 〇 開闞電路162-1至162-16的每一個包括一 NOR電路170 、一反相器 171、一 N 型 FET 172、以及一 P 型 FET 173。 N0R電路170接收儲存於暫存器163-1至163-4内的資科（與 /或其之反相）。反相器171接收NOR電路170之一输出。 N型FET 172與P型FET分別被NOR電路170與反相器171驅 動。當H0R電路170之所有輸入為「低J時* N型FET 172 與P型FET 173被打開。在此方式下，由對應於被打開之 開闞電路的閂16 1-1至161-16輪出的其中之一，經由反相 器164-5與164-6被_出作為控制信號00-?1^6。 在此方式下* DD-FLAG產生時序根據儲存於暫存器內 之資料被控制。由於程式（被儲存的資料）可被用於控制 DD-FLAG產生時序•該系統之强性設計可被達成。 控制信號DD-FLAG可容忍時序誤差達到前述參照18A至 18D圖所描述的程度。然而，當控制信號DD-FLAG與回波時 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 32 (請先閱請背面之注意事項再填寫本頁) 裝· 訂 五、 發明説明（30 ) A7 B7 經濟部中央標準局員工消費合作社印裝 鐘信號ECLK—起界定資料之資料謓取時序時•此資料被允 許具有僅在一個週期内的時序誤差。 在回到參照第16圖下，記憶體110之心電路111根據系 統時鐘信號SCLK被操作。在回波時鐘信號ECLK與糸統時鐘 信號SCLK間若有大於一涸週期之偏斜時，根據回波時鐘信 號ECLK被接收之資料無法被正確地寫入心電路111之一記 憶體心電路內。 為了免除此一問題* 一個串聪至並瞄轉換被施加該被 接收之資料。第20画為實施串瞄至並聯轉換之一電路的方 塊圖。第21A至210為解釋第20圖之電路作業的時序麵。 第20圖之電路包括一輸入媛衝器180、閂181-1至181-4、閂182-1至182-4、信號線路SL1與SL2、寫出放大器閂 183-1至183-4、一第一時鐘產生器184、Μ及一第二時鐘 產生器185。 參照第20圖與第21Α至210圖，輸入媛衝器180連績地 謓取與回波時鐘信號ECLK同步之資料R1至R4。資料R1至R4 分別使用時鐘Φ 1至Φ 4被閂18 1-1至18 1-4保存，時鐘Φ 1 至Φ 4係根據回波時鐘信號ECLK被第一時鐘產生器184產生 。儲存在閂181-1至18 1-4之資料R1至R4分別保持被儲存於 其中，達到下一個資枓被接收前的四個週期。由於資料R1 至R4分別Μ大於一個週期之長度被保存於閂181-1室181-4 ，糸統時鐘信號SCLK可被用於分別由閂18 1-1至18 1-4讀取 資料R1至R4，就算糸統時鐘信號SCLK由回波時鐘信號ECLK 被偏斜到大於一個遇期時亦然。 (請先軋讀背面之注意事項再填寫本頁) -装. 訂 本纸張尺度適用中國國家標準（CNS ) Μ規格（2丨OX 297公釐） 33 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（31) 在第20圖之例中，第二時鐘產生器185根據糸統時鐘 信號SCLK產生分別顯示於第21F與21G圖中顯示之時鐘Φ5 與/ Φ 5。這些時鐘Φ 5與/ Φ 5被用於被閂181-1至181-4 分別讀取由閂182-1至182-4來之資料。閂182-1與182-3輸 出該被儲存之資料至信號線路SL1*且閂182-2與182-4輸 出該被儲存之資料至信號線路SL2。在信號線路SL1與SL2 上之資料分別被顯示於第21H與211圖中。如第21H與211圖 中顯示者，資料Μ預定的順序被循序地輸出。 只要時鐘Φ 5在閂181-1保存資料R1且閂18 1-2保存資 料R2的期間之際出現，時鐘Φ5可被用於接收資料R1與R2 。同樣的，只要時鐘/ Φ 5在閂18 1-3保存資料R3且閂181-4保存資料R4的期間之際出現，時鐘/Φ 5也可被用於接收 資料R3與R4。由於此故，在系統時鐘信號SCLK與回波時鐘 信號ECLK間的時序差異可被容忍到某種程度。 在第2(3圖之例中，第二時鐘產生器185根據系統時鐘 信號SCLK進一步產生時鐘Φ 6至/Φ6,信號Φ 6與/Φ 6被 顯示於第21J與21K圖中。寫出放大器閂183-1至183-4使用 這些時鐘Φ6與/Φ6讀取出現在信號線給SL1與SL2上之資 料。 寫出放大器閂183-1與183-3使用時鐘Φ 6之一上揚邊 緣Μ讀取資料*且寫出放大器閂183-2與183-4使用時鐘 /Φ 6之一上揚邊緣讀取資料。若資料R1與R2根據時鐘Φ 6 之一半週期被移位，資料R1至R4可如第2 1L至2 10圖顯示地 在時間上對齊。 在此方式下，所接收之資料的串聯至並聯轉換有助於 本纸浪尺度適用中國國家標聲（CNS ) A4規格（210X 297公釐） 34 J.li - n HI «n ^^^1 m* (請先閱·讀背面之-注意事項再填寫本頁) 訂 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（32) 利用該系統時鐘信號SCLK來達成正確的資枓偵測，就算在 系統時鐘信號SCLK與回波時鐘信號ECLK間有偏斜亦然。 在回去參照第16圖，回波時鐘信號ECLK如上述般地被 記憶體11Q之心電路111在由記憶體11Q之資料謓取作業時 間上由内部產生。此内部產生之回波時鐘信號ECLK與系統 時鐘信號SCLK維持一預定時序。 第2 2圖為產生與一糸統時鐘信號SCLK成預設相位鼷係 之回波時鐘信號ECLK的電路方塊圖。第22圖之電路包括系 統時鐘輸入電路112 (見第16圖）、回波時鐘輸出電路115 (見第16圖）、DLLS (延遲閂迴路）210與220、相位比較 器 231 與 2 3 2、一XOR電路 233、Μ及 AND電路 234與 235。 DLL 210包括延遲線路211與212、一暫存器陣列213、 K及一暫存器控制器214。暫存器控制器214接收由相位比 較器231來之相位比較结果，並根據相位比較结果控制暫 存器陣列213。暫存器陣列21 3調整包括於延遲線路211與 212內之延遲元件數目控制通過延遲線路211與212之 一信號的延遲。DLL 210被用於產生藉由以相位之180度延 遲糸統時鐘信號SCLK所獲得之一信號。 被系統時鐘輸入電路11 2所偵測之糸統時鐘信號SCLK 經由AND電路234被供應至DLL· 2 10與相位比較器231與232 。被供應至DLL 210之系統時鐘信號SCLK通過延遲線路212 ，並被延遲了一延遲時間T1。具有延遲時間T1之糸統時鐘 信號由延遲線路212被供應至延遲線路211，且被進一步延 遲時間T1。延遲線路211之一輸出因而為具有雙倍延遲時 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 35 (請先閱務背面之注意事項再填寫本頁) 、-'° 經濟部中央標準局舅工消費合作社印製 A7 B7五、發明説明（33) 間T1 (即延遲時間2T1)之該系統時鐘信號SCLK。具有延 遲時間2T 1之糸統時鐘信號SCLK被輸入到相位比較器23 1。 相位比較器231比較具有延遲時間2T1之系统時鐘信號SCLK 與原來系統時鐘信號SCLK間的相位，並控制DLL 210M使 二相位相等。其结果為，延遲時間2T1在相位上被調整360 度（即一個時鐘週期）。具有180度延遲（延遲時間T1) 之糸統時鐘信號SCLK由延遲線路212被供應至DLL 220。 DLL 220包括延遲線路221與223、一暫存器陣列224、 K及一暫存器控制器225。暫存器控制器225接收由相位比 較器2 32來i相位比較结果，並根據相位比較结果控制暫 存器陣列224。暫存器陣列224調整包括於延遲線路221與 22 3内之延遲元件數目·Κ控制通過延遅線路221與223之 一信號的延遲。 具有由DDL 210延遲180度之系統時鐘信號SCLK被供應 至延遲線路221。延遲時間221遭受在已具有180度延遲之 系統時鐘信號内的延遲時間T2。其结果為，延遲線路221 之輸出為具有延遲時間18 0度加上T2之糸統時鐘信號SCLK 。同樣的，原來的系統時鐘信號SCLK也被供應至DLL 220 之延遲線路222。延遲線路22 2造成與延遲線路221相同的 延遲，且霣壓具有延埋時間T2之系統時鐘信號SCLK。 由延理線路221被延遲18 0度加上T2之糸統時鐘信號 3(：1^與由延缠線路22 2被延遲12之系統時鐘信號3(：1^被輸 入至X0R電路233。X0R電路233因而產生具有糸統時鐘信號 SCLK雙倍頻率之回波時鐘信號ECU與具有延遲時間T2之系 (請先閱讀背面之'^意事項再填寫本頁) 裝. 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（；210X 297公釐） 36 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（34) 統時鐘信號SCLK。此回波時鐘信號ECLK由回波時鐘輸出電 路115被輸出。 由回波時鐘輸出電路115被輸出之回波時鐘信號ECLK 亦被供應至相位比較器232。相位比較器232比較具有延遲 時間T2之系統時鐘信號SCLK與原來系統時鐘信號SCLK間的 相位，並控制DLL 220以使二相位相等。其结果為，延遲 時間T2在相位上被調整36Q度（即一個時鐘週期）。此調 整使得回波時鐘信號ECLK具有由系統時鐘信號SCLK被延遲 36 0度之相位。 就如上述者，回波時鐘信號ECLK具有系統時鐘信號 SCLK兩倍之頻率。此係因本發明之系統在使同步化生效時 使用時鐘信號CLK (即糸統時鐘信號SCLK)之上揚邊緣與 下降邊緣二者。該二種型式邊緣之使用使內部電路之作業 頻率成為兩倍，故回波時鐘信號ECLK必須為系统時鐮信號 SCLK之頻率的兩倍。 進而言之，延遲線路223經由AND電路2 35接收控制信 號DD-FLAG，且將控制信號DD-FLAG延遲一個週期。使控制 信號DD-FLAG延遲一個時鐘週期有一個理由，第17圖之電 路產生該控制信號DD-FLAG而未考處回波時鐘信號ECLK之 延遲。由於在回波時鐘信號ECLK中有一個週期之延遲，控 制信號DD-FLAG亦需相同數量之延遲。 AND電路23 4僅在一謓取命令Read被給予時被用於操作 第2 2圖之電路。同樣地· AND電路2 35亦僅在一寫出命令 Write被給予時被用於讓控制信號DD-FLAG通過，以使該電 (請先閲讀背面之注意事項再填寫本頁) -裝- 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 37 A7 〜___B7 _ 五、發明説明（35) 路之一適切的部分操作。瑄些閘（AND電路234與235)之 提供有肋於減少額外的電力消耗。 在此方式下*第22圖之電路產生該回波時鐘信號ECLK ，其與系統時鎗信號SCLK具有一預設的相位覲係。其本質 為，回波時鐘信號ECLK之「高」與「低」間切換發生於與 系統時鐘信號SCLK之「高」與「低」間切換的相同時序。 第22圖之電路被較佳地配置於記憶體110之一晶片的 中央。即*其較佳地將該記憶體晶片之一記憶體心分為二 對稱的次级心，並將第22圖之電路配置於此二次级心間。 第23圖為一說明圖，說明一晶片內部配置之例。就如 第23圖中顯示者，一記億體晶片240包括位址/命令輸入 接腳2 50、資料輸入/輸出接腳251、一位址匯流排2 53、 已分割之記億體心2 54與2 55、Μ及一 DLL單元256。被輸入 至位址/命令輸入接腳250之位址/命令信號經由位址匯 流排25 2被供應至記憶體心2 54與2 55。由記億體254與25 5 被讚取或被寫入於此之資料分別經由資料匯流排由資料輸 入/输出接脚251被輸出或被输入於此。 例如第22圈之霉路，即DLL電路單元256被用於調整系 統時鐘信號SCLK與回波時鐘信號ECLK間之時序關係。在第 23圖中，位址匯流排252上之資料係與系统時鐘信號SCLK 同步，且資料匯流排上之資料係與回波時鐘信號ECLK同步 Ο 第2 3圖之構造使得由DLL電路單元25 6分配信號至晶片 内的各種部位成為更容易。由於DLL電路單元25 6係被用於 38 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（36) 使記憶體心254與255之同步化生效，系統時鐘信號SCLK可 在該信號流之方向傳播。 第2 3圖具有之構造為其中之記憶體心被分割成二單元 。然而，該記憶體心可被分割為二個次级心以上*且該等 DLL電路單元可被置於這些次级心的每一間隙内。此構造 可達成上述的相同益處。 在上述中*描述已針對當系統使用二不同時鐘信號時 ，用K控制不同同步化間時序的構造被給予。一個當使用 二不同時鐘信號之糸統實施例將在下面被提供。 第24A至24C圖為說明圖，顯示使用二時鐘來實施命令 轉移與資料轉移之一系统例。第24A圖之系統包括一緩衡 器3Q1經由電阻R3被連接於一主匯流排、主鐽结Master-C-Link-A與MasteΓ-C-Link-B經由電阻Rl被連接於媛衡器301 、主鏈结 Master-D-Linfc-A、Master-D-Link-B、Master-D -Link-C與Master-D-Link-D經由電阻R2被連接於緩衡器 301、Μ及記憶體模組30 0 1-1至3 00-4被連接於個別的主鐽 结。記憶體模組3D0-1至30Q-4之每一包括一暫存器摄衝器 310、記憶體晶片311與312、插座313與314、Μ及一暫存 器1C 315 (在第24Β與24C圖中之315a與315b)。第24Β圖 顯示在記憶體模組300-1至300-4之一內側的一構造。第24C 圖為顯示於第24B圖之構造的一平面圖。 在第24A至24C圖中，傳送糸統時鐘信號SCLK、住址信 號ADD、與命令信號CMD之信號線路被顯示為主鐽结Master -C-Link-A與 Master-C-Link-B及一從鍵结 Slave-C-Link。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 39 1<1 1 --- ^—^1 - - - - ml 111 *—^n (請先閱诊背面之注意事項再填寫本頁) 訂 A7 __ B7 —------—--— 五、發明説明（3〇 同樣的•傳送回波時鐘信號ECLK與資料信號DATA之信號線 路被顯示為主鍵结(^3161'-0-111111{-4、（133161'-0-1|11111-8、 Master-D-Link-C與 Master-D-Link-D及一 從鍵结 Salve-D-Link。主鐽结與從鐽结間被提供有暫存器缓衝器310用以 驅動長延伸之信號線路。第24 A至24C圖之構造中可看出與 第16圖之構造不同•但若選擇該等記憶體晶片之一且忽略 暫存器媛衡器310,其可實施與第16圖之構造相同的作業 〇 進而言之，本發明不受限於這些實施例，而是各種變 化與修正可被進行而不致於偏維本發明之領域。 (請先閱C背面之一注意事項再填寫本頁) .裝. 訂 經濟部中央標準局員工消费合作社印製 N C 一準 f標 I國 、國 I中 用 適 度 尺 1 一讀 A7 B7 五、發明説明（38 ) 元件標號對照 經濟部中央標準局員工消費合作社印製 1 , 2 • 21 * 22 ，26， 33， 34 * 35 » 37 * 46 >62 » 63 » 6 4» 65， 173 •' • · · P型 FET 3 > 4 • 5 »23 * 24， 25 * 27， 31 · 32 * 36 • 47 *66 • 67 * 68 * 69， 172 • ·. N型 FET 6 · 7 * 8 * 43 » 5 6* 73 · 75， 131 132 > 133 * 134 * 135 > 136 * 137 > 138 * 139，140 · 141 · 171 ----反相器 10，15，15A，15B——輸入緩衝器電路 11 * 20----上揚邊緣偵測單元 12 * 30——下降邊緣偵測單元 1 3 ....關 40....電源供應部反相器 41，42----輸出部反相器 44 ， 122 · 123 * 124 ， 125 ， 126 ， 127 · 128 » 129 · 130 ____NAND電路 45 - 170 ____NOR電路 50 · 50A » 120____設施 51 > 52____主閂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 41 (請先閱秦背面之毛意事項再填寫本頁) 袈. 訂 S ^17 42 A7 B7 五、發明説明（39 經濟部中央標準局員工消費合作社印製 5 3 * 54 ____從閂 55----內部電路 57 * 1 0 7 ....資料輸入電路 58.. ..電力控制單元 60——時鐘脈衝配置決定單元 6 1....開關電路 70 > 71____閂 72，74，2 34，2 3 5 ____AND電路 100 ____控制器 101 * 111____心電路 102— —糸統時鐘輸出電路 103— —位址/命令輸出電路 104— —回波時鐘輸出 105.. ..回波時鐘輸入 106——資料輸出電路 110——記憶體 112——系統時鐘輸入電路 113 ----位址/命令輸入電路 114 ----回波時鐘輸入電路 115— —回波時鐘輸出電路 116— —資料輸入電路 117— —資料輸出電路 1 2 1 - 1 〜1 2 1 - 1 0____閂 150——第一時序電路 ----：---.--* —裝------訂-----‘線 (請先见讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X:97公螢） 42 S2i 742 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（40) 15 1-1〜15卜5____閂 152- 1 〜152-4____NOR 電路 153- 1 〜153-5____NAND 電路 154- 1，154-2____暫存器 155- 1〜155-5----反相器 160....第二時序電路 16卜1〜161-16____閂 162- 1〜162-16----開關電路 163- 1〜163-4.....暫存器 164- 1〜164-12----反相器 165- 1〜165-4.....HAND 電路 180----輸入媛衝器 181- 1〜18卜4.....閂 182- 1 〜182-4.....閂 SL1 * SL2____信號線路 183- 1〜183-4----寫出放大器閂 184 ----第一時鐘產生器 185 ----第二時鐘產生器 210 » 2 20 ____DLL (延遲閂迴路） 211，212，221，2 2 2，22 3 ____延遲線路 213，224----暫存器陣列 214，225----暫存器控制器 231，232____相位比較器 2 33 ____X0R 電路 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -43 - 請 先 閱， 讀 背之. 注 意 事 項 I 再 填 .I裝 頁 訂 JL· 五、發明説明（41) A7 B7
240 * 3 1 1 · 312----記憶體晶 Η 250 ----位址/命令輸入接腳 251——位址/命令輸入/輸出接腳 2 5 2 ----位址匯流排 2 5 3 ----資料匯流排 2 54 - 25 5——已分割之記憶體心 2 56 ____DLL電路單元 300-1〜300-4 ____記憶體模組 301.. ..媛衝器 310.. ..暫存器媛衝器 313，314____插座 315，315a，315b____暫存器 IC (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0:< 297公釐） 44