DE69920203T2

DE69920203T2 - Verfahren und anordnung für synchrone vermittlung

Info

Publication number: DE69920203T2
Application number: DE69920203T
Authority: DE
Inventors: Reidar Schumann-Olsen; Erik Bjorn SORENSEN
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1998-05-13
Filing date: 1999-05-10
Publication date: 2005-10-27
Anticipated expiration: 2019-05-11
Also published as: WO1999059276A3; WO1999059276A2; ES2224657T3; AU3854699A; NO982183D0; EP1074119B1; DE69920203D1; EP1074119A2; NO982183L; ATE276615T1

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Verfahren, das sich auf ein synchrones Schalten bezieht, wie beispielsweise in Bezug auf eine digitale Kommunikation zwischen Vorrichtungen, die auf Bauteilen angeordnet sind, die in Gestelle mit einer zu ihnen gehörenden Rückwand eingesteckt sind.
Die vorliegende Erfindung betrifft auch eine Anordnung zum Umsetzen eines solchen Verfahrens in die Praxis.
Hintergrund der Erfindung
Heutzutage gibt es Beschränkungen bezüglich der Flexibilität von synchronen digitalen Schaltern in Bezug auf eine minimale Verzögerung und eine Konfigurationsflexibilität, kombiniert mit einem nichtblockierenden Konzept, einem Mehrfachschlitzschalten, einer hohen Kapazität und einer hohen Zuverlässigkeit.
Kommerziell verfügbare Komponenten bzw. Bauteile verwenden ein Schaltmatrixschema mit einer zentralisierten Architektur.
Folglich leiden solche Schaltmatrizen daran, dass sie keine hohe Kapazität mit einem redundanten Schutz in sich selbst erreichen können, wobei alle von ihnen an das zentralisierte Konzept gebunden sind.
Weiterhin ist eine Redundanz als Mechanismen zur schützenden Überwachung komplex und führt zu einer niedrigen MTBF, was eine Tatsache ist, die jede Entwicklung behindert hat, die irgendeine Verbesserung der obigen Nachteile nach dem Stand der Technik vorschlägt.
Stand der Technik
US 4 547 880 (De Vita et al.) offenbart eine Kommunikationssteuervorrichtung für digitale Vorrichtungen mit einem Kommunikationsbus zum Führen von Daten und Steuersignalen intern zwischen den digitalen Vorrichtungen.
US 4 955 020 (Stone et al.) betrifft ein digitales Kommunikationssystem mit einer Vielzahl von Modulen und einer Rückwand mit einer Busarchitektur, die zwischen den Modulen verbunden ist. Diese Busarchitektur nach dem Stand der Technik schlägt bis zu einem gewissen Ausmaß eine Lösung für das Parameterbeschränkungsproblem vor, ist aber still bezüglich eines Einführens einer dezentralisierten Architektur in Bezug auf ein synchrones digitales Schalten.
US 5 432 791 (Gancarcik) betrifft ein digitales Schaltsystem mit einem Systembus, der Daten zwischen Schnittstellenbauteilen und einer Steuereinheit überträgt, wobei die Steuereinheit ein Taktsystem verwendet, das synchronisiert ist.
US 5 161 152 (Czerwiec et al.) offenbart ein synchrones Übertragungsleitungszugriffsgerät hoher Geschwindigkeit mit einem Zugriffsmodul, das wiederum eine Vielzahl von Leitungsbauteilen aufweist. Gemäß dem Stand der Technik wird ein serieller Bus mit mehreren Verbindungen zum Verbinden eines Zeitschlitz-Wechslers mit dem Zugriffsmodul verwendet, d.h. zum Verbinden der Leitungsbauteile mit der Prozessoreinheit.
Die europäische Patentanmeldung EP 0 683 580 A1 betrifft ein Verfahren zum Verbinden einer HDSL-Übertragungsverbindung mit einem SDH-Netz. Daten von dem SDH-Netz zu der HDSL-Verbindung werden in die Framestruktur gemäß dem HDSL-System abgebildet, und Zeiger, die von dem SDH-Netz gefordert sind, werden in den Frames erzeugt, die von der HDSL-Verbindung zu dem SDH-Netz laufen, wobei die Zeiger die Phase der Nutzlast innerhalb der Framestruktur anzeigen.
Das US-Patent 5,421,002 betrifft ein Verfahren zur Übertragung von Daten in einem verteilten Verarbeitungssystem, und insbesondere zum Schalten zwischen redundanten Bussen, wenn ein Fehler erfasst wird. Das System weist eine Element von Prozessorbauteilen auf, die durch redundante unidirektionale serielle Zirkulationsbusse miteinander verbunden bzw. aneinander gebunden sind. Wenn einer der Prozessoren einen Fehler erfasst, wird eine Testprozedur unter Verwendung von Testnachrichten für eine Evolution bzw. eine Entwicklung einer Gesprächsumschaltung bzw. eines Umschaltens von dem aktuell aktiven Bus zu dem anderen Bus aufgerufen.
Das US-Patent 4,791,629 betrifft ein Kommunikationsvermittlungssystem bzw. Kommunikationsschaltsystem mit einer Vielzahl von Steuerungen, die mit einem bidirektionalen Zeitmultiplex-(TDM = Time Division Multiplex)-Bus gekoppelt sind. Jede Steuerung enthält einen Mikroprozessor zum Durchführen von Steuerfunktionen. Ein Schnittstellenelement an der Steuerung greift auf den TDM-Bus zu, während ein Schaltelement an jeder Steuerung einen Zugriff zwischen dem Schnittstellenelement und dem Mikroprozessor steuert. Der TDM-Bus ist in eine Vielzahl von Zeitschlitzen unterteilt. Jeder Steuerung ist ein bestimmter der Zeitschlitze zugeordnet und jede Steuerung verwendet diese Zeitschlitze zum Kommunizieren mit anderen Steuerungen.
Ein weiteres Dokument, das sich auf einen Stand der Technik bezieht, ist US 5151896 .
Aufgaben der Erfindung
Eine weitere Aufgabe der vorliegenden Erfindung besteht im Vorschlagen eines Verfahrens und einer Anordnung in Zusammenhang mit einem synchronen digitalen Schalten, wobei eine Flexibilität stark verbessert ist und wobei Operationen mit einer weiter verkleinerten bzw. minimierten Verzögerung bewirkt werden können.
Weiterhin haben das Verfahren und die Anordnung gemäß der vorliegenden Erfindung eine Aufgabe, die Lösung einer zentralisierten Architektur zu verlassen, und schlagen vielmehr ein dezentralisiertes Konzept zum Erreichen einer hohen Kapazität und eines verbesserten redundanten Schutzes vor.
Kurze Offenbarung der Erfindung
Die obigen Aufgaben werden durch ein Verfahren und eine Anordnung gemäß der vorliegenden Erfindung erreicht, welche durch Verwenden eines dezentralisierten Konzepts charakterisiert ist, und insbesondere durch Verwenden eines speziellen Busses, d.h. eines RSO-Busses, der in der Rückwand des zugehörigen Gestells angeordnet ist.
Weitere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung, genommen in Zusammenhang mit den enthaltenen Zeichnungen, sowie aus den enthaltenen Patentansprüchen, offensichtlich werden.
Kurze Offenbarung der Zeichnungen
1 ist ein schematisches Diagramm, das ein Beispiel eines Ausführungsbeispiels gemäß der vorliegenden Erfindung darstellt.
2 ist ein Zeitsystem, das das Taktsystem darstellt, das gemäß der vorliegenden Erfindung verwendet wird.
3 ist ein Zeitdiagramm, das ein Adressierverfahren darstellt, das gemäß der vorliegenden Erfindung verwendet wird.
Detaillierte Beschreibung von Ausführungsbeispielen
Wie es zuvor angegeben ist, schlägt die vorliegende Erfindung ein System vor, das angesichts eines Schaltmatrixschemas mit einer zentralisierten Architektur nach dem Stand der Technik ein dezentralisiertes Konzept und eine dazu gehörende dezentralisierte Architektur vorschlägt.
Anders ausgedrückt schlägt die vorliegende Erfindung die Einführung eines speziellen Busses, eines sogenannten RSO-Busses, vor, der in der Rückwand des Gestells angeordnet ist, wobei eine Vielzahl von Vorrichtungen, die digital miteinander kommunizieren, angeordnet sind.
Ein detailliertes Beispiel dafür, wie ein solcher RSO-Bus implementiert werden kann, wird aus 1 klar.
Mit einer guten entwickelten Zeitgabe und durch Steuern der physiologischen Parameter ist es möglich, einen synchronen digitalen Schalter zu bilden, ohne dass man aktive Schaltmatrixkomponenten hat.
Wir beschreiben eine neue Busstruktur, die RSO-Bus genannt wird, welche alle früher angegebenen Beschränkungen überwindet.
Dieser Bus wird an einer Rückwand verwendet, die in einem Gestell sitzt. In diesem Gestell gibt es mehrere Bauteile, die durch die Rückwand mit dem RSO-Bus miteinander verbunden sind.
Dieser Rückwandbus verwendet eine parallele 8-Bit-Schnittstelle für Verkehrsdaten-(Zeitschlitze)-Verbindungen. Jedes Tochter/Leitungs-Bauteil trägt einen internen Adressenmechanismus, der über die Rückwand synchronisiert ist. Sowohl ein Schreibtakt als auch ein Lesetakt wird lokal an jedem Leitungsbauteil erzeugt, und zwar synchronisiert mit einer gemeinsamen Framegebung von 125 μs.
Mit diesem Schema ist es möglich, beispielsweise 2048 Duplex-Zeitschlitze innerhalb von 125 μs zu schalten. Hier gibt es bei einem genauen Hinsehen ein Äquivalent zu 128 2-Mbit/s-Schnittstellen.
Interne Schnittstellen
Das System, bei welchem die Rückwandstruktur verwendet wird, ist aus vier Typen von Funktionseinheiten aufgebaut: Leitungsbauteilen, einer CPU-Karte, einer Taktkarte und 2-Mbit/s-Übertragungskarten mit einer beliebigen Anzahl von Kanälen, aber typischerweise 8 Kanälen bei einem praktischen Schalter.
Die Verkehrsschnittstelle
Die Verkehrsschnittstelle ist ein 8-Bit-Parallel-Datenbus und ein 125 μs-Framebildungspuls. Die Rückwandschnittstelle muss in Zusammenhang mit den Leitungsbauteilen gesehen werden, die die Schnittstellenschaltung an der Rückwand halten, und dem Adressiermechanismus zum Zuteilen eines Zugriffs auf die Rückwand und dann auf eine bestimmten Gruppe von Zeitschlitzen zu jedem Leitungsbauteil. Der Verkehr wird zwischen den unterschiedlichen Leitungsbauteilen auf sorgfältige und wohldefinierte Weise gesendet.
Die Bustreiber, die bei dieser Implementierung verwendet werden, sind vom GTL-Typ, aber andere könnten verwendet werden, solange sie die Geschwindigkeitsanforderungen handhaben können.
Das Taktsystem und das interne Adressiersystem sind das, was die sorgfältige Zeitgabe dafür ergibt, wie und wann jedes Leitungsbauteil Verkehrsdaten sendet und empfängt. Die Definition folgt.
Taktsystem
Dieses System verwendet 2 Takte. Beide Takte werden lokal auf dem LT-Bauteil erzeugt. Der Lesetakt wird für ein optimiertes Lesen der Daten von dem Bus und in die Leitungsbauteile eingestellt. Dies ist in 2 dargestellt.
Redundanz
Ein Bussystem ist ein gemeinsames Betriebsmittel und ist eine einzelne Stelle für einen Ausfall. Durch Verwenden eines duplizierten Busses kann eine Redundanz gegenüber Busfehlern eingerichtet werden. Ein Bus ist aktiv und einer ist im Standby-Betrieb. Ein Schreiben wird zu beiden Bussen durchgeführt. Durch Rücklesen und Vergleichen eines Lesens mit einem Schreiben zu dem Bus kann ein Busfehler erfasst werden und kann der Standby-Bus aktiviert werden.
Adressierverfahren
Das Adressierverfahren weist auf, dass man die Leitungsbauteile selbst ihren eigenen Adressenzähler haben lässt. Der Zähler wird von der Taktkarte aus rückgesetzt/synchronisiert. Mit dem Zähler kann man einen kleinen RAM von 4096 Bits haben. Jede 2-Bit-Position entspricht einer Zeitschlitzposition und ob das Bauteil gelesen werden oder auf den Bus schreiben soll. Der interne Adressenzähler teilt diesem RAM Adressen zu, und wenn eine 1 von irgendeiner der Zeitschlitzpositionen gelesen wird, wird das Leitungsbauteil in diesem Zeitschlitz demgemäß lesen oder schreiben, wie das zweite Bit eingestellt ist. Die Bits haben die folgenden Bedeutungen: wenn die Bits 1 sind, dann tritt ein Lesen oder ein Schreiben auf. Wenn die Bits 0 sind, wird keine Handlung auftreten, siehe 3.
Verkehrstypen, die in einer RSO-Busstruktur gehandhabt werden
Dieser Bus kann auf eine nicht blockierende synchrone Weise die folgenden Verkehrstypen handhaben.
Bidirektional
Wenn 2 Bauteile Zeitschlitze von 64 kbit/s (jeweils 1) schalten sollen, müssen sie denselben Bus in einer Periode von 61 ns gemeinsam nutzen. Die Verkehrsschnittstelle wird zu einem Bauteil gehören, das in den ersten 30,5 ns sendet, und zu dem zweiten Bauteil, das jeweils in den nächsten 30,5 ns sendet. Dies bedeutet, dass der Bus eine Senderichtung alle 30,5 ns ändern muss. 2 Bauteile können 1 bis 2048 Schaltfälle austauschen.
Unidirektional
Ein Lesen und ein Schreiben erfolgt in unterschiedlichen Richtungen. In der Periode von 61 ns kann es unterschiedliche Lese/Schreib-Adressen geben.
Rundsenden
Einer oder mehrere Zeitschlitze werden gesendet (schreiben) und können empfangen werden (lesen), und zwar durch eine beliebige Anzahl von Bauteilen.
Wenn ein Mehrfachabzweigen verwendet wird, wird nur eine der Leseadressen rückgeschrieben werden.
Vorteile
Die Vorteile dieser Lösung sind eine kosteneffektive Lösung mit einem Potenzial einer sehr hohen Zuverlässigkeit aufgrund des verteilten Konzepts. Das verteilte Konzept bietet auch das höchste Maß an Flexibilität beim Schalten. Eine Redundanz kann mit einem Minimum an Komplexität implementiert werden.
Die dezentralisierte Architektur des Systems macht es auch möglich, eine beliebige Anzahl von Zeitschlitzen bis zu einer maximalen Kapazität zu adressieren, und macht es dadurch möglich, einen 155-Mbit/s-SDH-Typ einer Übertragung mit der Schalt-Rückwand zu verbinden. Dies ist deshalb vorteilhaft, weil es dies möglich macht, die Zusatzkapazität (TU-12/VC-12), die bei SDH den 2-Mbit/s-Schaltungen folgt, zu schalten.
Ein Schalten dieses Zusatzes macht es möglich, durch Übertragungssysteme (HDSL) den Zusatz bei einer entfernten Kundenschnittstelle zu beenden, und dadurch eine Ende-zu-Ende-Überwachung einer 2-Mbit/s-Schaltung durch ein Netz zu haben.
Eine höhere Schaltkapazität kann erreicht werden, da elektronische Komponenten und eine mechanische Aufbaupraxis entwickelt werden. Die 2048 Zeitschlitze bei der vorliegenden Lösung können auf einfache Weise erweitert werden.
Abkürzungen

MTBF

mittlere Zeit zwischen einem Fehler

RSO

Initialen des Erfinders

CPU

Zentralverarbeitungseinheit

GTL

Gate-Transistorlogik

OCCO

8-Kanal-Leitungsbauteil

PRI

PCM-Primärrate

SDH

synchrone digitale Hierarchie

LT-Bauteil

Leitungsabschlussbauteil

Claims

Verfahren für eine digitale Kommunikation zwischen Vorrichtungen in einer Anordnung mit einer Vielzahl von Leitungsbauteilen; wobei die Vorrichtungen auf den Leitungsbauteilen angeordnet sind; und einem Gestell, das die Vielzahl von Leitungsbauteilen unterbringt; wobei das Gestell eine dazugehörende Rückwand hat; und wobei ein Bus in der Rückwand des Gestells angeordnet ist; wobei die Vielzahl von Leitungsbauteilen miteinander durch die Rückwand über den Bus verbunden ist; und wobei jedes Leitungsbauteil einen Adressenmechanismus enthält und jedes Leitungsbauteil seinen eigenen Adressenzähler hat; und wobei das Verfahren folgendes aufweist: Bereitstellen einer digitalen Kommunikation zwischen den Vorrichtungen über die Leitungsbauteile und über den Bus in der Rückwand des Gestells; wobei das Verfahren weiterhin die Verwendung eines dezentralisierten Konzepts aufweist, wobei das Verfahren dadurch gekennzeichnet ist, dass die digitale Kommunikation zwischen den Vorrichtungen unter Verwendung eines skalierbaren und synchronen Busses bidirektional durchgeführt wird; ein Master-Taktsignals auf einem Takt-Bauteil erzeugt wird; lokal auf jedem Leitungsbauteil Lese- und Schreib-Taktsignale in Reaktion auf das Master-Taktsignal erzeugt werden; und bestimmt wird, wie und wann jedes Leitungsbauteil Verkehrsdaten unter Verwendung der Lese- und Schreib-Taktsignale und des internen Adressierungssystems sendet und empfängt, um ein synchronisiertes Umschalten der digitalen Kommunikation zwischen den Vorrichtungen zu erreichen.
Verfahren nach Anspruch 1, gekennzeichnet durch Anbringen von Schnittstellenschaltungen für die Rückwand auf den jeweiligen Leitungsbauteilen des Gestells.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das dezentralisierte Konzept durch Einführen eine Schnittstelle implementiert wird, die einen 8-Bit-Parallel-Datenbus und einen 125-μs-Framebildungspuls aufweist.
Verfahren nach einem der vorangehenden Ansprüche, gekennzeichnet durch Verwenden von vier Typen von Funktionseinheiten: Leitungsbauteilen, einem CPU-Bauteil, einem Takt-Bauteil und 2-Mbit/s-Übertragungsbauteilen mit einer beliebigen Anzahl von Kanälen, und zwar typischerweise acht Kanälen bei einem Schalter in der Praxis.
Verfahren nach einem der vorangehenden Ansprüche, gekennzeichnet durch Verwenden eines duplizierten Busses, wobei ein Bus ein aktiver Bus ist und der andere ein Standby-Bus ist, wobei ein Schreiben und ein Lesen zu beiden Bussen durchgeführt wird.
Anordnung für eine digitale Kommunikation zwischen Vorrichtungen; wobei die Anordnung auf einem dezentralisierten Konzept basiert; wobei die Anordnung folgendes aufweist: eine Vielzahl von Leitungsbauteilen; wobei die Vorrichtungen auf den Leitungsbauteilen angeordnet sind; ein Gestell, das die Vielzahl von Leitungsbauteilen unterbringt; wobei das Gestell eine dazugehörende Rückwand hat; und einen Bus, der in der Rückwand des Gestells angeordnet ist; wobei die Vielzahl von Leitungsbauteilen durch die Rückwand über den Bus miteinander verbunden ist; dadurch gekennzeichnet, dass der Bus ein skalierbarer und synchroner Bus ist; wobei der Bus ein bidirektionaler Bus ist; und dass jedes Leitungsbauteil einen Adressenmechanismus enthält und jedes Leitungsbauteil seinen eigenen Adressenzähler hat; und dass ein Takt-Bauteil angeordnet ist, um ein Master-Taktsignal zu erzeugen, und dass jedes Leitungsbauteil implementiert ist, um Lese- und Schreib-Taktsignale in Reaktion auf das Master-Taktsignal lokal zu erzeugen, um ein synchronisiertes Umschalten einer digitalen Kommunikation zwischen den Vorrichtungen zu erreichen.
Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Rückwand Schnittstellenschaltungen auf den jeweiligen Leitungsbauteilen des Gestells aufweist.
Anordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass eine Schnittstelle einen 8-Bit-Parallel-Datenbus und einen 1-Bit-Adressenbus aufweist.
Anordnung nach einem der Ansprüche 6 – 8, dadurch gekennzeichnet, dass die Rückwandstruktur aus vier Typen von Funktionseinheiten zusammengesetzt ist: Leitungsbauteilen, einem CPU-Bauteil, einem Takt-Bauteil und 2-Mbit/s-Übertragungsbauteilen mit einer beliebigen Anzahl von Kanälen, und zwar typischerweise acht Kanälen bei einem Schalter in der Praxis.
Anordnung nach einem der Ansprüche 6 – 9, dadurch gekennzeichnet, dass die Anordnung einen duplizierten Bus aufweist, wobei ein Bus aktiv ist und der andere im Standby-Betrieb ist, wobei beide Busse dazu geeignet sind, dass zu ihnen geschrieben wird.