EP0441851A1 - Satelliten-rundfunkempfänger - Google Patents

Satelliten-rundfunkempfänger

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EP0441851A1
EP0441851A1 EP89912437A EP89912437A EP0441851A1 EP 0441851 A1 EP0441851 A1 EP 0441851A1 EP 89912437 A EP89912437 A EP 89912437A EP 89912437 A EP89912437 A EP 89912437A EP 0441851 A1 EP0441851 A1 EP 0441851A1
Authority
EP
European Patent Office
Prior art keywords
circuit
radio receiver
satellite radio
receiver according
tap
Prior art date
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Pending
Application number
EP89912437A
Other languages
English (en)
French (fr)
Inventor
Otto Klank
Klaus Eilts-Grimm
Jürgen LAABS
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Deutsche Thomson Brandt GmbH
Original Assignee
Deutsche Thomson Brandt GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
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Application filed by Deutsche Thomson Brandt GmbH filed Critical Deutsche Thomson Brandt GmbH
Publication of EP0441851A1 publication Critical patent/EP0441851A1/de
Pending legal-status Critical Current

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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04H—BROADCAST COMMUNICATION
    • H04H40/00—Arrangements specially adapted for receiving broadcast information
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
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    • H03J7/28—Automatic scanning over a band of frequencies where the scanning is accomplished by varying the electrical characteristics of a non-mechanically adjustable element using counters or frequency dividers
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    • H03J1/0041—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor for frequency synthesis with counters or frequency dividers
    • H03J1/005—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor for frequency synthesis with counters or frequency dividers in a loop
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    • H03J7/04—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant
    • H03J7/06—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant using counters or frequency dividers
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5629—Admission control
    • H04L2012/5631—Resource management and allocation
    • H04L2012/5636—Monitoring or policing, e.g. compliance with allocated rate, corrective actions

Definitions

  • the invention relates to a satellite radio receiver according to the preamble of claim 1.
  • Signals that satellite radio receivers receive from a satellite reception system can be subject to a frequency drift.
  • the cause of the frequency drift is an unstable oscillator of the satellite reception system or another intermediate converter. Because of the high transmission frequency, even small relative frequency deviations have a strong absolute deviation on the intermediate frequency in the satellite radio receiver. This phenomenon can mean that the automatic frequency control of the carrier oscillator for the demodulation circuit can no longer compensate for the frequency drift.
  • the object of the invention is to improve a satellite radio receiver in such a way that rapid and reliable tuning is possible even in the event of frequency deviations of the received signal which go beyond the control range of the automatic frequency control for the carrier oscillator.
  • This object is achieved in a satellite radio receiver according to the preamble of claim 1 by the features specified in the label.
  • the invention first uses a missing synchronizing signal as a criterion for the tuning.
  • the PLL local oscillator is tuned in large frequency steps (search).
  • search search
  • the superimposition frequency which is optimal for the compensation of the frequency deviation is achieved very quickly. This will approximate the capture range, for example of the 4PSK demodulator, reached.
  • the frequency steps for the final tuning of the PLL superposition oscillator are reduced.
  • the PLL local oscillator is then further tuned in small frequency steps until the frequency deviation of the demodulator -VCOS lies within the limits of a window which is in the vicinity of the center frequency of the tuning range and is, for example, smaller than the limits two small increments.
  • Fig. 1 is a block diagram of a satellite radio broadcasting receiver with a satellite receiving system
  • FIG. 2 shows a circuit diagram of a comparator circuit as part of an AFC circuit from FIG. 1
  • Fig. 3 is a circuit diagram for the extraction of a
  • the satellite receiving system consists of a satellite antenna 41 and two frequency converters 42 and 43.
  • the satellite radio receiver comprises a receiving part 33 with a mixer 45, a PL superposition oscillator 44 and a control circuit 34, an IF amplifier 46, a demodulator circuit 47 and a carrier oscillator 36, an AFC circuit 1, a synchronous signal evaluation circuit 40, like a decoding circuit 49. Sound signals can be tapped at the output of the decoding circuit 49.
  • the PLL superposition oscillator 44 can be set to a predetermined, agreed frequency, and an intermediate frequency with the nominal value of the IF then results at the output of the mixer 45.
  • the signal which is preferably in 4PSK modulation, can be demodulated in the demodulator circuit 47 downstream of the IF amplifier 46. The. Are used for carrier regeneration during de-odulation
  • Carrier oscillator 36 which is controlled so that it oscillates phase-synchronously to the modulated signal.
  • the oscillator 30 receives the input signal from the output of the demodulator circuit 47 via the loop filter 51.
  • the demodulator 47 can no longer trace the carrier oscillator 36.
  • This effect which is disadvantageous for signal recovery, is used to readjust the local oscillator 44 via the control circuit 34 in such a way that the intermediate frequency is regulated to its nominal value.
  • the control circuit 34 in particular a microprocessor, receives the command that
  • the PLL local oscillator 44 to adjust gradually.
  • the re-tuning direction is predetermined by the respective output of the circuits 40, 48.
  • the control circuit 34 also receives from the
  • Synchronous signal evaluation circuit 40 a signal, the state of which depends on the recognition or non-recognition of a synchronous signal. If there is no synchronous signal, ie if the demodulator 47 has not caught, the PLL local oscillator 44 is retuned in large steps, preferably 250 kHz. If, on the other hand, a synchronous signal is present, the PLL local oscillator 44 becomes small Steps of preferably 62.5 kHz matched. The chronological sequence of steps is so designed that it corresponds to the system settling time. The tuning process is continued in the manner of a search until the demodulator has caught. The absorption process in the capture area is continued in small steps until a window with the width of two small steps around the center frequency of the demodulator is reached.
  • the AFC circuit 1 contains a comparator circuit 48 which compares the AFC signal with an upper and a lower threshold value.
  • FIG. 2 shows the design of a comparator circuit 48
  • FIG. 2 shows, wherein a first comparator 20 is provided for the upper and a second comparator 21 for the lower threshold value.
  • the one inputs 16, 17 of the comparators 20, 21 are supplied with the AFC signal via resistors 12 and 13 and the other inputs 18, 19 are supplied with comparison voltages via resistors 14 and 15 and a voltage divider circuit 5 ... 9.
  • Outputs 31, 23 of the comparator circuit 48 are connected to the control circuit 34, the output 31 specifying one and the other output 23 specifying the other tuning direction.
  • Two end connections of the voltage divider circuit 5 ... 9 are connected to fixed reference voltages + U, ground and a tap is connected to an adjustable reference voltage U. Another tap is due to a positive feedback voltage U. ,, which is tapped at the outputs 22, 23 of the comparators 20, 21.
  • the adjustable reference voltage U. . is set to a value that the carrier oscillator 36 to a
  • the voltage divider circuit comprises a series circuit comprising resistors 5, 6, 7, 8 and 9, the resistor 5 having its free end at positive potential + U, while the resistor 9 having its free end is at zero potential (mass).
  • the input 18 of the first comparator 20 is connected via the resistor 14 to the tap between the resistors 5 and 6 and the input 19 of the second comparator 21 via the resistor 15 to the tap between the resistors 7 and 8.
  • the tapping between the resistors 6 and 7 is due to the adjustable reference voltage u e: ns - ( ./ while the tapping between the resistors 8 and 9 is due to the coupling voltage U.
  • the adjustable reference voltage U. is generated in a circuit arrangement which comprises a series circuit comprising a resistor 2, a variable resistor 3 with a tap 10 and a resistor 4, the resistor 2 having a free end at a positive potential + U, while the resistor 4 is at its free end at a negative potential -U.
  • the tap 10 is connected to the tap between the resistors 6 and 7.
  • a further connection of the tap 10 is to a switch 37 which is used for a comparison and via which the tap 10 can be connected to the control input of the carrier oscillator 36.
  • the output 22 of the first comparator 20 is connected via a series resistor 28 to the control input of an inverter 30 designed as an NPN transistor, the output of which forms the first output 31 of the comparator circuit 48.
  • the output of the second comparator 21 forms the second output 23 of the comparator circuit 48.
  • outputs 22 and 23 are via resistors 24 and 25 connected to the taps between the resistors 8 and 9.
  • the outputs 22 and 23 are connected to the positive potential + 5V via resistors 26 and 27, as is a resistor 29 connected to the output 31 of the transistor, which results in a TTL matching with regard to the signal level.
  • the control input of the carrier oscillator 36 which is temporarily free during the adjustment, is connected to the tap 10 of the changeable resistor 3 by closing the switch 37.
  • the voltage supplied to the control input of the carrier oscillator 36 is now set such that it can be adjusted to the carrier frequency of 70 MHz in the exemplary embodiment.
  • a change in temperature causes, for example, a displacement of the window relative to the center frequency of the demodulator 47.
  • A is used to compensate for the temperature influence
  • Temperature compensation circuit 50 Since the tuning voltage for the control input of the VCO 36 is subjected to the influence of the temperature compensation circuit 50, the tuning voltage is already at the output of a
  • the switching point of the first comparator 20 is above the reference voltage U by the voltage drop across the resistor 6 plus a hysteresis voltage. . and the switching point of the second comparator 21 around the voltage drop across the resistor 7 plus a slight hysteresis voltage below the reference voltage Usi. ⁇ st ..
  • a window is thus set for the limits of the frequency deviations. Outside the window, the PLL local oscillator 33 is retuned step by step in small increments, and the tuning directions are predefined differently. The system rests within the window, the control loop acts interrupted.
  • the tuning voltage of the carrier oscillator 36 is fed to the signal input 32 of the comparator circuit 48 and compared with the potential of the switching point of the first comparator 20 and the second comparator 21. If the tuning voltage is within the window, the output 23 is at the positive control limit, while the output 22 of the first comparator 20 is switched through to the negative control limit is. As a result, the transistor 30 is blocked and the output 31 is also at the positive modulation limit. The outputs 23 and 31 thus carry both signals logically H. The PLL local oscillator 44 is correctly tuned.
  • the output 31 is switched through to the negative control limit, while the output 23 maintains the position at the positive control limit.
  • the outputs 31 and 23 thus carry the signals logic L and logic H.
  • the frequency of the PLL superposition oscillator 44 is readjusted.
  • the output 23 is switched through to the negative output limit, while in this case the output 31 maintains the position at the positive control limit .
  • the outputs 31 and 23 carry the signals logic H and logic L.
  • the frequency control of the PLL local oscillator 44 acts in the opposite direction in this case.
  • the inputs connected to the outputs 23 and 31 are switched to inactive by the synchronization signal evaluation circuit 40, so that the control loop is interrupted.
  • the control circuit 34 starts a station search. If a signal is detected or a synchronous signal is generated, the control loop takes over the further re-tuning, the control circuit 34 evaluating the signals received from the comparator circuit 48 to obtain the Abtim direction.
  • the circuit described has the advantage that the window width is independent of the setting of the variable resistor 3.
  • the dimensioning of the resistors within the voltage divider circuit and the arrangement of the resistors 6 and 7 to obtain the comparator switching points ensures that a change in setting due to a possibly necessary replacement of components results in the same potential shifts at the inputs 18 and 19 of the comparators 20 and 21 Has.
  • the 4PSK demodulator circuit 47 includes a phase-locked loop 47, 51, 50, 36 (PLL) in which, when the signal is received to recover the carrier signal that is not present in the signal spectrum, the control input of a voltage-controlled oscillator (VCO) 36 is one of the output signals from the control signal 4PSK demodulator circuit 47 obtained tuning voltage is fed through a loop filter 51 and a subsequent VCO temperature compensation circuit 50.
  • VCO voltage-controlled oscillator
  • connection from the control input of the VCO 36 to a switch 37, via which the control input can be connected to the tap 10 of the variable resistor 3 with simultaneous interruption of the phase locked loop.
  • This connection is provided for the basic setting of the free-running VCO 36 to a frequency of 70 MHz at a positive potential + 6.7 V at the tap 10 before the adjustment of the 4PSK demodulator circuit.
  • the output voltage of the loop filter 51 is a direct measure of the frequency or frequency deposits of the carrier signal in the intermediate frequency positions.
  • the evaluation circuit 40 can simulate the existence of such a synchronous signal even in the absence of a synchronous signal and adversely affect the coordination.
  • Fig. 3 shows a circuit for obtaining an error signal, i.e. an error signal for controlling the control circuit 34, with which this effect can be overcome.
  • an error signal i.e. an error signal for controlling the control circuit 34
  • Synchronous signal evaluation circuit 40 connected a circuit for integrating concealment signals.
  • concealment signals are usually generated and evaluated in evaluation circuits for processing digital signals, for example by means of an IC SAA 7500.
  • These concealment signals are integrated in FIG. 3. This is achieved by means of an RC element 53, 54, by means of which the capacitor 54 is charged from the operating voltage ÜB via the resistor 53 to a logic high voltage. This voltage is at the input of control circuit 34 in FIG. 1. The full logic high voltage indicates that the search is initiated. This state of charge of the capacitor 54 is retained as long as a large number of error signals occur at the input of the evaluation circuit 40.
  • the capacitor 54 is discharged via the resistor 55, the diode 56 and the circuit 40; the voltage at the input of the control circuit 34 drops to logic low and causes a switchover to tuning with a small step width until the window area around the center frequency of the demodulator 47 is reached.
  • a larger time constant is favorable for charging the capacitor 54 with the resistor 53.
  • a small time constant is required for the discharge above 57, 40, ie for the switchover to fine tuning.
  • a microprocessor for example of the type ⁇ PD7811, is advantageous for the control circuit 34.
  • the latter can not only take over the tasks of the control circuit 34, but also, in addition to evaluating the information from the comparator 48 and the synchronizing signal circuit 40 for the search and fine-tuning process, also the timing of the switchover of the control circuit 34 according to FIG. 3 for querying the tax ⁇ lines 481 and 482 and for step-by-step changes in the frequency of the oscillator 44.
  • the processor inserts different waiting times to ensure that the system settles correctly, which can replace or support the integration according to FIG. 3. Under unfavorable reception conditions, brief failures of the synchronization can occur. At this time, the processor must not immediately switch to the search mode because otherwise long mute times would interfere. The processor waits for a new synchronization of the system in a predetermined period of time without changing the tuning of the oscillator.
  • the circuit shown in FIG. 1 can be modified such that the frequency of the oscillator 36 is evaluated in a high-precision discriminator and the control voltage is fed to the comparator circuit 48. This reduces the temperature influences.

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Description

Säte1liten-Rundfunkerap änger
Die Erfindung betrifft einen Satelliten-Rundfunkempfänger nach dem Oberbegriff des Anspruchs 1.
Signale, die Satelliten-Rundfunkempfänger von einer Satelli¬ tenempfangsanlage erhalten, können einer Freguenzdrift unter¬ liegen. Ursache der Freguenzdrift ist ein instabiler Oszilla¬ tor der Satellitenempfangsanlage oder weiterer zwischenge- εchalteter Umsetzer. Dabei wirken sich wegen der hohen Über¬ tragungsfrequenz schon geringe relative Frequenzabweichungen auf die Zwischenfreguenz im Satelliten-Rundfunkempfänger als starke absolute Abweichung aus. Diese Erscheinung kann dazu führen, daß die automatische Frequenzregelung des Trägeros¬ zillators für die DemodulationsSchaltung die Frequenzdrift nicht mehr ausgleichen kann.
Der Erfindung liegt die Aufgabe zugrunde, einen Satelliten- Rundfunkempfänger dahingehend zu verbessern, daß auch bei Frequenzabweichungen des Empfangssignalε, die über den Regel¬ bereich der automatischen Frequenzreg lung für den Trägeros¬ zillator hinausgehen, eine schnelle und zuverlässige Abstim¬ mung ermöglicht wird.
Diese Aufgabe wird bei einem Satelliten-Rundfunkempfänger nach dem Oberbegriff des Anspruchs 1 durch die im Kennzei¬ chen angegebenen Merkmale gelöst.
Die Erfindung nutzt als Kriterium für die Abstimmung zu¬ nächst ein fehlendes Synchronsignal aus. In diesem Fall wird der PLL-Überlagerungsoszillator in großen Frequenzschritten abgestimmt (Suchlauf). Dadurch gelingt sehr schnell eine An¬ näherung an die für die Kompensation der Frequenzabweichung optimale Überlagerungsfreguenz. Dadurch wird eine Annäherung an den Fangbereich, beispielsweise des 4PSK Demodulators, erreicht. Wird ein Synchronsignal empfangen, werden die Fre¬ quenzschritte für die Endabstimmung des PLL-Überlagerungsoε- zillators verkleinert. Die weitere Abstimmung des PLL-Überla- gerungsoszillators erfolgt dann in kleinen Frequenzschritten so lange, bis die Frequenzabweichung des Demodulators -VCOS innerhalb der Grenzen eines Fensters liegt, das im Umgebungs¬ bereich der Mittenfrequenz des Abstimmbereichs liegt und bei¬ spielsweise kleiner ist als die Grenzen zweier kleiner Schrittweiten.
Weiterbildungen und vorteilhafte Ausgestaltungen der Erfin¬ dung ergeben sich aus den Ansprüchen, der weiteren Beschrei¬ bung und der Zeichnung, die ein Ausführungsbeispiel der Er¬ findung veranschaulicht.
In der Zeichnung zeigen:
Fig. 1 ein Blockschaltbild eines Satelliten-Tonrundfunk empfängers mit einer Satellitenempfangsanlage und
Fig. 2 ein Schaltbild einer Komparatorschaltung als Bestandteil einer AFC-Schaltung aus Fig. 1
Fig. 3 ein Schaltbild für die Gewinnung eines
Fehlersignals aus dem Concealment-Signal.
Fig. 1 zeigt ein Blockschaltbild eines Satelliten-Rund unk¬ empfängers, der an eine Satellitenempfangsanlage angeschlos¬ sen ist. Die Satellitenempfangsanlage besteht aus einer Satellitenantenne 41 sowie zwei Frequenzumsetzern 42 und 43. Der Satelliten-Rundfunkempfänger umfaßt ein Empfangsteil 33 mit einem Mischer 45, einem P L-Überlagerungεoszillator 44 und einer Steuerschaltung 34, einen ZF-Verstärker 46, eine Demodulatorschaltung 47, einen Trägeroszillator 36, eine AFC-Schaltung 1, eine Synchronsignalauswerteschaltung 40 so- wie eine Decodierschaltung 49. Am Ausgang der Decodierschaltung 49 sind Tonεignale abgreifbar.
Wird die Empfangsfrequenz sehr genau eingehalten, so kann der PLL-Überlagerungsosz llator 44 auf eine vorgegebene, ver¬ einbarte Frequenz eingestellt werden und am Ausgang des Mischers 45 ergibt sich dann eine Zwischenfrequenz mit dem Nennwert der ZF. In der dem ZF-Verstärker 46 nachgeschalte¬ ten Demodulatorschaltung 47 kann das vorzugsweise in 4PSK-Mo- dulation vorliegende Signal demoduliert werden. Zur Trägerre¬ generierung bei der De odulation dienen der
Trägeroszillator 36, der so gesteuert wird, daß er phasenεyn- chron zum modulierten Signal schwingt. Dabei erhält der Oszillator 30 des Eingangsεignal vom Ausgang der Demodulatorschaltung 47 über das Schleiffilter 51.
Weicht die Empfangsfreguenz von ihrem Nennwert ab, so kann der Demodulator 47 den Trägeroszillator 36 nicht mehr nach¬ ziehen. Dieser an sich für die Signalrückgewinnung nachteili¬ ge Effekt wird ausgenutzt, um über die Steuerschaltung 34 dem Überlagerungsoszillator 44 so nachzuregeln, daß die Zwi- schenfreguenz auf ihren Nennwert geregelt wird. In diesem Fall erhält also die Steuerschaltung 34, insbeεondere ein Mikroprozessor, den Befehl, den
PLL-Überlagerungsoszillator 44 schrittweise nachzustimmen. Die Nachstimmrichtung wird dabei von dem jeweiligen Ausgang der Schaltungen 40, 48 vorgegeben. Gleichzeitig erhält die Steuerschaltung 34 auch von der
Synchronsignalauswerteschaltung 40 ein Signal, dessen Zu¬ stand von Erkennung oder Nichterkennung eines Synchronsi¬ gnalε abhängt. Iεt kein Synchronεignal vorhanden, hat der Demodulator 47 also nicht gefangen, erfolgt die Nachεtimmung deε PLL-Überlagerungsoεzillators 44 in großen Schritten von vorzugsweise 250 kHz. Ist dagegen ein Synchronsignal vorhan¬ den, wird der PLL-Überlagerungsoszillator 44 in kleinen Schritten von vorzugsweiεe 62,5 kHz abgestimmt. Die zeitli¬ che Schrittfolge ist εo bemeεsen, daß εie der Systemein¬ schwingzeit entspricht. Der Abstimmvorgang wird alεo nach Art eineε Suchlaufε solange fortgesetzt, bis der Demodulator gefangen hat. Der Abs immvorgang im Fangbereich wird in klei¬ nen Schritten fortgesetzt, bis ein Fenster der Weite zweier kleiner Schritte um die Mittenfreguenz deε Demodulators er¬ reicht ist.
Zur Ansteuerung der SteuerSchal ung 34, insbesondere des Mi- kroprozeεεorε, enthält die AFC-Schaltung 1 eine Komparatorεchaltung 48, die daε AFC-Signal mit einem oberen und einem unterem Schwellwert vergleicht.
Fig. 2 zeigt die Auεgeεtaltung einer Komparatorεchaltung 48 zeigt Fig. 2, wobei ein erster Komparator 20 für den oberen und ein zweiter Komparator 21 für den unteren Schwellwert vorgesehen ist. Den einen Eingängen 16, 17 der Komparatoren 20, 21 wird das AFC-Signal über Widerstände 12 und 13 und den anderen Eingängen 18, 19 werden Vergleichs¬ spannungen über Widerstände 14 und 15 sowie eine SpannungsteilerSchaltung 5...9 zugeführt. Ausgänge 31, 23 der Komparatorschaltung 48 εind mit der Steuerschaltung 34 verbunden, wobei der Ausgang 31 die eine und der andere Ausgang 23 die andere Abstimmrichtung vorgibt.
Zwei Endanschlüsse der Spannungsteilerschaltung 5...9 liegen an festen BezugsSpannungen +U, Masse und eine Anzapfung an einer einstellbaren Bezugsspannung U . .. Eine weitere An¬ zapfung liegt an einer MitkopplungsSpannung U . , , die an den Ausgängen 22, 23 der Komparatoren 20, 21 abgegriffen wird. Die einstellbare Bezugsεpannung U . . wird auf einen Wert eingestellt, der den Trägeroszillator 36 auf eine
Nennfreg^uenz fnenn abstimmt. Die Spannungsteilerεchaltung umfaßt eine Reihenschaltung auε Widerεtänden 5, 6, 7, 8 und 9, wobei der Widerεtand 5 mit seinem freien Ende auf positivem Potential +U, während der Widerεtand 9 mit εeinem freien Ende auf Nullpotential (Mas¬ se) liegt. Der Eingang 18 deε ersten Komparatorε 20 ist über den Widerstand 14 mit der Anzapfung zwiεchen den Wider¬ ständen 5 und 6 und der Eingang 19 des zweiten Kompara- tors 21 über den Widerstand 15 mit der Anzapfung zwischen den Widerständen 7 und 8 verbunden. Die Anzapfung zwiεchen dem Widerstand 6 und 7 liegt an der einstellbaren Bezugsspan¬ nung u e:ns-(./ während die Anzapfung zwischen den Wider¬ ständen 8 und 9 an der Mi tkopplungsSpannung U . , liegt.
Die einstellbare Bezugsspannung U . , wird in einer Schal¬ tungsanordnung erzeugt, die eine Reihenschaltung aus einem Widerstand 2, einem veränderbaren Widerstand 3 mit einem Abgriff 10 und einem Widerstand 4 umfaßt, wobei der Wider¬ stand 2 mit seinem freien Ende an einem positiven Potenti¬ al +U, während der Widerstand 4 mit seinem freien Ende an einem negativen Potential -U liegt. Der Abgriff 10 ist mit der Anzapfung zwischen den Widerständen 6 und 7 verbunden. Eine weitere Verbindung des Abgriffs 10 besteht zu einem für einen Abgleich dienenden Schalter 37, über den der Abgriff 10 mit dem Steuereingang des Trägeroszillators 36 verbindbar ist.
Der Auεgang 22 deε ersten Komparators 20 ist über einen Vor¬ widerstand 28 mit dem Steuereingang eines als NPN-Transistor ausgebildeten Inverters 30 verbunden, dessen Ausgang den er¬ sten Ausgang 31 der KomparatorSchaltung 48 bildet. Der Ausgang des zweiten Komparators 21 bildet den zweiten Ausgang 23 der Komparatorεchaltung 48.
Zur Mitkopplung des Ausgangssignals auf die Eingänge 18 und 19 sind die Ausgänge 22 und 23 über Widerstände 24 und 25 mit den Anzapfungen zwischen den Widerständen 8 und 9 verbun¬ den. Außerdem liegen die Ausgänge 22 und 23 über Widerstände 26 und 27 ebenso auf dem positiven Potential +5V wie ein mit dem Ausgang 31 des Transistors verbundener Widerstand 29, wodurch sich hinεichtlich deε Signalpegels eine TTL-Anpaεsung ergibt.
Die εoweit beεchriebene Schaltungεanordnung arbeitet wie folgt:
Zur Einεtellung der richtigen Bezugεεpannung für die Kompa¬ ratoren 20 und 21 wird durch Schließen des Schalters 37 der Steuereingang des während des Abgleichs vorübergehend frei¬ laufenden Trägeroszillatorε 36 mit dem Abgriff 10 deε verän¬ derbaren Widerεtandes 3 verbunden. Durch Einstellen deε ver¬ änderbaren Widerεtandeε 3 wird nun die dem Steuereingang deε Trägeroszillators 36 zugeführte Spannung so eingestellt, daß dieser auf die Trägerfrequenz von im Ausführungsbeiεpiel 70 MHz abgeglichen werden kann.
Bei der soweit beεchriebenen Schaltung bewirkt eine Tempera¬ turänderung beiεpielsweiεe eine Verεchiebung des Fensters relativ zur Mittenfrequenz des Demodulators 47. Zur Kompensa¬ tion deε Temperatureinfluεεeε dient eine
Te peraturkompenεationεschaltung 50. Da die Abstimmεpannung für den Steuereingang deε VCO 36 mit dem Einfluß der Temperaturkompensationsschaltung 50 beaufschlagt ist, ist die AbStimmspannung bereits am Ausgang eines
Schleifenfilters 51 abzunehmen bzw. dem Signaleingang 32 der Schaltungsanordnung 1 zuzuführen, sowie das Referenzpotenti¬ al (U ._S_L.) für Sollabstimmung auf den Ausgang des Schlei¬ fenfilters 51 zu beziehen.
Zur Gewinnung deε Referenzpotentials U . , wird das bei der Grundeinεtellung des VCO 36 an der Anzapfung 10 in Fig. 2 eingestellte positive Potential +6,7V zunächst um den Span¬ nungsabfall an der Temperaturkompensationsschaltung 50 mit dem veränderbaren Widerstand 3 verringert und anschließend mittelε eines z.B. über 41 eingeεpeiεten verεtimmbaren Meß- empfangssignals in der Weise eingestellt, daß der Schalt¬ punkt des Komparators 20 mit der unteren und der Schaltpunkt des Komparatos 21 mit der oberen zulässigen Frequenzabwei¬ chung von der Trägersignalfrequenz 70MHz zusammenfällt. Da¬ bei ergibt sich zwangsläufig, daß das auf diese Weise an der Anzapfung 10 gewonnene Referenzpotential eine freguenzsymme¬ trische Lage zu den Schaltpunkten einnimmt. Beide Schaltpunk¬ te geben somit ein Fenster für Abstimmung und Abεtimmrich- tung vor.
Der Schaltpunkt deε ersten Komparators 20 liegt um den Span¬ nungsabfall an dem Widerstand 6 zuzüglich einer Hystereεe- εpannung oberhalb der BezugsSpannung U . . und der Schalt¬ punkt des zweiten Komparators 21 um den Spannungsabfall an dem Widerstand 7 zuzüglich einer geringfügigen Hysteresespan¬ nung unterhalb der BezugsSpannung Usi.πst.. Damit ist ein Fen- ster für die Grenzen der Frequenzabweichungen festgelegt. Außerhalb des Fensters wird eine schrittweiεe Nachεtimmung deε PLL-Überlagerungsoszillatorε 33 in kleinen Schrittweiten vorgenommen und die Abstimmrichtungen sind differenziert vor¬ gegeben. Innerhalb deε Fensters ruht das System, der Regel¬ kreis wirkt unterbrochen.
Zur automatischen Freguenzregelung wird dem Signaleingang 32 der Komparatorschaltung 48 die Abstimmspannung des Träger¬ oszillators 36 zugeführt und mit den Potential des Schalt¬ punktes des ersten Komparators 20 und des zweiten Kompara¬ tors 21 verglichen. Befindet sich die Abstimmspannung inner¬ halb des Fensters, liegt der Ausgang 23 an der positiven Aus- εteuergrenze, während der Auεgang 22 deε erεten Kompara¬ tors 20 zur negativen Aussteuerungsgrenze durchgeschaltet ist. Dadurch ist der Transistors 30 gesperrt ist und der Aus¬ gang 31 liegt ebenfallε an der poεitiven Aussteuerungsgren- ze. Die Ausgänge 23 und 31 führen somit beide Signale lo¬ gisch H. Der PLL-Überlagerungsoszillator 44 ist richtig abge¬ stimmt.
Überschreitet die Absti mspannung des Trägeroεzillatorε 36 infolge einer auftretenden Verstimmung das Potential des Schaltpunktes des ersten Komparators 20 um die Hystereseεpan- nung, εo wird der Ausgang 31 zur negativen Auεsteuergrenze durchgeεchaltet, während der Auεgang 23 die Lage an der poεi¬ tiven Ausεteuerungsgrenze beibehält. Die Ausgänge 31 und 23 führen somit die Signale logisch L und logisch H. Die Fre¬ quenz des PLL-ÜberlagerungsosziIlators 44 wird nachgeregelt.
Unterschreitet die Abstimmspannung des Trägeroszillators 36 infolge einer entgegengerichtet laufenden Verstimmung das Potential des Schaltpunktes des zweiten Komparators 21 um die HystereseSpannung, so wird der Ausgang 23 zur negativen Ausε euergrenze durchgeschaltet, während in diesem Fall der Ausgang 31 die Lage an der positiven Auεεteuergrenze beibe¬ hält. Die Ausgänge 31 und 23 führen in diesem Fall die Signa¬ le logisch H und logisch L. Die Freguenzregelung des PLL-Überlagerungsoszillators 44 wirkt in dieεem Fall in ent¬ gegengesetzter Richtung.
Bei fehlendem Synchronsignal sind die an den Ausgängen 23 und 31 angeschlossenen Eingänge von der Synchron¬ signalauswerteschaltung 40 auf inaktiv geschaltet, so daß der Regelkreiε unterbrochen ist. Die SteuerSchaltung 34 star¬ tet einen Sendersuchlauf. Wird ein Signal erkannt bzw. wird ein Synchronsignal erzeugt, übernimmt der Regelkreis die wei¬ tere Nachstimmung, wobei die Steuerschaltung 34 die von der Komparatorschaltung 48 erhaltenen Signale zur Gewinnung der Abεtim richtung auεwertet. Die beschriebene Schaltung hat den Vorteil, daß die Fenster¬ breite unabhängig von der Einstellung deε veränderbaren Wi- derstandes 3 ist. Durch die Dimensionierung der Widerstände innerhalb der Spannungsteilerschaltung und die Anordnung der Widerstände 6 und 7 zur Gewinnung der Komparatorschaltpunkte wird erreicht, daß eine Einstelländerung aufgrund eines even¬ tuell notwendigen Bauteilersatzeε gleiche Potentialverschie¬ bungen an den Eingängen 18 und 19 der Komparatoren 20 und 21 zur Folge hat.
Die 4PSK-Demodulatorschaltung 47 beinhaltet einen Phasenregelkreiε 47, 51, 50, 36 (PLL) in welchem bei Signal¬ empfang zur Rückgewinnung deε im Signalεpektru nicht vorhan¬ denen Trägerεignalε dem Steuereingang eineε spannungsgesteu¬ erten Oszillators (VCO) 36 eine aus den Ausgangεsignalen der 4PSK-Demodulatorschaltung 47 gewonnene Abstimmspannung über ein Schleifenfilter 51 und eine anschließende VCO-Temperaturkompenεationεschaltung 50 zugeführt wird. Für eine solche Schaltung ist eine sogenannte Costaε Loop vor¬ teilhaft.
Von dem Steuereingang deε VCO 36 besteht außerdem eine Ver¬ bindung zu einem Schalter 37, über den der Steuereingang mit der Anzapfung 10 des veränderbaren Widerstandes 3 verbunden werden kann bei gleichzeitiger Unterbrechung des Phasenregel- kreises. Diese Verbindung ist vorgesehen zur Grundeinstel¬ lung des freilaufenden VCO 36 auf eine Freguenz von 70 MHz bei einem positiven Potential +6,7V an der Anzapfung 10 vor der Durchführung.des Abgleichs der 4PSK-Demodulatorschaltung.
Die Ausgangsspannung des Schleifenfilters 51 ist ein direk¬ tes Maß für die Freguenz bzw. Freguenzabläge deε Trägerεi- gnals in Zwischenfreguenzläge. Unter Umεtänden kann die Auεwerteεchaltung 40 auch bei Nicht- vorliegen eineε Synchronεignalε die Exiεtenz eineε εolchen Synchronεignals simulieren und die Abstimmung ungünstig be¬ einflussen.
Fig. 3 zeigt eine Schaltung zur Gewinnung eines Fehlerεi- gnals, d.h. eines Fehlersignals zur Steuerung der Steuerschaltung 34, mit der dieser Effekt überwunden werden kann. Zu diesem Zweck ist an die
Synchronsignalauswerteschaltung 40 eine Schaltung zur Inte¬ gration von Concealment-Signalen angeschlossen. Solche Concealment-Signale werden in Auswerteschaltungen für die Bearbeitung von Digitalsignalen üblicherweise erzeugt und ausgewertet, beispielweise durch ein IC SAA 7500. In Fig. 3 werden diese Concealment Signale integriert. Dies wird er¬ reicht durch ein RC-Glied 53, 54, durch das der Kondensator 54 von der Betriebsεpannung ÜB über den Widerεtand 53 auf eine Spannung Logiεch High aufgeladen wird. Diese Spannung liegt am Eingang der Steuerschaltung 34 in Fig. 1. Die volle Spannung Logisch High gibt an, daß der Suchlauf eingeleitet wird. Dieser Ladezustand des Kondensatorε 54 bleibt erhalten, solange Fehlerεignale in großer Anzahl am Eingang der Auswerteschaltung 40 auftreten. Sobald die Anzahl der Fehlersignale geringer wird, findet über den Widerstand 55, die Diode 56 und die Schaltung 40 eine Entladung des Kondensators 54 statt; die Spannung am Eingang der Steuerschaltung 34 sinkt ab auf Logisch Low und bewirkt eine Umschaltung auf Abstimmung mit kleiner Schritt¬ weite, bis der Fensterbereich um die Mittenfreguenz des Demodulators 47 erreicht wird. Für die Aufladung des Kondensators 54 mit dem Widerstand 53 ist eine größere Zeit¬ konstante günstig. Für die Entladung über 57, 40, d.h. für die Umschaltung auf Feinstimmung, ist dagegen eine kleine Zeitkonstante erforderlich. Für die Steuerεchaltung 34 iεt ein Mikroprozesεor, beiεpiels- weiεe deε Typs μPD7811 vorteilhaft. Dieser kann nicht nur die Aufgaben der Steuershcaltung 34 übernehmen, sondern ne¬ ben den Auswertungen der Informationen des Komparators 48 und der Synchronsignalschaltung 40 für den Such- und den Feinabstimmvorgang auch das Timing der Umschaltung der Steuerschaltung 34 gemäß Fig. 3 für die Abfrage der Steuer¬ leitungen 481 und 482 und für daε schrittweise Verändern der Freguenz des Oszillators 44. Im Such- bzw. Feinabstimmmodus fügt der Prozesεor zur Gewährleiεtung eines einwandfreien Einεchwingens deε Systems unterschiedliche Wartezeiten ein, die die Integration gemäß Fig. 3 ersetzen oder unterstützen können. Unter ungünstigen Empfangsbedingungen können kurzzei¬ tige Ausfälle der Synchronisation vorkommen. Zu diesem Zeit¬ punkt darf der Prozessor nicht sofort in den Suchlaufmodus umschalten, weil sonst lange Mutezeiten stören würden. Der Prozessor wartet in einer vorgegebenen Zeitspanne auf eine neue Aufsynchroniεierung des Syεtemε, ohne die Abstimmung des Oszillatorε zu verändern.
Die in Fig. 1 dargestellte Schaltung kann so abgewandelt wer¬ den, daß die Freguenz des Oszillatorε 36 in einem hochgenau¬ en Diskriminator ausgewertet wird und die SteuerSpannung der Komparatorschaltung 48 zugeführt wird. Dadurch werden die Temperaturein lüsse verringert.

Claims

P a t e n t a n s p r ü c h e
Satelliten-Rundfunkempfänger, welchem Signale einer Sa¬ tellitenempfangsanlage, die eine Empfangsantenne (41) und wenigstens einen Freguenzumsetzer (42, 43) umfaßt, zugeführt sind, wobei der Satelliten-Rundfunkempfänger einen Empfangsteil (33) mit einem Überlagerungε- oszillator (44) sowie eine Demodulatorschaltung (47) mit einem Trägeroszillator (36) und einer Synchronsignalauswerteschaltung (40) für die Signalrück¬ gewinnung enthält, dadurch gekennzeichnet, daß der Überlagerungsoszillator (44) als in einer großen oder einer kleinen Schrittweite abstimmbarer PLL-Überlagerungsoεzillator (44) auεgebildet ist und daß die Synchronsignalauswerteschaltung (40) und die Demodulatorschaltung (47) direkt und/oder über weitere Schaltungen (48) mit Eingängen einer Steuerschaltung (34) verbunden sind, mittels der der PLL-Überlagerungsoszillator (44) außerhalb des Fangbe¬ reichs der Demodulatorschaltung (4) bei nichterkannten Synchronsignalen oder daraus gewonnenen Signalen mit großer Schrittweite abgestimmt wird (Suchlauf) und in¬ nerhalb des Fangbereichs bei erkannten Synchronsignalen oder daraus gewonnenen Signalen mit kleiner Schrittwei¬ te fein abgestimmt wird.
2. Satelliten-Rundfunkempfänger nach Anεpruch 1, dadtirch gekennzeichnet, daß die große Schrittweite kleiner iεt alε der Fangbereich deε Demodulatorε (47).
3. Satelliten-Rundfunkempfänger nach Anεpruch 2, dadurch gekennzeichnet, daß die kleine Schrittweite so klein bemessen ist, daß beim Abstimmvorgang innerhalb des Fangbereicheε keine störende Beeinflussung des Ausgangs¬ signals bewirkt wird.
4. Satelliten-Rundfunkemp änger nach Anspruch 2, dadurch gekennzeichnet, daß die große Schrittweite auf ca. 250 kHz und die kleine Schrittweite auf ca. 62,5 kHz bemes¬ sen iεt.
5. Satelliten-Rundfunkempfänger nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die AFC-Schaltung (1) eine Komparatorschaltung (48) umfaßt, die daε Signal der au¬ tomatischen Freguenzregelung (AFC-Signal) mit einem obe¬ ren und einem unteren Schwellwert vergleicht und daß Ausgänge (31, 23) der Komparatorschaltung (48) mit der SteuerSchaltung (34) verbunden sind wobei ein Aus¬ gang (31) die eine und ein anderer Ausgang (23) die an¬ dere Abstimmrichtung vorgibt.
6. Satelliten-Rundfunkempfänger nach Anspruch 3, dadurch gekennzeichnet, daß die Komparatorschaltung (48) einen ersten Komparator (20) für den oberen und einen zweiten Komparator (21) für den unteren Schwellwert umfaßt und daß den einen Eingängen (16, 17) der Komparatoren (20, 21) das AFC-Signal und anderen Eingängen (18, 19) Ver¬ gleichsspannungen über eine Spannungsteilerschaltung (5...9) zugeführt sind.
7. Satelliten-Rundfunkempfänger nach Anspruch 4, dadurch gekennzeichnet, daß zwei Endanschlüsse der SpannungsteilerSchaltung (5...9) an festen Bezugsspannungen (+U, Masse) und eine Anzapfung an ei¬ ner einstellbaren BezugsSpannung (U . . ) liegen.
8. Satelliten-Rundfunkempfänger nach Anspruch 5, dadurch gekennzeichnet, daß eine weitere Anzapfung an einer MitkopplungsSpannung (U_it) liegt, die an den Ausgängen (22, 23) der Komparatoren (20, 21) abgegrif¬ fen wird.
9. Satelliten-Rundfunkempfänger nach Anεpruch 4 oder 5, dadurch gekennzeichnet, daß die einεtellbare Bezugsεpan- nung (U . .. ) auf einen Wert eingestellt wird, der den Trägeroεzillator (36) auf eine Nennfreguenz (f ) ab- εtimmt.
10. Satelliten-Rundfunkempfänger nach einem oder mehreren der Anεprüche 5 biε 7, dadurch gekennzeichnet, daß die Spannungsteilerschaltung eine Reihenschaltung aus Widerständen (5, 6, 7, 8 und 9) umfaßt, daß der Widerstand (5) mit seinem freien Ende auf positivem Potential +U, während der Widerstand (9) mit seinem freien Ende auf Nullpotential (Masse) liegt, daß ein Eingang (18) des ersten Komparators (20) mit der Anzap¬ fung zwiεchen den Widerständen (5, 6) und ein
Eingang (19) des zweiten Komparators (21) mit der Anzap¬ fung zwischen den Widerständen (7, 8) verbunden ist, daß die Anzapfung zwischen dem Widerstand (6, 7) an der einstellbaren BezugsSpannung (U . ) liegt und daß die Anzapfung zwischen den Widerständen (8, 9) an der MittkopplungsSpannung (U .. ) liegt.
11. Satelliten-Rundfunkempfänger nach einem der Ansprüche 5-8,dadurch gekennzeichnet, daß die einstellbare BezugsSpannung (U . , ) in einer Schaltungsanordnung erzeugt wird, die eine Reihenschaltung aus einem Widerstand (2), einem veränderbaren Widerstand (3) mit einem Abgriff (10) und einem Widerstand (4) umfaßt, wo¬ bei der Widerstand (2) mit seinem freien Ende an einem positiven Potential +U liegt, während der Widerstand (4) mit seinem freien Ende an einem negati¬ ven Potential -U liegt und daß der Abgriff (10) mit der Anzapfung zwischen den Widerständen (6 und 7) verbunden ist.
12. Satelliten-Rundfunkempfänger nach einem der Ansprüche 1-11, dadurch gekennzeichnet, daß der
Synchronεignalauswerteschaltung (40) eine Schaltung zur Auεwertung der Fehlerhäufigkeit der empfangenen Signale (concealement) zugeorndet iεt, daß eine Integration der FehlerSignale vorgegeben iεt. und daß bei vorgegebenen Zeitkonstanten die Überleitung einer BezugsSpannung als Kriterium den die Umschaltung der Schrittweite dient.
13. Satelliten-Rundfunkempfänger nach einem der Ansprüche 1-12, dadurch gekennzeichnet, daß die Abεtim- mung kleiner Schrittweite in beiden Abεtimmrichtungen erfolgt.
14. Satelliten-Rundfunkempfänger nach einem der Ansprüche 1-13, dadurch gekennzeichnet, daß für die Um¬ gebung der Mi tenfreguenz deε Demodulators ein Fenster vorgesehen ist, dessen Breite kleiner ist als die Gren¬ ze zweier kleiner Schrittweiten und daß keine Abstim¬ mung erfolgt, wenn dieser Bereiche erreicht ist.
15. Satelliten-Rundfunkempfänger nach einem der Ansprüche 1-14, dadurch gekennzeichnet, daß ein Mischprogramm für die Steuerung der Umschaltung der vom Suchlauf auf AFC Regelung vorgesehen ist.
16. Satelliten-Rundfunkempfänger nach einem der Ansprüche 1-15, dadurch gekennzeichnet, daß er zum Empfang und zur Verarbeitung von digital codierten Audioεignalen auεgelegt ist.
17. Satelliten-Rundfunkempfänger nach einem der Anεprüche 1-15, dadurch gekennzeichnet, daß er zum Empfang und zur Verarbeitung von digital codierten Videoεignalen auεgelegt iεt.
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