EP1155594A1 - Zeitkritische steuerung von daten an eine taktgesteuerte schnittstelle mit asynchroner datenübertragung - Google Patents

Zeitkritische steuerung von daten an eine taktgesteuerte schnittstelle mit asynchroner datenübertragung

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Publication number
EP1155594A1
EP1155594A1 EP00909028A EP00909028A EP1155594A1 EP 1155594 A1 EP1155594 A1 EP 1155594A1 EP 00909028 A EP00909028 A EP 00909028A EP 00909028 A EP00909028 A EP 00909028A EP 1155594 A1 EP1155594 A1 EP 1155594A1
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EP
European Patent Office
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signal
data
interface
atm
physical layer
Prior art date
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Withdrawn
Application number
EP00909028A
Other languages
English (en)
French (fr)
Inventor
Athanase Mariggis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia Solutions and Networks GmbH and Co KG
Original Assignee
Siemens AG
Nokia Siemens Networks GmbH and Co KG
Siemens Corp
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Filing date
Publication date
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Priority claimed from DE1999126103 external-priority patent/DE19926103C2/de
Application filed by Siemens AG, Nokia Siemens Networks GmbH and Co KG, Siemens Corp filed Critical Siemens AG
Publication of EP1155594A1 publication Critical patent/EP1155594A1/de
Withdrawn legal-status Critical Current

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    • H04L49/405—Physical details, e.g. power supply, mechanical construction or backplane of ATM switches
    • H—ELECTRICITY
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    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5672—Multiplexing, e.g. coding, scrambling
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    • H04L2012/5672—Multiplexing, e.g. coding, scrambling
    • H04L2012/5674—Synchronisation, timing recovery or alignment

Definitions

  • the invention relates to a method and a circuit arrangement for the time-critical control of data to a clock-controlled interface with asynchronous data transmission, data in parallel between one or at least one physical and another layer according to a standardized layer model and one generated by the physical layer indicating a data transmission request or non-indicating readiness signal and an enable / disable signal generated by a further layer for controlling the data transmission or, if appropriate, a plurality of address signals generated by the further layer.
  • ATM layer model is used for the functional subdivision of the communication tasks, which, like the OSI reference model (Open-System Interconnection Reference Model), consists of several mutually independent communication layers. These include the physical layer, the ATM layer, the ATM adaptation layer (AAL) and the application-oriented layers referred to in OSI terminology as "higher layers". A shift is responsible for providing services for the next higher shift.
  • the physical layer represents a transmission-related one Interface for the cells of the higher-level ATM layer is available.
  • This interface was defined by the ATM Forum as a uniform, clock-controlled interface between the physical layer and the higher layers of communication devices operating according to the asynchronous transfer mode, which in the technical field is called "Universal Test and Operation PHY-Interface for ATM” or short “UTOPIA” is known - see in particular ATM Forum, Level 2, from left, June 1995, pages 8-15 and 21-24.
  • UTOPIA Level 2 standardized by the ATM Forum, very time-critical signaling occurs when controlling the data at the interface, particularly in the upstream direction, ie from the physical interface - also referred to as the secondary side - to the communication system - also called the primary side - raises several technical implementation problems.
  • the UTOPIA specification requires setup times of at least 4 nsec and hold times of at least 1 nsec for a 50 MHz UTOPIA interface.
  • all signaling signals must be sampled immediately on the input side in order to be able to initiate the reaction to the signaling signals in the subsequent clock period, ie the signaling between the primary side and the secondary side is very time-critical.
  • the standardized UTOPIA Level 2 interface standardizes several different, complex signalings, the processing of which requires complex control logic due to their number.
  • the implementation of such fast response times and the implementation of the required complex control logic require suitable hardware support, ie fast logic modules such as ASIC s (Application-Specific Integrated Circuit) or fast, small FPGA 'S (Field-Programmable Gate Array) with short, internal signal delays.
  • fast logic modules such as ASIC s (Application-Specific Integrated Circuit) or fast, small FPGA 'S (Field-Programmable Gate Array) with short, internal signal delays.
  • the object on which the invention is based is to improve the time-critical control of the data to a clock-controlled interface with asynchronous data transmission, in particular the interface between one physical or between several physical layers and the ATM layer.
  • the object is achieved on the basis of a method according to the features of the preamble of claim 1 and of claim 9, the characterizing features of each.
  • the essential aspect of the method according to the invention is to be seen in the fact that the release blocking signal is displayed to the physical layer delayed by one clock period and that the data to be transmitted in parallel are controlled a priori to the clock-controlled interface by the physical layer and that by a logical combination of the delayed release lock signal and the ready signal generated by the physical layer, a reload signal for the time u. timely control of the data is generated at the interface.
  • a reload signal for the time u. timely control of the data is generated at the interface.
  • the signaling requirements of future UTOPIA standards that are already being planned such as UTOPIA Level 3 - see ATM Forum PHY G, UTOPIA Level 3 Baseline Text, December 1998 - with maximum clock rates of almost 104 MHz and data bus widths of 32 bits can be realized in an advantageous manner with the aid of the method according to the invention, especially since a complex control logic necessary for the implementation of the UTOPIA Level 2 and 3 standards is implemented without the method according to the invention with logic functions currently available in ASICs or fast, small FPGAs due to the required, extremely short signal delays are considered impractical in the professional world.
  • a reload signal which indicates a data transmission further data are controlled to the interface, and in the case of a reload signal which does not indicate a data transmission the currently applied data and no further data are controlled to the interface - claim 2 led to the interface in an advantageous manner after the transmission of the currently present data has already been achieved by the delayed release or blocking signal.
  • further data are controlled immediately after the transmission of the currently pending data to the interface. In addition, this ensures that no data is reloaded from the physical layer to the clock-controlled interface without a readiness signal indicating a data request or a reload signal indicating data release.
  • a logical AND combination represents a "fast" combination and is simple, i.e. can be implemented without great circuitry outlay.
  • a major advantage of the method according to the invention is that data to be transmitted are controlled a priori to the clock-controlled interface by the physical layer without the further layer using the release-blocking signal to indicate that the physical layer has been released for data transmission.
  • data to be transmitted are controlled a priori to the clock-controlled interface by the physical layer without the further layer using the release-blocking signal to indicate that the physical layer has been released for data transmission.
  • the data to be transmitted in parallel are controlled a priori and dependent on the address signals and the enable / disable signal to the clock-controlled interface and sampled immediately.
  • at least one first and one second reload signal for timely and clock-based control of the data at the interface are generated by in each case logical combinations of the delayed release blocking signal and the delayed address signals for each physical layer.
  • the data of the respective physical layer currently selected on the basis of the address signals are immediately available at the interface, as a result of which the short response times required by the UTOPIA interface standard can be achieved.
  • the large number of signaling scenarios or cases standardized by the ATM Forum is reduced to a few cases, ie the different and time-critical signaling that occurs during operation of the interface and the selection of the respective physical layer are made possible by the method according to the invention with the aid of a single one , simple control and decoding logic.
  • no expensive, fast logic components such as fast ASICs or small, fast FPGAs are required for the implementation of complex control and decoding logic, but simple, inexpensive, relatively slow ASICs or FPGAs can be used.
  • the signaling requirements of future UTOPIA standards that are already being planned such as MPHY-UTOPIA Level 3 - see ATM Forum PHY WG, UTOPIA Level 3 Baseline Text, December 1998, - with maximum clock rates of almost 104 MHz and data bus widths of 32 Bits can be implemented in an advantageous manner with the aid of the method according to the invention, especially since a complex control logic necessary for the implementation of the UTOPIA Level 2 and 3 standards is implemented, in particular in "multiphysical" operation, without the method according to the invention currently in ASICs or fast , small FPGA 's available logic functions due to the required, extremely short signal propagation times is not considered practicable in the professional world.
  • previously stored data are controlled to the interface in the case of a first reload signal indicating a data transmission, and further data are controlled to the interface in the case of a second reload signal indicating a data transmission.
  • the data currently present and no further data are controlled to the interface and data are controlled to the interface either with the aid of the first or with the aid of the second reload signal - claim 10 led to the interface in a particularly advantageous manner, in particular after the transmission of the currently pending data by the delayed release or. Lock signal has already occurred, ie further data are controlled immediately after the current data is transferred to the interface.
  • the first reload signal advantageously controls data previously stored in a storage unit, ie, for example, the first data word or data byte of an ATM cell or the applied cell start signal are temporarily stored in a storage unit in the current clock cycle and, if requested read out in the next clock cycle and controlled directly to the interface. In this way, data that is no longer currently available can be briefly controlled to the interface in a particularly advantageous manner in the next clock period, thereby avoiding, for example, the loss of a data byte or information that is currently required in the present clock period.
  • the logical combinations of the delayed release blocking signal and the delayed and decoded address signals for one physical layer each are advantageously carried out according to the invention with the aid of a decoding unit.
  • the advantageous embodiment can be implemented without great circuit complexity.
  • the decoding unit in a single logic level, the signal propagation times are kept short.
  • An essential advantage of the further method according to the invention is that data to be transmitted from the physical layer selected on the basis of the address signals is controlled a priori to the clock-controlled interface by the respective physical layer, without the additional layer using the release-blocking signal Data transmission release for the respective physical layer (PL) on the basis of that generated by the further layer for addressing the respective physical layer
  • Address signals is displayed - claim 12.
  • the physical layer at the interface already contains a priori data at the interface, ie from the point of view of the respective physical layer there is already a transmission of data; however, data transmission is effected directly by the delayed release lock signal, ie when an enable lock signal indicating a data transfer is present, the currently applied data are transferred and further data are controlled to the interface.
  • the short response time required for receiving data of the physical layer defined by the address signals at the interface after receiving the data transfer enable signal for the transmission is thus ensured by the method according to the invention.
  • FIG. 1 shows in a block diagram a circuit arrangement developed for realizing the method according to the invention
  • FIG. 2 shows the signal flow characterizing the method according to the invention at the clock-controlled interface
  • FIG. 3 shows in a block diagram a circuit arrangement according to the invention
  • FIG. 4 shows the signal flow on the clock-controlled "Multphysical" UTOPIA interface.
  • FIG. 1 there is an ATM communication device ATM-KE which operates according to the asynchronous transfer mode and which realizes a physical layer PL Transmission unit UE and an access unit ZE realizing an ATM layer ATM-L are shown, the physical layer PL providing the transmission technology necessary for the transmission of data cells DZ and the ATM layer ATM-L having higher network protocols for the functional division of the communication tasks.
  • FIG. 1 shows a possible implementation of the Utopia interface standardized by the ATM Forum between the physical and the ATM layer PL, ATM-L - also called the UTOPIA interface, the circuit arrangement according to the invention and the method according to the invention specifically the time-critical control of data cells DZ to the clock-controlled interface Utopia for parallel transmission in the upstream direction UPS concerns.
  • the upstream direction UPS is understood to mean the parallel transmission of data cells DZ starting from the physical layer PL to the ATM layer ATM-L.
  • data cells DZ they are subdivided into data words DW each with a length of 8, 16 or 32 bits and then a single data word DW1 is transmitted in parallel per clock period Fx, one clock period Fx in each case the period between two successive, rising clock edges F1-F8 includes.
  • FIG. 1 shows the interface lines RxClk-L, RxData-L, RxSoc-L, RxClav-L, RxEnb-L provided for the implementation of the UTOPIA interface defined by the ATM Forum.
  • the clock signal RxClk is transmitted via the clock signal interface line RxClk-L
  • the data signal RxData is transmitted via the data signal interface line RxData-L
  • the cell start signal RxSoc-L is transmitted via the cell start signal interface line RxSoc-L
  • the standby signal interface line RxClavxCI-L is the ready signal Transmit the enable-disable signal RxEnb via the enable or blocking signal interface line RxEnb-L, the respective direction of the signal transmission being determined by the arrow directions shown in FIG.
  • the higher-level or controlling entity within the clock-controlled interface is formed, as exemplarily shown in FIG.
  • the parallel data transmission is controlled by the ATM layer ATM-L or data transfer started or ended.
  • the physical layer PL subordinate to the ATM layer ATM-L controls the data to be transmitted in the form of data cells DZ or data words DW to the clock-controlled interface Utopia, the physical layer PL being controlled by the ATM layer ATM-L is caused to provide data words DW, but on the other hand data words DW are controlled by the physical layer PL data interface DW even without a data request from the ATM layer ATM-L.
  • the data words DW are transmitted from the physical layer PL to the ATM layer ATM-L with the aid of the data signal RxData, via which an 8-bit, 16-bit or a 32-bit data word DW can be transmitted per clock period Fx .
  • the clock rate for the clock-controlled, parallel data transmission is indicated or specified by the clock signal RxClk of the physical layer PL by the ATM layer ATM-L.
  • a cell start signal RxSoc is provided as standard for realizing the Utopia interface, with the aid of which the physical layer PL of the ATM layer ATM-L indicates the start of a new data cell, ie in particular the transmission of the first data word DW1 of a data cell.
  • the cell start signal RxSoc which has the logical value "0"
  • the cell start signal RxSoc which has the logical value "0”
  • the cell start signal RxSoc which has the logical value "0”
  • the cell start signal RxSoc is set to the logical value "1" for the duration of a clock period Fx and the beginning of a data cell is thereby signaled to the ATM layer ATM-L. If there is data or no data for parallel transmission to the ATM layer ATM-L in the physical layer PL, this is indicated with the help of the ready signal RxCIav of the ATM layer ATM-L.
  • a Delay means D-FF for example, a D flip-flop for delaying the release-blocking signal RxEnb generated by the ATM layer ATM-L for controlling the data transmission, wherein at the input di of the delay means D-FF that from the ATM layer ATM -L generated and enable disable signal RxEnb with the help of the enable and disable signal interface line RxEnb-L and at the output de of the delay means D-FF there is the enable disable signal dEnb delayed by a clock period Fx.
  • tristate driver modules T acting in the upstream direction UPS to the Utopia interface are provided for switching through the cell start signal RxSoc or the data signal RxData to the ATM layer ATM-L.
  • the tristate driver modules T can be used to control the cell start signal interface line RxSoc-L and the data signal interface line RxData-L into the state “tri-stated” or “high impedance” and thus prevent the transmission of the cell start signal RxSoc or the data signal RxData.
  • a logic combination means AG for example an AND gate, is provided.
  • the ready signal RxCIav and the second input i2 which is connected to the output de of the delay means D-FF via the release or blocking signal interface line RxEnb-L, with the aid of the release or blocking signal interface line RxEnb-L the delayed release blocking signal dEnb and after
  • a reload signal dEnb & Clav for the time u. timely control of data words DW to the Utopia interface.
  • the reload signal dEnb & Clav indicates to the physical layer PL that another data word DW can be controlled at the Utopia interface.
  • the signal flow occurring in the time-critical control of data words DW according to the invention at the clock-controlled interface is shown in FIG. 2 using individual signal flow graphs.
  • the signaling signals RxClk, RxData, RxSoc, RxCIav, RxEnb are each sampled after a rising clock edge F1-F8, with a first, second, third, fourth, fifth, sixth being shown in FIG. 2 , seventh and eighth rising clock edge F1-F8 is shown.
  • eight clock periods Fx are shown between the first to eighth positive clock edges F1-F8, with a single clock edge F1-F8 each being indicated by a dotted line.
  • FIG. 2 the signal profiles of the signaling signals RxClk, RxData, RxSoc, RxCIav, RxEnb, dEnb, dEnb & Clav are shown in FIG. 2 immediately after the physical layer PL - in FIG. 1 by a dashed line labeled SI - and at the interface Utopia - in FIG. 1 expressed by a dashed line labeled S2 or Utopia - and are referred to below as the first interface SI and as the second interface S2.
  • the ready signal RxCIav of the ATM layer ATM-L which has the logical value "0" indicates that there are currently no data words DW available for parallel transmission in the physical layer PL.
  • the data signal RxData does not indicate any existing data words DW at the first interface SI, and due to the enable-disable signal RxEnb, which does not indicate any data transmission, and has the logical value "1"
  • the Tristate driver modules T are used at the second interface S2 or interface Utopia, at the time of the first rising clock edge Fl, both the data signal RxData and the cell start signal RxSoc are controlled to the "tri-stated" state. This means that the data transmission to the ATM layer ATM-L is interrupted.
  • the delayed enable disable signal dEnb has a logic value "1" - no data transmission - and the reload signal dEnb & Clav has a logic value "0", with which the physical layer PL enables the UTOPIA interface, i.e. data words DW can be controlled to the Utopia interface, is displayed.
  • the cell start signal RxSoc is set to the logical value "1" at the first interface S1 by the physical layer PL, and thus the start of a data cell DZ or the presence of the first data word DW1 in the physical layer PL is displayed .
  • the cell start signal interface line RxSoc-L is still kept in the "tri-stated" state at the second interface B by the tristate driver module T and thus the transmission of the cell start signal RxSoc to the ATM layer ATM-L is suppressed.
  • the first data word DW1 is controlled to the first interface S1 with the aid of the data signal RxData, whereby here, too, the data signal interface line RxData-L is still kept in the "tri-stated" state at the second interface S2 by the tristate driver module T.
  • the ready signal RxCIav present unchanged at both the first and the second interface, the ATM layer ATM-L is signaled by the physical layer PL of a data transfer request or the readiness for data transfer is indicated.
  • the ready signal RxCIav is kept constant over the following six clock periods, ie a data transmission request is signaled.
  • the enable disable signal RxEnb and consequently the delayed enable disable signal dEnb remain unchanged at the second interface B with a logical value "1" - no data transmission.
  • the logical value of the reload signal dEnb & Clav has changed from "0" to "1”, whereupon no more data words DW are reloaded to the interface Utopia by the physical layer PL, ie only the currently present first data word DW1 is made available for the transmission.
  • the previously mentioned signal curves remain unchanged except for the enable / disable signal RxEnb present at the second interface S2, as a result of the change in the ATM layer ATM-L indicating a data transmission request that occurred one clock period Fx earlier Ready signal RxCIav is responded to.
  • the ATM layer ATM-L releases the data for transmission via the Utopia interface.
  • This release for data transmission takes effect on the basis of the release lock signal dEnb delayed at circuit interface S2 at the time of the fourth rising clock edge F4, i.e. there is a delayed enable-disable signal dEnb with a logic value "0", by means of which the
  • Tristate driver blocks T the first data word DW1 is released for transmission.
  • the first date Tenword DWl on the second interface S2 with the aid of the data signal RxData to the ATM layer ATM-L, the beginning of the data cell of the ATM layer ATM-L being signaled simultaneously by the cell start signal RxSoc.
  • the reload signal dEnb & Clav has a change in the logic value from "1" to "0" at the first interface S1. This means that in the subsequent clock period Fx the physical layer PL can, for example, reload a second data word DW2 to the UTOPIA interface.
  • the cell start signal RxSoc is reset to the logic value "0" and assumes this logic state unchanged until another data cell is transmitted.
  • the second data word DW2 is transmitted to the ATM layer ATM-L in the upstream direction UPS.
  • the third and fourth data words DW3, DW4 are transmitted in the respective subsequent clock period Fx.
  • FIG. 3 shows an ATM communication device ATM-KE operating according to the asynchronous transfer mode with a first transmission unit UE1 realizing a first physical layer PL1 and a second transmission unit UE2 realizing a second physical layer PL2 and one the access layer ZE implementing the ATM layer ATM-L is shown, the first and second physical layers PL1, PL2 providing the transmission technology required for the transmission of data cells DZ and the ATM layer ATM-L having higher network protocols for the functional division of the communication tasks.
  • FIG. 3 shows an ATM communication device ATM-KE operating according to the asynchronous transfer mode with a first transmission unit UE1 realizing a first physical layer PL1 and a second transmission unit UE2 realizing a second physical layer PL2 and one the access layer ZE implementing the ATM layer ATM-L is shown, the first and second physical layers PL1, PL2 providing the transmission technology required for the transmission of data cells DZ and the ATM layer ATM-L having higher network protocols for the functional division of the communication tasks.
  • FIG. 3 shows a possible implementation of the interface Utopia Level 2 standardized by the ATM Forum between, for example, the first and the second physical and the ATM layer PL1, PL2, ATM-L - also "multiphysical" UTOPIA interface.
  • the circuit arrangement according to the invention and the method according to the invention specifically relates to the time-critical control of data cells DZ to the clock-controlled interface MPh-Utopia for parallel transmission in the upstream direction UPS.
  • FIG. 3 shows, for example, the first and second physical layers PL1, PL2, the method according to the invention being applicable to the control of data of any number of physical layers PL1, PL2 to the ATM layer ATM-L.
  • FIG. 3 shows, for example, the first and second physical layers PL1, PL2, the method according to the invention being applicable to the control of data of any number of physical layers PL1, PL2 to the ATM layer ATM-L.
  • the upstream direction UPS is to be understood to mean the parallel transmission of data cells DZ starting from one of the physical layers PL1, PL2 to the ATM layer ATM-L.
  • FIG. 3 again shows the interface lines RxClk-L, RxData-L, RxSoc-L, RxClav-L, RxEnb-L, RxAdrl, RxAdr2 provided for the implementation of the "Multiphysical" UTOPIA interface defined by the ATM Forum, in addition to the realization of the "Multiphysical" Utopia interface MPh-Utopia via a first and a second address signal interface line RxAdrl / RxAdr2, the first and the second address signal
  • RxAdrl / RxAdr2 are transferred.
  • the respective direction of the signal transmission is determined by the arrows shown in FIG.
  • the higher-level or controlling entity within the clock-controlled interface is formed analogously to FIG. 1, as exemplarily shown in FIG. 3, by the ATM layer ATM-L, that is to say with the aid of the release blocking signal RxEnb and the first and second address signals RxAdrl / RxAdr2 the parallel data transmission is controlled by the ATM layer ATM-L or the first or second physical layer PL1, PL2 is selected and the data transmission is started or ended.
  • the first and second physical layers PL1, PL2 subordinate to the ATM layer ATM-L control the data to be transmitted in the form of data cells DZ or data words DW to the clock-controlled interface MPh-Utopia
  • the respective first or second phy- sical layer PL1 / PL2 is caused on the one hand by the ATM layer ATM-L to provide data words DW, but on the other hand also without a data request from the ATM layer ATM-L by the first or second physical layer PL1, PL2 data words DW be controlled to the interface.
  • the data words DW are transmitted from the first or second physical layer PL1, PL2 to the ATM layer ATM-L with the aid of the data signal RxData, via which an 8-bit, 16-bit or a 32-bit data word DW pro Clock period Fx can be transmitted. Furthermore, in analogy to FIG. 1, the clock rate for the clock-controlled, parallel data transmission is indicated or specified by the clock signal RxClk of both the first and the second physical layers PL1, PL2 by the ATM layer ATM-L.
  • a cell start signal RxSoc is also provided as standard for the implementation of the MPh-Utopia interface, with the aid of which the first or the second physical layer PL1, PL2 of the ATM layer ATM-L is used to start a new data cell DZ, ie in particular the Transmission of the first data word DW1 of a data cell is displayed.
  • the cell start signal RxSoc which has the logical value "0" is set to the logical value "1" for the duration of a clock period Fx and thereby the ATM layer ATM-L signals the start of a data cell of the respective physical layer PL1, PL2 selected on the basis of the last applied first and second address signals RxAdrl / RxAdr2. If there is data or no data for parallel transmission to the ATM layer ATM-L in the first or second physical layer PL1, PL2, this is indicated by means of the ready signal RxCIav of the ATM layer ATM-L.
  • the transmission of data from the first physical layer PL1 to the ATM layer ATM-L is described, for example.
  • the transmission of data starting from the second physical see layer PL2 and the structure of the second transmission unit UE2 is analogous to the first physical layer PL1 or the first transmission unit UE1 and is therefore not described in detail below.
  • first to eleventh delay means D-FF1-D-FF11 for example D flip-flops, are provided for delaying the respective signals to be transmitted, with all delay means D-FF1-D-FF11 each having an input and an output i / e and partially have an additional control input si.
  • the fifth, sixth and seventh delay elements D-FF5-D-FF7 are arranged, for example, in the first transmission unit UE1 of the first physical layer PL1.
  • the third, fourth, sixth and seventh delay means D-FF3 / 4/6/7 have an additional control input si.
  • the first transmission unit UE1 comprises a Utopia Level 1 interface unit ULI for realizing the Utopia Level 1 interface and a glue logic unit GLE for controlling the signaling of different transmission types or events defined by the UTOPIA interface standard in the transmission of ATM cells.
  • a fourth to eighth tristate driver module T4-T8 for switching the respective signals and an inverter I are provided in the first physical layer PL1.
  • a first and a second decoding unit DE1, DE2 and a first, second and third tristate driver module T1-T3 for switching the applied signals are in the ATM communication device ATM-KE intended.
  • a pull-down resistor PDR and a logic device AG are advantageously arranged in the ATM communication device ATM-KE for advantageously controlling the data to the clock-controlled interface MPh-Utopia.
  • the access unit ZE which realizes the ATM layer ATM-L is connected to the input i of a first delay means D-FF1 via the release blocking signal interface line RxEnb-L.
  • the output e of the first delay means D-FFl is led via a further release blocking signal interface line RxEnb-L to the input i of a second delay means D-FF2, the further release blocking signal interface line RxEnb connected to the output e of the first delay means D-FFl -L is connected to the first input il of the second decoding unit DE2.
  • the output e of the second delay means D-FF2 is connected to the first input il of the glue logic unit GLE of the first physical layer PL1. Analogously to this, the output e of the second delay means D-FF2 is connected to the first input il of the glue logic unit GLE of the second physical layer PL2 - not shown in FIG. 3.
  • the output e of the first delay means D-FF1 is also connected to the second input i2 of the glue logic unit GLE of the first and the second physical layer PL1, PL2. Furthermore, the control input si of the third and fourth delay means D-FF3, D-FF4 is connected to the output e of the first delay means D-FF1. The control input si of the second and third tristate driver module T2 / T3 is also connected to the output e of the first delay means D-FF1.
  • the access unit ZE is connected to the input i of the eleventh delay means D-FFll via the first address signal interface line RxAdrl-L.
  • the output e of the eleventh delay means D-FFll is connected to the first input il of the first decoding unit DE1 and to the second input i2 of the logic combination means AG.
  • the access unit ZE is connected to the input i of the tenth delay means D-FF10 via the second address signal interface line RxAdr2-L and the output e of the tenth delay means D-FF10 is both at the second input i2 of the first decoding unit DE1 and at the first Input il of the logic logic device AG and connected to the second input i2 of the second decoding unit DE2.
  • the output e of the logic logic device AG is in turn connected to the control input si of the first tristate driver module T1.
  • the access unit ZE is also via the clock signal interface line RxClk-L with the first and second physical layers PL1, PL2, in particular with the respective Utopia level 1 interface unit ULI for transmitting the clock signal RxClk from the ATM layer ATM-L to the first or the second physical layer PL1, PL2.
  • the first output el of the first decoding unit DE1 is connected to the input i of the fourth delay means D-FF4 and the inverted control input si of the fourth tristate driver module T4.
  • the second output e2 of the first decoding unit DE1 is connected to the input i of the third delay means D-FF3 and the inverted control input si of a tristate driver module of the second physical layer PL2 - not shown in FIG. 3.
  • the output e of the fourth delay means D-FF4 is connected to the third input i3 of the glue logic unit GLE.
  • the output e of the third delay means D-FF3 is connected to the glue logic unit GLE of the second physical layer PL2 - again not shown in FIG. 3.
  • the first output el of the second decoding unit DE2 is connected to the control input si of the seventh and eighth tristate driver module T7, T8 and the second output e2 of the second decoding unit DE2 is connected to the control input of the fifth and sixth tristate driver module T5 with the aid of a connecting line / T6 connected.
  • the third and fourth outputs e3 / e4 of the second decoding unit DE2 are connected to control inputs of tristate driver modules of the second physical layer PL2. leads, these are not shown in Figure 3 for reasons of clarity.
  • the glue logic unit GLE provided in the first transmission device UE1 has an output e which is connected to the first input of the Utopia level 1 interface unit ULI and to the input i of the inverter I.
  • the output e of the inverter I is connected to the control input si of the sixth and seventh delay means D-FF6, D-FF7.
  • the first output el of the Utopia level 1 interface unit ULI is with the input i of the fourth tristate driver module T4 and with the fifth input i5 of the glue logic unit GLE and with the input i of the fifth delay means D-FF5 connected, the output e of the fifth delay means D-FF5 being led to the fourth input i4 of the glue logic unit GLE.
  • the second output e2 of the Utopia level 1 interface unit ULI is connected to the input i of the sixth delay means D-FF6 and to the input i of the seventh tri-state
  • Delay means D-FF7 are provided, the output e of the seventh delay means D-FF7 being connected to the sixth tristate driver module T6.
  • the third output e3 of the Utopia level 1 interface unit ULI is connected to the input i of the eighth Tristate driver module T8.
  • the two outputs e of the fifth and seventh tristate driver modules T5, T7 are connected to the input i of the eighth delay means D-FF8, the outputs of the corresponding tristate driver means arranged on the second physical layer PL2 also having the input i of the eighth Delay means D-FF8 are connected.
  • the outputs e of the sixth and eighth tristate Driver modules T6, T8 are connected to the input i of the ninth delay means D-FF9, the outputs of the corresponding tristate driver means arranged on the second physical layer PL2 being connected to the input i of the ninth delay means D-FF9.
  • the output e of the eighth delay device D-FF8 is connected to the input i of the second tristate driver module T2 and the output e of the ninth delay device D-FF9 leads to the input i of the third tristate driver module T3.
  • the access unit ZE which realizes the ATM layer ATM-L is connected to the output e of the second tristate driver module T2 via the cell start signal interface line RxSoc-L. Furthermore, the access unit ZE is connected via the data signal interface line RxData-L to the output e of the third Tristate driver module T3.
  • the output e of the fourth tristate driver module T4 is connected together with the output e of the tristate driver module arranged analogously in the second physical layer PL2 to the input i of the first tristate driver module T1, which is connected via a pull-down resistor PDR is connected to ground. Furthermore, the control input si of the first tristate driver module T1 is connected to the output e of the logic link AG.
  • the first, second and third tristate driver modules T1-T3 acting in the upstream direction UPS to the MPh-Utopia interface are used to switch through the cell start signal RxSoc or the Data signal RxData or the ready signal RxCIav provided to the ATM layer ATM-L.
  • the first, second and third Tristate driver modules T1-T3 enable the cell start signal interface line RxSoc-L as well as the data signal interface line RxData-L and the ready signal interface line RxClav-L to be in the "tri-stated" state.
  • the outputs between the fourth to eighth Tristate driver module T4-T8 and the first, second and third Tristate driver module Tl-T3 can be in the state "tri-stated” or " are controlled with high impedance "and thus the transmission of the first cell start signal RxSocl or the first data signal RxDatal or the first standby signal RxClavl can be controlled or prevented.
  • the ATM layer ATM-L uses the first and second address signals RxAdrl, RxAdr2 to generate the binary address of the physical layer PL1, PL2 to be addressed or one by ATM forum standardized filler bit sequence F, which is transmitted in the clock period according to a valid address, the first and second address signals RxAdrl, RxAdr2 being delayed by one clock period Fx using the tenth and eleventh delay means D-FF10 / 11 the first decoding unit DE1 can be switched on.
  • the delayed first and second address signal dAdrl / dAdr2 represents a binary address, so that, for example, by a first delayed address signal dAdrl having a logic value "0" and by a second delayed address signal dAdr2 having a logic value "1", the second physical layer PL2 is addressed, ie the combination of the binary information contained in the first and second delayed address signal dAdrl, Adr2 results in the binary value "10", which corresponds to a value "2" in the decimal number system.
  • the delayed first and second address signals dAdrl, dAdr2 are transmitted to the logic logic unit AG via connecting lines and logically linked there, for example with the aid of the "AND" gate.
  • the first tristate driver module T1 which switches through the ready signal RxCIav, is controlled by the control signal present at the output e of the logical combination unit AG, the filling bit sequence F, which is standardized by the ATM Forum and transmitted in the clock period after a valid address, for example the binary value "11" at the inputs il, i2 of the logic combination unit AG causes the first tristate driver module T1 to be set to the "tristated” or "high-resistance" state. Furthermore, the delayed second address signal dAdr2 is also sent to the second one
  • Decoder unit DE2 to support the generation of control signals or reload signals NS for the control of the data DZ is transmitted to the interface MPh-Utopia.
  • the delayed, first and second address signal dAdrl, dAdr2 received in the first decoding unit DE1 is decoded and the decoded, first and second address signal dAdrl, dAdr2 are transmitted both to the third and fourth delay means D-FF3, D-FF4 and to the respective tristate driver module T4 provided for switching through the first or second ready signal RxClavl, RxClav2, in FIG. 3, for example, the transmission of the decoded and delayed first Address signal dAdrl to the fourth Tristate driver module T4 is explicitly shown.
  • the received, decoded and delayed first address signal dAdrl is used inverted to control the connection of the first ready signal RxClavl.
  • the request of the ready signal RxClavl, RxClav2 proposed by the ATM Forum of the physical layer PL previously selected by the transmitted address is achieved directly in the clock period Fx following the request of the address at the interface MPh-Utopia or with the aid of the invention Implemented standard-compliant procedure.
  • the decoded and twice delayed, first and second address signals dAdrl, dAdr2 are transmitted to the respective glue logic unit GLE of the respective physical layer PL1, PL2.
  • the second delay in the decoded and delayed first and second address signals dAdrl, ⁇ Adr2 does not influence the signaling to the first or second physical layer PL1, PL2 by decoding the delayed, first and second address signals dAdrl, dAdr2.
  • the release blocking signal RxEnb transmitted by the ATM layer ATM - L is switched on with the aid of the first delay means D - FFl delayed by the length of a clock period Fx, the delayed release blocking signal dEnb in particular for controlling the release of the data signal RxData or the cell start signal RxSoc is transmitted to the second and third tristate driver modules T2 / T3, ie there is a delayed release blocking signal dEnb with a logic value "0" at the respective control input si of the second and third tristate driver module T2 / T3, so the currently applied data signal RxData and the currently applied cell start signal RxSoc are controlled at the MPh-Utopia interface.
  • the delayed enable blocking signal dEnb is sent to the second decoding unit DE2, to the glue logic unit GLE of the respective physical layer PL1, PL2, to the control inputs si of the third and fourth delay means D-FF3, D-FF4 and to the second Delay means D-FF2 transmitted.
  • the delayed release blocking signal dEnb is delayed by a further clock period Fx and the double-delayed release blocking signal ddEnb present at the output e of the second delay means D-FF2 is additionally sent to the glue logic unit GLE respective physical layer PL1, PL2 transmitted.
  • the delay described above or the storage of the first and second, delayed and decoded address signals dAdrl, dAdr2 is controlled with the aid of the delayed release blocking signal dEnb transmitted to the control inputs si of the third and fourth delay means D-FF3, D-FF4.
  • the glue logic unit GLE of the respective physical layer PL1, PL2 - in particular the first physical layer PL1 in FIG. 3 - the delayed and the twice-delayed enable-disable signal dEnb, ddEnb, the twice-delayed and decoded address signal dAdrl and in addition, the standby signal RxClavl transmitted by the Utopia level 1 interface unit ULI and the first standby signal dClavl delayed with the aid of the fifth delay means D-FF5 are logically linked and a logical and delayed release blocking signal IdEnb is generated.
  • the logical and delayed release blocking signal IdEnb is transmitted to the Utopia level 1 interface unit ULI for controlling the data from the Utopia level 1 interface unit ULI to the interface MPh-Utopia which is connected in the upstream direction UPS.
  • the logical and delayed enable / disable signal IdEnb inverted with the aid of inverter I becomes the sixth and seventh delay transmitted by means of D-FF6, D-FF7 and evaluated in these to control the delay of the first and second data signals RxDatal, RxData2 received by the Utopia Level 1 interface unit ULI and the first and second cell start signals RxSocl, RxSoc2.
  • the glue logic unit GLE provides all of the signaling proposed by ATM Forum for the control of different transmission events, such as "back-to-back” transmission of ATM cells or "end and restart of cell” transmission is taken into account and the corresponding logical, delayed enable blocking signal IdEnb is generated.
  • the signals transmitted by the Utopia level 1 interface unit ULI in the first physical layer PL1, in particular the first data signal RxDatal, the first cell start signal RxSocl and the first ready signal RxClavl are processed differently within the first physical layer PLl.
  • the first data signal RxDatal is transmitted both directly to the eighth tristate driver module T8 and with the help of the seventh delay means D-FF7 with a delay to the sixth tristate driver module T6.
  • the first cell start signal RxSocl is transmitted both directly to the seventh tristate driver module T7 and, with the aid of the sixth delay means D-FF6, to the fifth tristate driver module T5 with a delay.
  • T6 Reload signals NS2 transmitted are, for example, either the interface signals currently transmitted by the Utopia level 1 interface unit ULI or the one clock period Fx previously by the Utopia level 1
  • Interface unit ULI transmitted interface signals to the eighth and ninth delay means D-FF8, D-FF9 and thus transmitted in the upstream direction UPS.
  • the selection of the data words DW to be currently controlled at the interface MPh-Utopia is determined with the aid of the first and second reload signals NS1, NS2 generated in the second decoding unit DE2.
  • the second decoding unit DE2 generates third and fourth reload signals NS3, NS4 for controlling the tristate driver means provided in the second physical layer PL2 and transmits them to the second physical layer PL2 - not shown explicitly in FIG. 3.
  • the data signal RxData currently transmitted to the ninth delay means D-FF9 and the cell start signal RxSoc currently transmitted to the eighth delay element D-FF8 are displayed delayed by one clock period to the third or second tristate driver module T3, T2 and then controlled by the delayed release blocking signal dEnb is controlled at the MPh-Utopia interface, ie these signals currently applied to the delay means D-FF8, D-FF9 are sampled and are therefore stable in the subsequent clock period Fx for further processing by the ATM layer ATM -L at the MPh-Utopia interface.
  • the first and second data signals RxDatal, RxData2 or cell start signal RxSocl, RxSoc2 are each "ORed" into a common data signal RxData and a common cell start signal RxSoc, ie the cell start signal RxSoc and the data signal RxData each represent only the control signal pair RxSatal or RxDocl RxSoc2, RxData2 of a physical layer PL1, PL2.
  • the first ready signal RxClavl transmitted by the Utopia level 1 interface unit ULI is switched through to the first tristate driver module Tl by the fourth tristate driver module T4, which is controlled with the aid of the inverted, delayed and decoded first address signal dAdrl Pull-down resistor PDR the logical "or" link between the first and second ready signals RxClavl, RxClav2 is realized, ie when neither a first nor a second, a standby signal RxClavl, RxClav2 representing a data transmission request, the signal present at input i of the first tristate driver module T1 is controlled to the logic state "0" with the aid of the pull-down resistor PDR.
  • the ready signal RxCIav which is controlled at the clock-controlled interface MPh-Utopia, is controlled in the clock period Fx with the aid of the first Tristate driver module Tl to the ATM layer, in which the filler bit sequence F is present as an address signal RxAdrl, RxAdr2 at the interface MPh-Utopia .
  • the delayed release blocking signal dEnb and, for example, the delayed second address signal dAdr2 are evaluated in the second decoding unit DE2, i.e. suitably delayed, multiplexed, decoded and a first, second, third and fourth reload signal NSl / 2/3/4 derived from the information obtained for time-critical control of the respective data to the clock-controlled interface MPh-Utopia.
  • the delayed first and second address signals dAdrl, dAdr2 received in the first decoding unit DE1 are decoded, for example, according to the following decoding rule:
  • RxSoc, RxCIav, RxAdrl + 2, RxEnb each sampled after a rising clock edge F1-F12, wherein in FIG. 4, for example first to twelfth rising clock edges F1-F12 are shown.
  • eleven clock periods Fx are shown between the first to twelfth, positive clock edges F1-F12, a single clock edge F1-F12 being indicated by a dotted line.
  • the signal curves of selected signaling signals RxClk, RxData, RxSoc, RxCIav, RxAdrl + 2, RxEnb, dEnb, ddEnb, NS1-NS4, dAdrl + 2, RxDatal, RxData2, RxSocl, RxSoc2, RxClav2, RxClav2 within RxClav2 are shown in FIG ATM communication device ATM-KE - indicated in FIG. 3 by a dashed line denoted by A, at the Utopia level 1 interface unit ULI - indicated in FIG.
  • first and second address signals RxAdrl + 2 representing the binary value "01" from the ATM layer ATM-L the first physical layer PL1 with the address "01", or this prompts you to be ready for data transmission with the help of the ready signal RxCIav to the ATM layer ATM-L.
  • a first data word DW1 is available in the addressed, first physical layer PL1 or in the utopia level 1 interface unit ULI for parallel transmission, 27 data words DW1-DW27 being standard for the transmission of a data cell DZ
  • the inventive method are provided.
  • the first data signal RxDatal indicates a first data word DW1 at the second interface B and the first cell start signal RxSocl has the logical value "1" exclusively in the clock period Fx under consideration. Almost simultaneously, the first ready signal RxClavl assumes the logical value "1", which indicates the readiness for transmission of the first physical layer PL1.
  • the 23rd data word DW23 of the data cell DZ to be transmitted is controlled by the second physical layer PL2 currently authorized to transmit data with the aid of the data signal RxData to the clock-controlled interface MPh-Utopia, ie by means of the release having a logical value "0" Lock signal RxEnb, the 23rd data word DW23, which is controlled from the second physical layer PL2 to the third interface C, is switched through with the aid of the third Tristate driver module T3 to the clock-controlled interface MPh-Utopia.
  • the second readiness RxClav2 indicates the continued readiness to send data words DW by accepting the logical value "1".
  • the third reload signal NS3 has the logic value "0" and the fourth reload signal NS4 has the logic value "1", with a reload signal NS1- having the logic value "1".
  • NS4 the output e of the respective Tristate driver T5-T8 "High-resistance” or “tristated” switches or a reload signal NS1-NS4 having the logical value "0” switches through the signals present at the inputs i of the respective tristate driver means T5-T8.
  • a release of the clock-controlled interface MPh-Utopia is indicated to the utopia level 1 interface unit ULI and this for reloading a second data word DW2 is initiated at the beginning of the next clock period, although the first physical layer PL1 has not yet been addressed by the ATM layer ATM-L for the transmission of data.
  • the delayed first and second address signal dAdrl, dAdr2 present at the first interface A has the fill bit sequence F, which causes the ready signal interface line RxClav-L to be set to the "tristated” state and in FIG the clock-controlled interface MPh-Utopia, "high-resistance" ready signal RxCIav is made clear.
  • the delayed enable blocking signal dEnb which has a logical value "0" - current data transmission - is present at the first interface A, as a result of which the second and third tristate driver modules T2, T3 for switching through the signals RxData / present at their inputs i RxSoc can be initiated.
  • the delayed enable / disable signal dEnb at the first interface A has the logical value "0" - current data transmission - and the delayed first and second address signals RxAdrl + 2 have the binary value "01".
  • the decoded and delayed first address signal dAdrl is transmitted to the control input si of the fourth tristate driver module T4 and the first ready signal RxClavl is switched through to the third interface C causes.
  • the readiness signal RxCIav present at the clock-controlled interface MPh-Utopia thus has the logic value "1" on and the controlling ATM layer ATM-L the readiness to transmit data of the physical layer PL1 previously addressed in the clock period Fx is indicated.
  • the enable / disable signal RxEnb on the clock-controlled interface MPh-Utopia has the logical value "0" - current data transmission - and with the help of the data signal RxData that is present at the third interface C. 53-th data word DW53 controlled to the clock-controlled interface MPh-Utopia.
  • the first cell start signal RxSocl present at the second interface B has the logical value "0" by default since the second data word DW2 is controlled by the utopia level 1 interface unit ULI in the upstream direction UPS using the first data signal RxData2 and the first cell start signal RxSocl assumes the logical value "1" only approximately simultaneously with the transmission of the first data word DW1.
  • the readiness for data transmission is also indicated by the first readiness signal RxClavl and the second readiness signal RxClav2, the first readiness signal RxClavl being signaled in the clock cycle Fx following the second rising clock edge F2 with the aid of the first and fourth tristate driver module T1, T4 the clock-controlled interface MPh-Utopia is controlled.
  • the second cell start signal RxSoc2 has the logical value "0" and with the aid of the second data signal RxData2 the 25 data word DW25 is controlled by the utopia level 1 interface unit ULI, which is provided analogously in the second physical layer PL2, to the second interface B. .
  • the utopia level 1 interface unit ULI is indicated to control no further data words DW in the next clock period Fx to the second interface B and the sixth and seventh delay means D-FF6, D-FF7 stores the logical value of the first data which was present in the clock period Fx Signals RxDatal and the first cell start signal RxSocl, ie the signal constellation when the first data byte DW1 is transmitted.
  • the ready signal RxCIav which has a logic value "1”
  • the data signal RxData representing the 24th data word DW24 and the cell start signal RxSoc which has the logic value "0" are thus present at the third interface C.
  • the signal constellation of the reload signals NS1-NS4 provided for reloading the data to the third interface C has not changed in the clock period Fx under consideration.
  • the ATM layer ATM-L uses the first and second address signals RxAdrl + 2 to query the second physical layer PL2 with the binary address "10" with respect to the data words DW present, ie on the basis of the data word DW
  • the second ready signal RxClav2 which has a logic value "1" is applied to the second interface B and the 26th data word DW26 is controlled to the second interface B with the aid of the second data signal RxData2.
  • the first data signal RxDatal like a clock period Fx previously, has the logical value of the second data word DW2, especially since, on account of the logical value "1" of the logical and delayed enable / disable signal IdEnb, no further data from the utopia level 1 interface unit ULI the second interface B were controlled.
  • the ready signal RxCIav which has a logical value "0”
  • the data signal RxData representing the 25th data word DW25 and the cell start signal RxSoc which has the logical value "0" are thus present at the third interface C.
  • the delayed first and second address signal dAdrl + 2 takes on the value of the fill bit sequence F, as a result of which the first tristate driver module Tl, which is controlled by the control signal present at the output e of the logic combination means AG, tri-states the ready signal interface line RxClav-L "switches and the switching on of the input i of the first Tristate driver module T1 or the third interface C the ready signal RxCIav suppressed.
  • the signal curve of the further signaling signals, in particular the reload signals NS1-NS4 provided for reloading the data to the third interface C, has again not changed in the clock period Fx under consideration.
  • the ATM-L layer with the help of the first and second address signals RxAdrl + 2 transmits the standardized filler sequence F and the delayed first and second address signals dAdrl + 2 that of the one clock period Fx before adjacent binary address "10" associated ready signal RxCIav, namely the second ready signal RxClav2 to the third interface C and finally to the clock-controlled interface MPh-Utopia, ie the ready signal RxCIav present at the clock-controlled interface MPh-Utopia has the logical value "1".
  • the second standby signal RxClav2 which is provided by the utopia level 1 interface unit ULI provided in the second physical layer PL2 to the second interface unit B, assumes the logical value "1". Furthermore, the 27th data word DW27 is controlled with the aid of the second data signal RxData2 to the second interface B and the data signal RxData or cell start signal RxSoc, which is delayed by a clock period Fx with the aid of the ninth or eighth delay means D-FF8, D-FF9 third interface C controlled.
  • the ready signal RxCIav which has a logic value "1"
  • the data signal RxData representing the 26th data word DW26 and the cell start signal RxSoc which has the logic value "0" are thus present at the third interface C.
  • the second data word DW2 is again sent to the second one with the aid of the first data signal RxDatal on the basis of the logical and delayed enable / disable signal IdEnb, which has a logical value "1"
  • the enable / disable signal RxEnb is set to the logical value "1" almost simultaneously with the receipt of the 27th and last data word DW27 of the data cell DZ transmitted with the aid of the data signal RxData - no data transmission - set and thus only the currently present 27th data word DW27 is transmitted and the transmission of data is interrupted until the ready signal RxEnb assumes the logical value "0" - current data transmission.
  • first and second address signals RxAdrl + 2 apply the binary address "01" of the first physical layer PL1 to the clock-controlled interface MPh-Utopia and the delayed first and second address signals dAdrl + 2, which have the value of the fill bit sequence F with the help of the logic logic device AG, the standby signal interface line RxClav-L is controlled to the "tristated" state by default, whereby the first physical
  • Layer PLl is selected for data transmission. Almost simultaneously with the transmission of the 27th data word DW27, the second ready signal RxClav2 with the logical value "0" - no currently available data - is transmitted to the second interface B. However, the 27th data word DW27, which was last controlled with the aid of the second data signal RxData2, continues to be transmitted to the second interface B. The waveform of the first, second, third and fourth reload signals NS1-NS4 and the other interface signals shows no changes.
  • the ready signal RxEnb which has the logical value "0"
  • the data signal RxData representing the 27 and last data word DW27 of the data cell DZ
  • the cell start signal RxSoc which has the logical value "0"
  • the control is activated with the aid of the delayed enable blocking signal dEnb present at the first interface A and having the logical value "1" data words DW to the clock-controlled interface MPh-Utopia are interrupted, ie both the data signal interface line RxData-L and the cell start signal interface line RxSoc-L are switched to the "tristated" state using the third or fourth tri-state driver module T3, T4. or "high impedance" controlled.
  • the ATM-ATM-L releases the enable-blocking signal RxEnb which has a logical value "0" - current data transmission - to the clock-controlled MPh-Utopia interface controlled.
  • the second reload signal NS2 assumes the logical value "0", which indicates the switching through of the first data signal RxDatal, which has the first data word DW1 and is stored or delayed, for example for five clock periods Fx, and the associated one has a logical value "1" , first cell start signal RxSocl via the eighth or ninth delay means D-FF8, D-FF9 to the third interface C.
  • This ensures that after the transmission authorization to the first physical layer PL1 has been issued by the ATM layer ATM-L with the aid of the release blocking signal RxEnb and the first and second address signals RxAdrl + 2, the first data word DW1 is sent to the clock-controlled device in a clock-controlled manner MPh-Utopia interface achieved.
  • the first ready signal RxClavl is sent from the Utopia level 1 interface unit ULI via the second interface B to the third and then to the clock-controlled interface MPh-Utopia transfer. Furthermore, the delayed first and second address signals dAdrl + 2 representing the binary address "01", the first ready signal RxClavl is sent from the Utopia level 1 interface unit ULI via the second interface B to the third and then to the clock-controlled interface MPh-Utopia transfer. Furthermore, the
  • the third reload signal NS3 is set to the logic value "1" and thus by the second physical layer PL2 for switching through the second data signal RxData2 and of the second cell start signal RxSoc provided tristate driver blocks interrupted the transmission of the aforementioned signals.
  • the delayed release blocking signal dEnb with the aid of the second and third tristate driver module T2, T3 transmits the data signal RxData representing the first data word DW1 or the cell start signal RxSoc which has the logical value "1" to the clock-controlled one Interface MPh-Utopia controlled, the beginning of a data cell DZ being signaled by the cell start signal RxSoc of the ATM layer ATM-L which has the logical value "1".
  • first and second address signals RxAdrl + 2 indicate a binary address "10", with the readiness for transmission of the respective physical layer PL1, PL2 or alternately the first or second ready signal RxClavl, RxClav2 from the ATM layer being cyclically analogous to the preceding clock periods ATM-L is checked to determine which physical layer PL1, PL2 is capable or, above all, authorized to control further data to the clock-controlled interface MPh-Utopia after the end of the current data transmission.
  • the logical and delayed release inhibit signal IdEnb which has the logical value "0" is transmitted to the second interface B or to the Utopia level 1 interface unit ULI, whereby the Utopia level 1 interface unit ULI for transmission or is caused to reload data to the second interface B.
  • the logic and delayed enable / disable signal IdEnb present at the control input of the sixth and seventh delay means D-FF6, D-FF7 will save or delay the current suppresses the first data signal RxDatal or the first cell start signal RxSocl.
  • the first reload signal NS1 assumes the logical value "0" and the second reload signal NS2 is again assigned the logical value "1", as a result of which the first data signal RxDatal currently present at the second interface B or the first cell start signal RxSocl is transmitted directly via the eighth and ninth delay means D-FF8, D-FF9 can be reloaded to the third interface C. Consequently, the ready signal RxCIav, which has a logic value "0", the data signal RxData representing the first data word DW1 and the cell start signal RxSoc, which has the logic value "1", are present at the third interface C.
  • the change of the physical layer PL1 / 2 authorized to transmit, in particular in FIG. 4 the change from the second to the first physical layer PL2 / 1, has been completed, ie data from the first physical layer see layer PL1 to the clock-controlled interface MPh-Utopia controlled until a lock of the clock-controlled interface MPh-Utopia is signaled by the ATM layer ATM-L by the release blocking signal RxEnb.
  • the first data signal RxDatal which represents the third data word DW3, and the first cell start signal RxSocl, which has a logic value "0"
  • the utopia level 1 interface unit ULI to the second interface B.
  • the ready signal RxCIav which has a logic value "0"
  • the data signal RxData which represents the second data word DW2
  • the cell start signal RxSoc which has a logic value "0”
  • the signal profiles present one clock period Fx, whereby, according to the preceding statements, the address of the first or second address signal RxDatal + 2 and the delayed, first and second address signal dAdrl + 2 alternately second physical Layer PL1, PL2 and the fill bit sequence F is transmitted.
  • This alternate polling of the first or second physical layer PL1, PL2, known in the art under the term "polling”, for the readiness for data transmission is implemented by the method according to the invention.
  • Figure 2 and Figure 4 show, for example, the signal flow for a variety of interface signaling possible in practice, i.e. All signaling scenarios occurring in practice are also covered by the method according to the invention.
  • the application of the method according to the invention is not limited to an ATM communication device ATM-KE or to the standardized UTOPIA interface or "Multiphysical" UTOPIA interface, but can certainly be used to implement suitable asynchronous interfaces, in which one Time-critical control of the data to a clock-controlled interface is provided, for example the modified UTOPIA 4 (IP packets) or PCI interfaces are used.
  • suitable asynchronous interfaces in which one Time-critical control of the data to a clock-controlled interface is provided, for example the modified UTOPIA 4 (IP packets) or PCI interfaces are used.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

Ein von einer bzw. physikalischen Schicht (PL) erzeugtes Bereitschaftssignal (RxClav) sowie ein von einer weiteren Schicht (ATM-L) erzeugtes Freigabe- oder Sperrsignal (RxEnb) werden über eine asynchrone Schnittstelle (Utopia) übertragen, wobei eine Reaktion auf eine Änderung des Freigabe-Sperrsignals (RxEnb) oder des Bereitschaftssignals (RxClav) innerhalb zumindest einer Taktperiode (Fx) erfolgt. Das Freigabe-Sperrsignal wird erfindungsgemäß um eine Taktperiode (Fx) verzögert der physikalischen Schicht (PL) angezeigt und die parallel zu übertragenden Daten (DW) werden a priori an die taktgesteuerte Schnittstelle gesteuert.

Description

Beschreibung
Zeitkritische Steuerung von Daten an eine taktgesteuerte Schnittstelle mit asynchroner Datenübertragung
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur zeitkritischen Steuerung von Daten an eine taktgesteuerte Schnittstelle mit asynchroner Datenübertragung, wobei parallel Daten zwischen einer bzw. zumindest einer physikalischen und einer weiteren Schicht gemäß einem standardisierten Schichtenmodell und einem von der physikalischen Schicht erzeugten, eine Datenübertragungsanforderung anzeigendes oder nicht anzeigendes Bereitschaftssignal sowie ein von einer weiteren Schicht zur Steuerung der Datenübertragung erzeugtes Freigabe-Sperrsignal bzw. gegebenenfalls mehrere von der weiteren Schicht erzeugte Adresssignale übertragen werden. Zusätzlich erfolgt eine Reaktion auf eine Änderung des Freigabe-Sperrsignals oder des Bereitsschaftssignals in- nerhalb zumindest einer Taktperiode.
In bestehenden und zukünftigen Kommunikationssystemen, insbesondere nach dem Asynchronen Transfer Modus (ATM) wirkenden Kommunikationssystemen werden Daten in einem aus Zellen bzw. IP-Paketen (Internet Protokoll) gebildeten Zellenstrom übertragen. Speziell bei nach dem Asynchronen Transfer Modus wirkenden Kommunikationssystemen wird das ATM-Schichtenmodell zur funktionalen Unterteilung der Kommunikationsaufgaben benutzt, daß ähnlich wie das OSI-Referenzmodell (Open-Syste s Interconnection Reference Model) aus mehreren voneinander unabhängigen Kommunikationsschichten besteht. Hierzu zählen die physikalische Schicht, die ATM-Schicht, die ATM- Anpassungsschicht (AAL) und die in der OSI-Terminologie als "höhere Schichten" bezeichneten anwendungsorientierten Schichten. Aufgabe einer Schicht ist es, Dienstleistungen für die nächsthöhere Schicht bereitzustellen. Insbesondere stellt die physikalische Schicht eine übertragungstechnische Schnittstelle für die Zellen der übergeordneten ATM-Schicht zur Verfügung. Diese Schnittstelle wurde durch das ATM Forum als einheitliche, taktgesteuerte Schnittstelle zwischen der physikalischen Schicht und den höheren Schichten von nach dem Asynchronen Transfer Modus wirkenden Kommunikationseinrichtungen definiert, die in der Fachwelt unter dem Namen "Universal Test and Operation PHY-Interface for ATM" oder kurz "UTOPIA" bekannt ist - siehe hierzu insbesondere ATM Forum, Level 2, vl.O, Juni 1995, Seiten 8-15 und 21-24.
Bei dieser durch das ATM Forum standardisierten Schnittstelle UTOPIA Level 2 tritt bei der Steuerung der Daten an die Schnittstelle eine sehr zeitkritische Signalisierung auf, die besonders in der Upstream-Richtung, d.h. von der physikali- sehen Schnittstelle - auch als Sekundärseite bezeichnet - zum Kommunikationssystem - auch Primärseite genannt - mehrere technische Realisierungsprobleme aufwirft. Unter anderem werden durch die UTOPIA Spezifikation beispielsweise für eine 50 MHz UTOPIA Schnittstelle Setup-Zeiten von mindestens 4 nsec und Hold-Zeiten von mindestens 1 nsec gefordert. Aufgrund dieser Setup- und Hold-Zeitvorgaben müssen alle Signalisie- rungssignale eingangsseitig sofort abgetastet werden um in der darauffolgenden Taktperiode die Reaktion auf die Signali- sierungssignale einleiten zu können, d.h. die Signalisierung zwischen Primärseite und der Sekundärseite ist sehr zeitkritisch. Desweiteren sind durch die standardisierte UTOPIA Level 2 Schnittstelle mehrere unterschiedliche, komplexe Signalisierungen standardisiert, für deren Bearbeitung aufgrund ihrer Anzahl eine komplexe Steuerlogik erforderlich ist. Die Realisierung derartig schneller Reaktionszeiten sowie die Implementierung der benötigten komplexen Steuerlogik erfordert eine geeignete Hardwareunterstützung, d.h. schnelle Logikbausteine wie beispielsweise ASIC s (Application-Specific Inte- grated Circuit) oder schnelle, kleine FPGA' S (Field- Programmable Gate Array) mit kurzen, internen Signallaufzeiten . Bei der standardisierten Schnittstelle UTOPIA Level 2 , insbesondere der "Multiphysical"- UTOPIA Level 2 , ist zusätzlich der Anschluß von mehreren physikalischen Schnittstellen an die ATM-Schicht vorgesehen, wodurch eine Adressdecodierung und Steuerung bzgl. der anzusprechenden physikalischen Schicht erforderlich ist. Desweiteren wird die zuvor beschriebene Komplexität der unterschiedlichen Signalisierungen im Falle eines "Multiphysical" -Betriebs der UTOPIA- Schnittstelle erheblich erhöht, d.h. für die zeitkritische Steuerung der Daten von mehreren physikalischen Schichten an die eine ATM-Schicht ist aufgrund der hohen Anzahl von unterschiedlichen, komplexen Signalisierungen und der Auswahl der jeweils zum Übertragen von Daten berechtigten, physikalischen Schicht eine komplexe und zeitkritische Steuerungs- und Deko- dierlogik erforderlich.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, die zeitkritische Steuerung der Daten an eine taktgesteuerte Schnittstelle mit asynchroner Datenübertragung, insbesondere der Schnittstelle zwischen einer physikalischen bzw. zwischen mehreren physikalischen Schichten und der ATM-Schicht zu verbessern. Die Aufgabe wird ausgehend von einem Verfahren gemäß den Merkmalen des Oberbegriffs des Patentanspruches 1 bzw. des Patentanspruches 9 jeweils dessen kennzeichnenden Merkma- le gelöst.
Der wesentliche Aspekt des erfindungsgemäßen Verfahrens nach Anspruch 1 ist darin zu sehen, daß das Freigabe-Sperrsignal um eine Taktperiode verzögert der physikalischen Schicht an- gezeigt wird und daß die parallel zu übertragenden Daten a priori an die taktgesteuerte Schnittstelle von der physikalischen Schicht gesteuert werden sowie daß durch eine logische Verknüpfung des verzögerten Freigabe-Sperrsignals und des von der physikalischen Schicht erzeugten Bereitschaftssignals ein Nachladesignal zur zeit- u. taktgerechten Steuerung der Daten an die Schnittstelle erzeugt wird. Durch die Verzögerung des von der weiteren Schicht erzeugten Freigabe-Sperrsignals und die anschließende logische Verknüpfung des verzögerten Freigabe-Sperrsignals mit dem von der physikalischen Schicht erzeugten Bereitschaftssignals werden bei unterschiedlichen Signalisierungen sehr kurze Reaktionszeiten erreicht. Hierdurch wird die Anzahl der durch das ATM Forum standardisierten Si- gnalisierungsszenarien bzw. -fälle auf einen Fall reduziert, d.h. die beim Betrieb der Schnittstelle auftretenden, zeitkritischen unterschiedlichen Signalisierungen werden durch das erfindungsgemäße Verfahren mit Hilfe einer einzigen, ein- fachen Steuerlogik abgewickelt. Dies bedeutet, daß zur Realisierung des erfindungsgemäßen Verfahrens keine zusätzlichen und kostenintensiven schnellen Logikbausteine wie z.B. FPGA' s für die Realisierung einer komplexen Steuerlogik erforderlich sind, sondern es können einfache Standardlogikbausteine wie Gatter und Kippstufen verwendet werden. Insbesondere die Si- gnalisierungsanforderungen von zukünftigen, bereits in Planung befindlichen UTOPIA Standards, wie z.B. UTOPIA Level 3 - siehe hierzu ATM Forum PHY G, UTOPIA Level 3 Baseline Text, Dezember 1998, - mit Maximumtaktraten von nahezu 104 MHz und Datenbusbreiten von 32 Bit können mit Hilfe des erfindungsgemäßen Verfahrens auf vorteilhafte Weise realisiert werden, zumal eine Realisierung einer für die Implementierung des UTOPIA Level 2 und 3 Standards notwendigen, komplexen Steuerlogik ohne das erfindungsgemäße Verfahren mit derzeitig in ASIC's oder schnellen, kleinen FPGA' s verfügbaren Logikfunktionen aufgrund der geforderten, extrem kurzen Signallaufzeiten in der Fachwelt für nicht praktikabel gehalten wird.
Nach einer weiteren Ausgestaltung des erfindungsmäßen Verfah- rens werden bei einem eine Datenübertragung anzeigenden Nachladesignal weitere Daten an die Schnittstelle gesteuert sowie bei einem keine Datenübertragung anzeigenden Nachladesignal die aktuell anliegenden Daten und keine weiteren Daten an die Schnittstelle gesteuert - Anspruch 2. Dadurch werden Daten auf besonders vorteilhafte Weise an die Schnittstelle geführt, nachdem die Übertragung der aktuell anliegenden Daten durch das verzögerte Freigabe- bzw. Sperrsignal bereits er- folgt ist, d.h. weitere Daten werden unmittelbar nach der Übertragung der aktuell anliegenden Daten an die Schnittstelle gesteuert. Zusätzlich ist dadurch sichergestellt, daß ohne ein eine Datenanforderung anzeigendes Bereitschaftssignal bzw. eine Datenfreigabe anzeigendes Nachladesignal keine Daten von der physikalischen Schicht an die taktgesteuerte Schnittstelle nachgeladen werden.
Die logische Verknüpfung des verzögerten Freigabe- Sperrsignals und des von der dezentralen Einrichtung erzeugten Bereitschaftssignals erfolgt erfindungsgemäß vorteilhaft durch eine logische UND-Verknüpfung - Anspruch 3. Eine logische UND-Verknüpfung stellt eine "schnelle" Verknüpfung dar und ist einfach, d.h. ohne großen schaltungstechnischen Auf- wand zu realisieren.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht nun darin, daß zu übertragende Daten a priori an die taktgesteuerte Schnittstelle von der physikalischen Schicht gesteuert werden, ohne daß durch die weitere Schicht mit Hilfe des Freigabe-Sperrsignals eine Datenübertragungsfreigabe der physikalischen Schicht angezeigt wird - Anspruch 4. Mit Hilfe der vorzeitigen Steuerung der zu übertragenden Daten durch die physikalische Schicht an die Schnittstelle liegen bereits a priori Daten an der Schnittstelle an, d.h. aus
Sicht der physikalischen Schicht liegt bereits eine Übertragung von Daten vor. Letztlich jedoch wird unmittelbar durch das verzögerte Freigabe-Sperrsignals eine Datenübertragung bewirkt, d.h. beim Vorliegen eines eine Datenübertragung an- zeigenden Freigabe-Sperrsignals werden die aktuell anliegenden Daten übertragen und weitere Daten an die Schnittstelle gesteuert. Somit wird die nach Erhalt des eine Datenübertragung anzeigenden Freigabe- und Sperrsignals zum Anlegen von Daten an die Schnittstelle geforderte Reaktionszeit durch das erfindungsgemäße Verfahren eingehalten. Der wesentliche Aspekt des weiteren erfindungsgemäßen Verfahrens nach Anspruch 9 ist darin zu sehen, daß das Freigabe- Sperrsignal um zumindest eine Taktperiode verzögert der physikalischen Schicht angezeigt wird sowie daß die Adresssigna- le um zumindest eine Taktperiode verzögert werden und anhand der verzögerten Adresssignale das der weiteren Schicht aktuell anzuzeigende Bereitschaftsignal ausgewählt und an die Schnittstelle gesteuert wird. Desweiteren werden die parallel zu übertragenden Daten von der jeweiligen physikalischen Schicht a priori und abhängig von den Adresssignalen und dem Freigabe-Sperrsignal an die taktgesteuerte Schnittstelle gesteuert und unmittelbar abgetastet. Zusätzlich wird durch jeweils logische Verknüpfungen des verzögerten Freigabe- Sperrsignals und der verzögerten Adresssignale für jeweils eine physikalische Schicht zumindest ein erstes und ein zweites Nachladesignal zur zeit- und taktgerechten Steuerung der Daten an die Schnittstelle erzeugt. Durch die Verzögerung des von der weiteren Schicht erzeugten Freigabe-Sperrsignals und der Adresssignale werden bei unterschiedlichen Signalisierun- gen sehr kurze Reaktionszeiten erreicht, zumal bei einem keine Datenübertragung signalisierenden Freigabe-Sperrsignal anhand der vorliegenden Adresssignale die aktuell zum Übertragen berechtigte physikalische Schicht bestimmt wird und diese unmittelbar ihr erstes Datenbyte an die Schnittstelle steu- ert. Somit liegen an der Schnittstelle unmittelbar die aktuell aufgrund der Adresssignale ausgewählten Daten der jeweiligen physikalischen Schicht an, wodurch die durch den UTOPIA-Schnittstellen-Standard geforderten kurzen Reaktionszeiten realisierbar sind. Hierdurch wird die Vielzahl der durch das ATM Forum standardisierten Signalisierungsszenarien bzw. -fälle auf wenige Fälle reduziert, d.h. die beim Betrieb der Schnittstelle auftretenden, unterschiedlichen und zeitkritischen Signalisierungen und die Auswahl der jeweiligen physikalischen Schicht werden durch das erfindungsgemäße Ver- fahren mit Hilfe einer einzigen, einfachen Steuer- und Deco- dierlogik abgewickelt. Dies bedeutet, daß zur Realisierung des erfindungsgemäßen Verfahrens keine kostenintensiven, schnellen Logikbausteine wie z.B. schnelle ASIC's oder kleine, schnelle FPGA' s für die Realisierung einer komplexen Steuer- und Decodierlogik erforderlich sind, sondern es können einfache kostengünstige, verhältnismäßig langsame ASIC's bzw. FPGA' s verwendet werden. Insbesondere die Signalisie- rungsanforderungen von zukünftigen, bereits in Planung befindlichen UTOPIA Standards, wie z.B. MPHY-UTOPIA Level 3 - siehe hierzu ATM Forum PHY WG, UTOPIA Level 3 Baseline Text, Dezember 1998, - mit Maximumtaktraten von nahezu 104 MHz und Datenbusbreiten von 32 Bit können mit Hilfe des erfindungsgemäßen Verfahrens auf vorteilhafte Weise realisiert werden, zumal eine Realisierung einer für die Implementierung des UTOPIA Level 2 und 3 Standards notwendigen, komplexen Steuerlogik, insbesondere beim "Multiphysical" -Betrieb, ohne das erfindungsgemäße Verfahren mit derzeitig in ASIC's oder schnellen, kleinen FPGA' s verfügbaren Logikfunktionen aufgrund der geforderten, extrem kurzen Signallaufzeiten in der Fachwelt für nicht praktikabel gehalten wird.
Nach einer weiteren Ausgestaltung des weiteren erfindungsmä- ßen Verfahrens werden bei einem eine Datenübertragung anzeigenden ersten Nachladesignal zuvor gespeicherte Daten an die Schnittstelle gesteuert sowie bei einem eine Datenübertragung anzeigenden zweiten Nachladesignal weitere Daten an die Schnittstelle gesteuert. Desweiteren werden bei einem keine Datenübertragung anzeigenden ersten oder zweiten Nachladesignal die aktuell anliegenden Daten und keine weiteren Daten an die Schnittstelle gesteuert und entweder mit Hilfe des ersten oder mit Hilfe des zweiten Nachladesignals Daten an die Schnittstelle gesteuert - Anspruch 10. Dadurch werden die zu übertragenden Daten auf besonders vorteilhafte Weise an die Schnittstelle geführt, insbesondere nachdem die Übertragung der aktuell anliegenden Daten durch das verzögerte Freigabebzw. Sperrsignal bereits erfolgt ist, d.h. weitere Daten wer- den unmittelbar nach der Übertragung der aktuell anliegenden Daten an die Schnittstelle gesteuert. Zusätzlich ist dadurch sichergestellt, daß ohne ein eine Datenanforderung anzeigen- des Bereitschaftssignal bzw. eine Datenfreigabe anzeigendes erstes oder zweites Nachladesignal keine Daten von der physikalischen Schicht an die taktgesteuerte Schnittstelle nachgeladen werden. Desweiteren werden durch das erste Nachladesi- gnal auf vorteilhafte Weise bereits zuvor in einer Speichereinheit abgelegte Daten gesteuert, d.h. beispielsweise das erste Datenwort bzw. Datenbyte einer ATM-Zelle bzw. das anliegende Zellenanfangssignal werden im aktuellen Taktzyklus in einer Speichereinheit zwischengespeichert und falls ange- fordert im nächsten Taktzyklus ausgelesen und unmittelbar an die Schnittstelle gesteuert. Somit können besonders vorteilhaft in der nächsten Taktperiode benötigte Daten, die nicht mehr aktuell anliegen, kurzzeitig an die Schnittstelle gesteuert werden, wodurch beispielsweise der Verlust eines Da- tenbytes bzw. einer in der vorliegenden Taktperiode anliegenden jedoch aktuell benötigten Information vermieden wird.
Die logischen Verknüpfungen des verzögerten Freigabe- Sperrsignals und der verzögerten und decodierten Adresssigna- le für jeweils eine physikalische Schicht erfolgt erfindungsgemäß vorteilhaft mit Hilfe einer Decodiereinheit - Anspruch 11 - d.h. die vorteilhafte Ausgestaltung kann ohne großen schaltungstechnischen Aufwand realisiert werden. Desweiteren werden durch die Realisierung der Decodiereinheit in einer einzigen Logikebene die Signallaufzeiten kurz gehalten.
Ein wesentlicher Vorteil des weiteren erfindungsgemäßen Verfahrens besteht darin, daß zu übertragende Daten der anhand der Adresssignale ausgewählten physikalischen Schicht a prio- ri an die taktgesteuerte Schnittstelle von der jeweiligen physikalischen Schicht gesteuert werden, ohne daß durch die weitere Schicht mit Hilfe des Freigabe-Sperrsignals eine Datenübertragungsfreigabe für die jeweilige physikalische Schicht (PL) anhand der von der weiteren Schicht zur Adres- sierung der jeweiligen physikalischen Schicht erzeugten
Adresssignale angezeigt wird - Anspruch 12. Mit Hilfe der vorzeitigen Steuerung der zu übertragenden Daten der jeweili- gen physikalischen Schicht an die Schnittstelle liegen bereits a priori Daten an der Schnittstelle an, d.h. aus Sicht der jeweiligen physikalischen Schicht liegt bereits eine Übertragung von Daten vor; jedoch wird unmittelbar durch das verzögerte Freigabe-Sperrsignals eine Datenübertragung bewirkt, d.h. beim Vorliegen eines eine Datenübertragung anzeigenden Freigabe-Sperrsignals werden die aktuell anliegenden Daten übertragen und weitere Daten an die Schnittstelle gesteuert. Somit wird die nach Erhalt des eine Datenübertragung anzeigenden Freigabe-Sperrsignals zum Anlegen von Daten der durch die Adresssignale festgelegten physikalischen Schicht an die Schnittstelle geforderte kurze Reaktionszeit durch das erfindungsgemäße Verfahren gewährleistet.
Weitere vorteilhafte Ausgestaltungen der Erfindung, insbesondere eine Schaltungsanordnung zur zeitkritischen Steuerung von Daten an die taktgesteuerte Schnittstelle, sind den weiteren Ansprüchen zu entnehmen.
Im folgenden wird die Erfindung anhand von zwei Blockschaltbildern und von zwei Signalflußdiagrammen näher erläutert.
Figur 1 zeigt in einem Blockschaltbild eine zur Realisierung des erfindungsgemäßen Verfahrens entwik- kelte Schaltungsanordnung,
Figur 2 zeigt den das erfindungsgemäße Verfahren charakterisierenden Signalfluß an der taktgesteuerten Schnittstelle, Figur 3 zeigt in einem Blockschaltbild eine erfindungs- gemäße Schaltungsanordnung einer
"Multiphysical" -UTOPIA-Schnittstelle, und Figur 4 zeigt den Signalfluß an der taktgesteuerten "Multphysical" -UTOPIA-Schnittstelle.
In dem Blockschaltbild nach Figur 1 ist eine nach dem Asynchronen Transfer Modus wirkende ATM-Kommunikationseinrichtung ATM-KE mit einer eine physikalischen Schicht PL realisierende Übertragungseinheit UE und einer eine ATM-Schicht ATM-L realisierende Zugriffseinheit ZE dargestellt, wobei die physikalische Schicht PL die zur Übertragung von Datenzellen DZ notwendige Übertragungstechnik bereitstellt und die ATM-Schicht ATM-L höhere Netzwerkprotokolle zur funktionalen Unterteilung der Kommunikationsaufgaben aufweist. Insbesondere zeigt Figur 1 eine mögliche Realisierung der durch das ATM Forum standardisierten Schnittstelle Utopia zwischen der physikalischen und der ATM-Schicht PL, ATM-L - auch UTOPIA-Schnittstelle ge- nannt, wobei die erfindungsgemäße Schaltungsanordnung bzw. das erfindungsgemäße Verfahren speziell die zeitkritische Steuerung von Datenzellen DZ an die taktgesteuerte Schnittstelle Utopia zur parallelen Übertragung in Upstream-Richtung UPS betrifft. Dabei ist unter der Upstream-Richtung UPS die parallele Übertragung von Datenzellen DZ ausgehend von der physikalischen Schicht PL zur ATM-Schicht ATM-L zu verstehen. Für die parallele Übertragung der Datenzellen DZ werden diese in Datenwörter DW jeweils der Länge 8-, 16- oder 32-Bit unterteilt und anschließend ein einzelnes Datenwort DWl pro Taktperiode Fx parallel übertragen, wobei eine Taktperiode Fx jeweils den Zeitraum zwischen zwei aufeinanderfolgenden, steigenden Taktflanken F1-F8 umfaßt. Desweiteren sind in Figur 1 die für die Realisierung der durch das ATM Forum definierten UTOPIA-Schnittstelle vorgesehenen Schnittstellenlei- tungen RxClk-L, RxData-L, RxSoc-L, RxClav-L, RxEnb-L dargestellt. Hierbei wird über die Taktsignalschnittstellenleitung RxClk-L das Taktsignal RxClk, über die Datensignalschnitt- stellenleitung RxData-L das Datensignal RxData, über die Zel- lenanfangssignalschnittstellenleitung RxSoc-L das Zellenan- fangssignal RxSoc, über die Bereitschaftssignalschnittstel- lenleitung RxClav-L das Bereitschaftssignal RxCIav und über die Freigabe- oder Sperrsignalschnittstellenleitung RxEnb-L das Freigabe-Sperrsignal RxEnb übertragen, wobei durch die in Figur 1 dargestellten Pfeilrichtungen die jeweilige Richtung der Signalübertragung festgelegt wird. Die übergeordnete bzw. steuernde Instanz innerhalb der taktgesteuerten Schnittstelle wird wie beispielhaft in Figur 1 dargestellt von der ATM-Schicht ATM-L gebildet, d.h. mit Hilfe des Freigabe-Sperrsignals RxEnb wird durch die ATM-Schicht ATM-L die parallele Datenübertragung gesteuert bzw. die Datenübertragung gestartet oder beendet. Desweiteren werden durch die der ATM-Schicht ATM-L untergeordnete physikalische Schicht PL die zu übertragenden Daten in Form von Datenzellen DZ bzw. Datenwörtern DW an die taktgesteuerte Schnittstelle Utopia gesteuert, wobei die physikalische Schicht PL zum einen durch die ATM-Schicht ATM-L zum Bereitstellen von Datenwörtern DW veranlaßt wird, zum anderen aber auch ohne eine Datenanforderung seitens der ATM-Schicht ATM-L durch die physikalische Schicht PL Datenwörter DW an die Schnittstelle ge- steuert werden. Die Übertragung der Datenwörter DW von der physikalischen Schicht PL zur ATM-Schicht ATM-L erfolgt mit Hilfe des Datensignals RxData, über das ein 8-Bit-, 16-Bit- oder ein 32-Bit-Datenwort DW pro Taktperiode Fx übertragen werden kann. Desweiteren wird durch die ATM-Schicht ATM-L die Taktrate für die taktgesteuerte, parallele Datenübertragung durch das Taktsignal RxClk der physikalischen Schicht PL angezeigt bzw. vorgegeben. Zusätzlich ist für die Realisierung der Schnittstelle Utopia ein Zellenanfangssignal RxSoc standardgemäß vorgesehen, mit dessen Hilfe durch die physikali- sehe Schicht PL der ATM-Schicht ATM-L der Beginn einer neuen Datenzelle, d.h. insbesondere die Übertragung des ersten Datenwortes DW1 einer Datenzelle angezeigt wird. Dies bedeutet, daß bei der parallelen Übertragung des ersten Datenwortes DW1 einer Datenzelle aus Sicht der ATM-Schicht ATM-L das den lo- gischen Wert "0" aufweisende Zellenanfangssignal RxSoc für die Dauer einer Taktperiode Fx auf den logischen Wert "1" gesetzt ird und dadurch der ATM-Schicht ATM-L der Beginn einer Datenzelle signalisiert wird. Liegen Daten oder auch keine Daten zur parallelen Übertragung zur ATM-Schicht ATM-L in der physikalischen Schicht PL vor, so wird dies mit Hilfe des Bereitschaftssignals RxCIav der ATM-Schicht ATM-L angezeigt. Zur Realisierung des erfindungsgemäßen Verfahrens ist ein Verzögerungsmittel D-FF beispielsweise ein D-Flip-Flop zum Verzögern des von der ATM-Schicht ATM-L zur Steuerung der Datenübertragung erzeugten Freigabe-Sperrsignals RxEnb vorgesehen, wobei an den Eingang di des Verzögerungsmittels D-FF das von der ATM-Schicht ATM-L erzeugte und Freigabe-Sperrsignal RxEnb mit Hilfe der Freigabe- und Sperrsignalsschnittstellen- leitung RxEnb-L geführt ist und am Ausgang de des Verzögerungsmittels D-FF das um eine Taktperiode Fx verzögerte Freigabe-Sperrsignals dEnb vorliegt.
In Abstimmung auf den UTOPIA-Schnittstellen-Standard sind wie in Figur 1 dargestellt, in Upstream-Richtung UPS zur Schnittstelle Utopia wirkende Tristate-Treiberbausteine T zum Durchschalten des Zellenanfangssignal RxSoc bzw. des Datensignals RxData zur ATM-Schicht ATM-L vorgesehen. Durch die Tristate- Treiberbausteine T können die Zellenanfangssignalschnittstel- lenleitung RxSoc-L und die Datensignalschnittstellenleitung RxData-L in den Zustand "tri-stated" bzw. "hochohmig" gesteuert werden und somit die Übertragung des Zellenanfangssignals RxSoc bzw. des Datensignals RxData verhindert werden. Dies ist insbesondere der Fall, wenn keine Datenübertragung von der übergeordneten ATM-Schicht ATM-L vorgesehen ist und somit mit Hilfe des über eine erste Steuerleitung SL1 übertragenen verzögerten Freigabe-Sperrsignals dEnb die Tristate- Treiberbausteine T zum Steuern der Zellenanfangssignal- schnittstellenleitung RxSoc-L und der Datensignalsschnitt- Stellenleitung RxData-L in den Zustand "tri-stated" veranlaßt werden.
Zur Realisierung der erfindungsgemäßen logischen Verknüpfung des Bereitschaftssignals RxCIav und des verzögerten Freigabe- Sperrsignals dEnb ist ein logisches Verknüpfungsmittel AG beispielsweise ein AND-Gatter vorgesehen. An den ersten Eingang il des logischen Verknüpfungsmittels AG, der über eine zweite Steuerleitung SL2 mit der Bereitschaftssignalschnitt- stellenleitung RxClav-L verbunden ist, wird mit Hilfe der zweiten Steuerleitung SL2 das Bereitschaftssignal RxCIav und an den zweiten Eingang i2, der mit dem Ausgang de des Verzögerungsmittels D-FF über die Freigabe- oder Sperrsignal- schnittstellenleitung RxEnb-L verbunden ist, mit Hilfe der Freigabe- oder Sperrsignalschnittstellenleitung RxEnb-L das verzögerte Freigabe-Sperrsignal dEnb geführt und nach der
UND-Verknüpfung der beiden Signale liegt am Ausgang e des logischen Verknüpfungsmittels AG ein Nachladesignal dEnb&Clav zur zeit- u. taktgerechten Steuerung der Datenwörter DW an die Schnittstelle Utopia vor. Das Nachladesignal dEnb&Clav zeigt der physikalischen Schicht PL an, daß ein weiteres Datenwort DW an die Schnittstelle Utopia gesteuert werden kann.
Der bei der erfindungsgemäßen, zeitkritischen Steuerung von Datenwörtern DW an die taktgesteuerte Schnittstelle auftre- tende Signalfluß ist in Figur 2 anhand von einzelnen Signalflußgraphen dargestellt. In Abstimmung auf den UTOPIA- Schnittstellen-Standard werden die Signalisierungssignale RxClk, RxData, RxSoc, RxCIav, RxEnb jeweils nach einer steigenden Taktflanke F1-F8 abgetastet, wobei in Figur 2 bei- spielsweise eine erste, zweite, dritte, vierte, fünfte, sechste, siebte und achte steigende Taktflanke F1-F8 dargestellt ist. Zur Erläuterung des erfindungsgemäßen Verfahrens sind acht Taktperioden Fx zwischen der ersten bis achten, positiven Taktflanke F1-F8 aufgezeigt, wobei eine einzelne Takt- flanke F1-F8 jeweils durch eine punktierte Linie angedeutet ist. Desweiteren sind in Figur 2 die Signalverläufe der Signalisierungssignale RxClk, RxData, RxSoc, RxCIav, RxEnb, dEnb, dEnb&Clav unmittelbar nach der physikalischen Schicht PL - in Figur 1 durch eine mit SI bezeichnete strichlierte Linie ausgedrückt - und an der Schnittstelle Utopia - in Figur 1 durch eine mit S2 bzw. Utopia bezeichnete strichlierte Linie ausgedrückt - dargestellt und werden im weiteren als erste Schnittstelle SI und als zweite Schnittstelle S2 bezeichnet. Es werden die Signalverläufe in der Ebene SI und/oder S2 des Taktsignals RxClk, des Datensignals RxData, des Zellenanfangssignals RxSoc, des Bereitschaftssignals RxCIav, des Freigabe-Sperrsignals RxEnb, des verzögerten Freigabe-Sperrsignals dEnb und des Nachladesignals dEnb&Clav durch Figur 2 näher erläutert.
Zum Zeitpunkt der ersten steigenden Taktflanke Fl wird durch das den logisches Wert "0" aufweisende Bereitschaftssignal RxCIav der ATM-Schicht ATM-L angezeigt, daß zur Zeit keine Datenwörter DW für die parallele Übertragung in der physikalischen Schicht PL zur Verfügung stehen. Analog dazu zeigt das Datensignal RxData an der ersten Schnittstelle SI keine vorliegenden Datenworte DW an und aufgrund des keine Datenübertragung anzeigenden, den logischen Wert "1" aufweisenden Freigabe-Sperrsignals RxEnb werden mit Hilfe der Tristate- Treiberbausteine T an der zweiten Schnittstelle S2 bzw. Schnittstelle Utopia zum Zeitpunkt der ersten steigenden Taktflanke Fl sowohl das Datensignal RxData als auch das Zellenanfangssignal RxSoc in den Zustand "tri-stated" gesteuert. Dies bedeutet, daß die Datenübertragung zur ATM-Schicht ATM-L unterbrochen ist. Dementsprechend weist das verzögerte Freigabe-Sperrsignal dEnb einen logischen Wert "1" - keine Daten- Übertragung - und das Nachladesignal dEnb&Clav einen logischen Wert "0" auf, womit der physikalischen Schicht PL eine Freigabe der UTOPIA-Schnittstelle, d.h. es können Datenwörter DW an die Schnittstelle Utopia gesteuert werden, angezeigt wird.
Zum Zeitpunkt der zweiten steigenden Taktflanke F2 wird an der ersten Schnittstelle Sl das Zellenanfangssignal RxSoc durch die physikalische Schicht PL auf den logischen Wert "1" gesetzt und damit der Anfang einer Datenzelle DZ bzw. das Vorliegen des ersten Datenwortes DWl in der physikalischen Schicht PL angezeigt. Im Gegensatz dazu wird an der zweiten Schnittstelle B durch den Tristate-Treiberbaustein T die Zel- lenanfangssignalsschnittstellenleitung RxSoc-L noch im Zustand "tri-stated" gehalten und somit die Übertragung des Zellenanfangssignal RxSoc zur ATM-Schicht ATM-L unterdrückt. Desweiteren wird das erste Datenwort DWl mit Hilfe des Datensignals RxData an die erste Schnittstelle Sl gesteuert, wobei auch hier wiederum an der zweiten Schnittstelle S2 durch den Tristate-Treiberbaustein T die Datensignalsschnittstellenlei- tung RxData-L noch im Zustand "tri-stated" gehalten wird. Durch das sowohl an der ersten als auch an der zweiten Schnittstelle unverändert vorliegende Bereitschaftssignal RxCIav wird der ATM-Schicht ATM-L durch die physikalische Schicht PL eine Datenübertragungsanforderung signalisiert bzw. die Bereitschaft zur Datenübertragung angezeigt. Das Bereitschaftssignal RxCIav wird über die folgenden sechs Takt- perioden konstant gehalten, d.h. eine Datenübertragungsanforderung signalisiert. Das Freigabe-Sperrsignal RxEnb und folglich das verzögerte Freigabe-Sperrsignal dEnb weisen unverändert an der zweiten Schnittstelle B einen logischen Wert "1" - keine Datenübertragung - auf. Dagegen hat sich der logische Wert des Nachladesignals dEnb&Clav von "0" auf "1" verändert, worauf durch die physikalische Schicht PL keine Datenwörter DW an die Schnittstelle Utopia mehr nachgeladen werden, d.h. nur das aktuell anliegende erste Datenwort DWl wird für die Übertragung bereitgestellt.
Zum Zeitpunkt der dritten steigenden Taktflanke F3 bleiben die zuvor erwähnten Signalverläufe solange unverändert bis auf das an der zweiten Schnittstelle S2 anliegende Freigabe- Sperrsignal RxEnb, durch das von der ATM-Schicht ATM-L auf die eine Taktperiode Fx zuvor aufgetretene Änderung des eine Datenübertragungsanforderung anzeigenden Bereitschaftssignals RxCIav reagiert wird. Dadurch erfolgt mit Hilfe des Freigabe- Sperrsignals RxEnb durch die ATM-Schicht ATM-L eine Freigabe zur Datenübertragung über die Schnittstelle Utopia.
Diese Freigabe zur Datenübertragung wird aufgrund des am Schaltungsschnittpunkt S2 verzögerten Freigabe-Sperrsignal dEnb zum Zeitpunkt der vierten steigenden Taktflanke F4 wirksam, d.h. es liegt ein verzögertes Freigabe-Sperrsignal dEnb mit einem logischen Wert "0" vor, durch das mit Hilfe der
Tristate-Treiberbausteine T das erste Datenwort DWl zur Übertragung freigegeben wird. Demzufolge wird nun das erste Da- tenwort DWl an der zweiten Schnittstelle S2 mit Hilfe des Datensignals RxData an die ATM-Schicht ATM-L übertragen, wobei gleichzeitig durch das Zellenanfangssignal RxSoc der Anfang der Datenzelle der ATM-Schicht ATM-L signalisiert wird. Des- weiteren weist das Nachladesignal dEnb&Clav an der ersten Schnittstelle Sl eine Veränderung des logischen Wertes von "1" auf "0" auf. Dies bedeutet, daß durch die physikalische Schicht PL in der darauffolgenden Taktperiode Fx beispielsweise ein zweites Datenwort DW2 an die UTOPIA-Schnittstelle nachgeladen werden kann.
Zum Zeitpunkt der darauffolgenden fünften Taktflanke F5 wird das Zellenanfangssignal RxSoc auf den logischen Wert "0" zurückgesetzt und nimmt diesen logischen Zustand unverändert solange an, bis die Übertragung einer weiteren Datenzelle erfolgt. Mit Hilfe des Datensignals RxData wird das zweite Datenwort DW2 zur ATM-Schicht ATM-L in Upstream-Richtung UPS übertragen. Analog dazu erfolgt die Übertragung des dritten und vierten Datenwortes DW3, DW4 in der jeweiligen darauffol- genden Taktperiode Fx.
In dem Blockschaltbild nach Figur 3 ist analog zu Figur 1 eine nach dem Asynchronen Transfer Modus wirkende ATM- Kommunikationseinrichtung ATM-KE mit einer eine erste physi- kalische Schicht PLl realisierenden ersten Übertragungseinheit UE1 sowie einer eine zweite physikalische Schicht PL2 realisierenden zweiten Übertragungseinheit UE2 und einer die ATM-Schicht ATM-L realisierende Zugriffseinheit ZE dargestellt, wobei die erste und zweite physikalische Schicht PL1,PL2 die zur Übertragung von Datenzellen DZ notwendige Übertragungstechnik bereitstellt und die ATM-Schicht ATM-L höhere Netzwerkprotokolle zur funktionalen Unterteilung der Kommunikationsaufgaben aufweist. Insbesondere zeigt Figur 3 eine mögliche Realisierung der durch das ATM Forum standardi- sierten Schnittstelle Utopia Level 2 zwischen beispielsweise der ersten und der zweiten physikalischen und der ATM-Schicht PLl, PL2, ATM-L - auch "Multiphysical" -UTOPIA-Schnittstelle ge- nannt, wobei die erfindungsgemäße Schaltungsanordnung bzw. das erfindungsgemäße Verfahren speziell die zeitkritische Steuerung von Datenzellen DZ an die taktgesteuerte Schnittstelle MPh-Utopia zur parallelen Übertragung in Upstream- Richtung UPS betrifft. Insbesondere sind in Figur 3 beispielsweise die erste und zweite physikalische Schicht PL1,PL2 dargestellt, wobei das erfindungsgemäße Verfahren für die Steuerung von Daten beliebig vieler physikalischer Schichten PL1,PL2 an die ATM-Schicht ATM-L anwendbar ist. Da- bei ist analog zu Figur 1 unter der Upstream-Richtung UPS die parallele Übertragung von Datenzellen DZ ausgehend von einer der physikalischen Schichten PL1,PL2 zur ATM-Schicht ATM-L zu verstehen. Desweiteren sind in Figur 3 wiederum die für die Realisierung der durch das ATM Forum definierten "Multiphysical" -UTOPIA-Schnittstelle vorgesehenen Schnittstellenleitungen RxClk-L, RxData-L, RxSoc-L, RxClav-L, RxEnb- L, RxAdrl, RxAdr2 dargestellt, wobei zusätzlich zur Realisierung der "Multiphysical"-Utopia-Schnittstelle MPh-Utopia über eine erste und eine zweite Adresssignalschnittstellenleitung RxAdrl/RxAdr2 das erste und das zweite Adresssignal
RxAdrl/RxAdr2 übertragen werden. Auch hier ist durch die in Figur 3 dargestellten Pfeile die jeweilige Richtung der Signalübertragung festgelegt.
Die übergeordnete bzw. steuernde Instanz innerhalb der taktgesteuerten Schnittstelle wird analog zu Figur 1, wie beispielhaft in Figur 3 dargestellt, von der ATM-Schicht ATM-L gebildet, d.h. mit Hilfe des Freigabe-Sperrsignals RxEnb und des ersten und zweiten Adresssignales RxAdrl/RxAdr2 wird durch die ATM-Schicht ATM-L die parallele Datenübertragung gesteuert bzw. die erste oder zweite physikalische Schicht PL1,PL2 ausgewählt und die Datenübertragung gestartet oder beendet. Desweiteren werden durch die der ATM-Schicht ATM-L untergeordneten ersten und zweiten physikalischen Schicht PL1,PL2 die zu übertragenden Daten in Form von Datenzellen DZ bzw. Datenwörtern DW an die taktgesteuerte Schnittstelle MPh- Utopia gesteuert, wobei die jeweilige erste oder zweite phy- sikalische Schicht PL1/PL2 zum einen durch die ATM-Schicht ATM-L zum Bereitstellen von Datenwörtern DW veranlaßt wird, zum anderen aber auch ohne eine Datenanforderung seitens der ATM-Schicht ATM-L durch die erste oder zweite physikalische Schicht PL1,PL2 Datenwörter DW an die Schnittstelle gesteuert werden. Die Übertragung der Datenwörter DW von der ersten oder zweiten physikalischen Schicht PL1,PL2 zur ATM-Schicht ATM-L erfolgt mit Hilfe des Datensignals RxData, über das ein 8-Bit-, 16-Bit- oder ein 32-Bit-Datenwort DW pro Taktperiode Fx übertragen werden kann. Desweiteren wird analog zu Figur 1 durch die ATM-Schicht ATM-L die Taktrate für die taktgesteuerte, parallele Datenübertragung durch das Taktsignal RxClk sowohl der ersten als auch der zweiten physikalischen Schicht PL1,PL2 angezeigt bzw. vorgegeben. Zusätzlich ist auch für die Realisierung der Schnittstelle MPh-Utopia ein Zellenanfangssignal RxSoc standardgemäß vorgesehen, mit dessen Hilfe durch die erste bzw. durch die zweite physikalische Schicht PL1,PL2 der ATM-Schicht ATM-L der Beginn einer neuen Datenzelle DZ, d.h. insbesondere die Übertragung des ersten Datenwortes DWl einer Datenzelle angezeigt wird. Dies bedeutet, daß bei der parallelen Übertragung des ersten Datenwortes DWl einer Datenzelle aus Sicht der ATM-Schicht ATM-L das den logischen Wert "0" aufweisende Zellenanfangssignal RxSoc für die Dauer einer Taktperiode Fx auf den logischen Wert "1" gesetzt wird und dadurch der ATM-Schicht ATM-L der Beginn einer Datenzelle der jeweiligen anhand der zuletzt anliegenden ersten und zweiten Adresssignale RxAdrl/RxAdr2 ausgewählten, physikalischen Schicht PL1,PL2 signalisiert wird. Liegen Daten oder auch keine Daten zur parallelen Übertragung zur ATM- Schicht ATM-L in der ersten oder zweiten physikalischen Schicht PL1,PL2 vor, so wird dies mit Hilfe des Bereitschaftssignals RxCIav der ATM-Schicht ATM-L angezeigt.
Zur Erläuterung des erfindungsgemäßen Verfahrens wird bei- spielsweise die Übertragung von Daten von der ersten physikalischen Schicht PLl zu der ATM-Schicht ATM-L beschrieben. Die Übertragung von Daten ausgehend von der zweiten physikali- sehen Schicht PL2 sowie der Aufbau der zweiten Übertragungseinheit UE2 ist analog zu der ersten physikalischen Schicht PLl bzw. der ersten Übertragungseinheit UE1 und wird aufgrund dessen im folgenden nicht im Detail beschrieben.
Zur Realisierung des erfindungsgemäßen Verfahrens sind erste bis elfte Verzögerungsmittel D-FF1 - D-FF11, beispielsweise D-Flip-Flops, zum Verzögern der jeweiligen zu übertragenden Signale vorgesehen, wobei sämtliche Verzögerungsmittel D-FF1 - D-FF11 jeweils einen Ein- und Ausgang i/e und teilweise einen zusätzlichen Steuereingang si aufweisen. Das fünfte, sechste und siebte Verzögerungselement D-FF5 - D-FF7 ist beispielsweise in der ersten Übertragungseinheit UE1 der ersten physikalischen Schicht PLl angeordnet. Im näher erläuterten Ausführungsbeispiel gemäß Figur 3 weisen beispielsweise das dritte, vierte, sechste und siebte Verzögerungsmittel D- FF3/4/6/7 einen zusätzlichen Steuereingang si auf. Zusätzlich umfaßt die erste Übertragungseinheit UE1 eine Utopia-Level-1- Schnittstelleneinheit ULI zur Realisierung der Utopia-Level- 1-Schnittstelle und eine Glue-Logic-Einheit GLE zur Steuerung der durch den UTOPIA-Schnittstellen-Standard festgelegten Signalisierungen unterschiedlicher Übertragungsarten bzw. Ereignissen bei der Übertragung von ATM-Zellen. Desweiteren sind in der ersten physikalischen Schicht PLl ein vierter bis achter Tristate-Treiberbaustein T4-T8 -zum Durchschalten der jeweiligen Signale sowie ein Inverter I vorgesehen. Zur Realisierung der erfindungsgemäßen Auswahl der ersten oder zweiten physikalischen Schicht PL1,PL2 sind in der ATM- Kommunikationseinrichtung ATM-KE eine erste und eine zweite Dekodiereinheit DE1,DE2 sowie ein erster, zweiter und dritter Tristate-Treiberbaustein T1-T3 zum Durchschalten der anliegenden Signale vorgesehen. Zusätzlich ist in der ATM- Kommunikationseinrichtung ATM-KE ein Pull-Down-Widerstand PDR und ein logisches Verknüpfungsmittel AG beispielsweise ein "AND" -Gatter zur vorteilhaften Steuerung der Daten an die taktgesteuerte Schnittstelle MPh-Utopia angeordnet. Die die ATM-Schicht ATM-L realisierende Zugriffseinheit ZE ist über die Freigabe-Sperrsignalschnittstellenleitung RxEnb- L mit dem Eingang i eines ersten Verzögerungsmittels D-FFl verbunden. Der Ausgang e des ersten Verzögerungsmittels D-FFl ist über eine weitere Freigabe-Sperrsignalschnittstellen- leitung RxEnb-L zu dem Eingang i eines zweiten Verzögerungsmittels D-FF2 geführt, wobei die am Ausgang e des ersten Verzögerungsmittels D-FFl angeschlossene weitere Freigabe- Sperrsignalschnittstellenleitung RxEnb-L mit dem ersten Ein- gang il der zweiten Dekodiereinheit DE2 verbunden ist. Der Ausgang e des zweiten Verzögerungsmittels D-FF2 ist mit dem ersten Eingang il der Glue-Logik-Einheit GLE der ersten physikalischen Schicht PLl verbunden. Analog dazu ist der Ausgang e des zweiten Verzögerungsmittels D-FF2 auf den ersten Eingang il der Glue-Logik-Einheit GLE der zweiten physikalischen Schicht PL2 geschaltet - in Figur 3 nicht dargestellt. Im weiteren ist auch der Ausgang e des ersten Verzögerungsmittels D-FFl mit jeweils dem zweiten Eingang i2 der Glue- Logik-Einheit GLE der ersten bzw. der zweiten physikalischen Schicht PL1,PL2 verbunden. Des weiteren ist der Steuereingang si des dritten und vierten Verzögerungsmittels D-FF3,D-FF4 an den Ausgang e des ersten Verzögerungsmittels D-FFl angeschlossen. Auch jeweils der Steuereingang si des zweiten und dritten Tristate-Treiberbausteins T2/T3 ist mit dem Ausgang e des ersten Verzögerungsmittels D-FFl verbunden.
Über die erste Adresssignalschnittstellenleitung RxAdrl-L ist die Zugriffseinheit ZE mit dem Eingang i des elften Verzögerungsmittels D-FFll verbunden. Der Ausgang e des elften Ver- zögerungsmittels D-FFll ist an den ersten Eingang il der ersten Dekodiereinheit DE1 sowie an den zweiten Eingang i2 des logischen Verknüpfungsmittel AG angeschlossen. Analog dazu ist die Zugriffseinheit ZE mit dem Eingang i des zehnten Verzögerungsmittels D-FF10 über die zweite Adresssignalschnitt- Stellenleitung RxAdr2-L verbunden und der Ausgang e des zehnten Verzögerungsmittels D-FF10 ist sowohl an den zweiten Eingang i2 der ersten Dekodiereinheit DE1 als auch an den ersten Eingang il des logischen Verknüpfungsmittels AG sowie an den zweiten Eingang i2 der zweiten Dekodiereinheit DE2 angeschlossen. Der Ausgang e des logischen Verknüpfungsmittels AG ist seinerseits an den Steuereingang si des ersten Tristate- Treiberbausteins Tl geschaltet.
Die Zugriffseinheit ZE ist zusätzlich über die Taktsignal- schnittstellenleitung RxClk-L mit der ersten und zweiten physikalischen Schicht PL1,PL2 insbesondere mit der jeweiligen Utopia-Level-1-Schnittstelleneinheit ULI zur Übermittlung des Taktssignals RxClk von der ATM-Schicht ATM-L zur ersten oder zweiten physikalischen Schicht PL1,PL2 verbunden.
Der erste Ausgang el der ersten Dekodiereinheit DE1 ist an den Eingang i des vierten Verzögerungsmittels D-FF4 und den invertierten Steuereingang si des vierten Tristate- Treiberbausteins T4 geführt. Der zweite Ausgang e2 der ersten Dekodiereinheit DE1 ist mit dem Eingang i des dritten Verzögerungsmittels D-FF3 und dem invertierten Steuereingang si eines Tristate-Treiberbausteins der zweiten physikalischen Schicht PL2 verbunden - in Figur 3 nicht dargestellt. Desweiteren ist der Ausgang e des vierten Verzögerungsmittels D-FF4 mit dem dritten Eingang i3 der Glue-Logik-Einheit GLE verbunden. Analog dazu ist der Ausgang e des dritten Verzögerungs- mittels D-FF3 an die Glue-Logik-Einheit GLE der zweiten physikalischen Schicht PL2 angeschlossen - wiederum in Figur 3 nicht dargestellt.
Der erste Ausgang el der zweiten Dekodiereinheit DE2 ist an den Steuereingang si des siebten und achten Tristate- Treiberbausteins T7,T8 angeschaltet und der zweite Ausgang e2 der zweiten Dekodiereinheit DE2 ist mit Hilfe jeweils einer Verbindungsleitung an den Steuereingang der fünften und sechsten Tristate-Treiberbausteins T5/T6 angeschlossen. Analog dazu sind der dritte und vierte Ausgang e3/e4 der zweiten Dekodiereinheit DE2 an Steuereingänge von Tristate- Treiberbausteinen der zweiten physikalischen Schicht PL2 ge- führt, wobei diese in Figur 3 aus Gründen der Übersichtlichkeit nicht dargestellt sind.
Die in der ersten Übertragungseinrichtung UE1 vorgesehene Glue-Logik-Einheit GLE weist einen Ausgang e auf, der mit dem ersten Eingang der Utopia-Level-1-Schnittstelleneinheit ULI sowie mit dem Eingang i des Inverters I verbunden ist. Der Ausgang e des Inverters I ist an den Steuereingang si der sechsten und siebten Verzögerungsmittel D-FF6,D-FF7 ange- schlössen. Der ersten Ausgang el der Utopia-Level-1-Schnitt- stelleneinheit ULI ist mit dem Eingang i des vierten Tristate-Treiberbaustein T4 sowie mit dem fünften Eingang i5 der Glue-Logik-Einheit GLE und mit dem Eingang i des fünften Verzögerungsmittels D-FF5 verbunden, wobei der Ausgang e des fünften Verzögerungsmittels D-FF5 an den vierten Eingang i4 der Glue-Logik-Einheit GLE geführt ist.
Der zweite Ausgang e2 der Utopia-Level-1-Schnittstellenein- heit ULI ist mit dem Eingang i des sechsten Verzögerungsmit- tels D-FF6 und mit dem Eingang i des siebten Tristate-
Treibermittels T7 verbunden, wobei der Ausgang e des sechsten Verzögerungsmittels D-FF6 an den Eingang i des fünften Tri- state-Treibermittels T5 geführt ist. Desweiteren ist eine Verbindung zwischen dem dritten Ausgang e3 der Utopia-Level- 1-Schnittstelleneinheit ULI und dem Eingang i des siebten
Verzögerungsmittels D-FF7 vorgesehen, wobei der Ausgang e des siebten Verzögerungsmittels D-FF7 an den sechsten Tristate- Treiberbaustein T6 angeschlossen ist. Zusätzlich ist der dritte Ausgang e3 der Utopia-Level-1-Schnittstelleneinheit ULI mit dem Eingang i des achten Tristate-Treiberbausteins T8 verbunden. Die beiden Ausgänge e des fünften und siebten Tristate-Treiberbausteins T5,T7 werden an den Eingang i des achten Verzögerungsmittels D-FF8 geschaltet, wobei auch die Ausgänge der entsprechenden, auf der zweiten physikalischen Schicht PL2 angeordneten Tristate-Treibermittel mit dem Eingang i des achten Verzögerungsmittels D-FF8 verbunden sind. Die Ausgänge e des sechsten und achten Tristate- Treiberbausteins T6,T8 sind an den Eingang i des neunten Verzögerungsmittels D-FF9 angeschlossen, wobei wiederum die Ausgänge der entsprechenden, auf der zweiten physikalischen Schicht PL2 angeordneten Tristate-Treibermittel mit dem Ein- gang i des neunten Verzögerungsmittels D-FF9 verbunden sind. Der Ausgang e des achten Verzögerungsmittels D-FF8 ist an den Eingang i des zweiten Tristate-Treiberbausteins T2 angeschlossen und der Ausgang e des neunten Verzögerungsmittels D-FF9 zum Eingang i des dritten Tristate-Treiberbausteins T3 geführt. An den Ausgang e des zweiten Tristate- Treiberbausteins T2 ist über die Zellenanfangssignalschnitt- stellenleitung RxSoc-L die die ATM-Schicht ATM-L realisierende Zugriffseinheit ZE angeschlossen. Desweiteren ist die Zugriffseinheit ZE über die Datensignalschnittstellenleitung RxData-L mit dem Ausgang e des dritten Tristate- Treiberbausteins T3 verbunden.
Der Ausgang e des vierten Tristate-Treiberbaustein T4 ist zusammen mit dem Ausgang e des analog in der zweiten physikali- sehen Schicht PL2 angeordneten Tristate-Treiberbausteins mit dem Eingang i des ersten Tristate-Treiberbausteins Tl verbunden, der über einen Pull-Down-Widerstand PDR an Masse angeschlossen ist. Desweiteren ist der Steuereingang si des ersten Tristate-Treiberbausteins Tl an den Ausgang e des logi- sehen Verknüpfungsmittels AG geschaltet.
In Abstimmung auf den UTOPIA-Schnittstellen-Standard sind, wie in Figur 3 dargestellt, die in Upstream-Richtung UPS zur Schnittstelle MPh-Utopia wirkenden ersten, zweiten und drit- ten Tristate-Treiberbausteine T1-T3 zum Durchschalten des Zellenanfangssignal RxSoc bzw. des Datensignals RxData bzw. des Bereitschaftssignals RxCIav zur ATM-Schicht ATM-L vorgesehen. Durch die ersten, zweiten und dritten Tristate- Treiberbausteine T1-T3 können jeweils die Zellenanfangs- Signalschnittstellenleitung RxSoc-L sowie die Datensignal- schnittstellenleitung RxData-L und die Bereitschaftssignal- schnittstellenleitung RxClav-L in den Zustand "tri-stated" bzw. "hochohmig" gesteuert werden und somit die Übertragung des Zellenanfangssignals RxSoc bzw. des Datensignals RxData bzw. der Bereitsschaftssignals RxCIav gesteuert bzw. verhindert werden. Dies ist insbesondere der Fall, wenn keine Daten von der übergeordneten ATM-Schicht ATM-L zu übertragen sind und somit mit Hilfe des verzögerten Freigabe-Sperrsignals dEnb der zweite und dritte Tristate-Treiberbaustein T2,T3 zum Steuern der Zellenanfangssignalschnittstellenleitung RxSoc-L und der Datensignalsschnittstellenleitung RxData-L in den Zu- stand "tri-stated" veranlaßt werden. Analog dazu sind in der ersten physikalischen Schicht PLl die in Upstream-Richtung UPS zur Schnittstelle MPh-Utopia wirkenden vierten, fünften, sechsten, siebten und achten Tristate-Treiberbausteine T4-T8 zum Durchschalten der von der ersten Utopia-Level-1- Schnittstelleneinheit ULI übermittelten Signale, insbesondere des ersten Datensignales RxDatal, des ersten Zellenanfangs- signales RxSocl und des ersten Bereitschaftssignales RxClavl, vorgesehen. Durch den vierten bis achten Tristate- Treiberbaustein T4-T8 können jeweils die Ausgänge zwischen den vierten bis achten Tristate-Treiberbausteinen T4-T8 und den ersten, zweiten und dritten Tristate-Treiberbausteine Tl- T3 in den Zustand "tri-stated" bzw. "hochohmig" gesteuert werden und somit die Übertragung des ersten Zellenanfangssignals RxSocl bzw. des ersten Datensignals RxDatal bzw. des ersten Bereitsschaftssignals RxClavl gesteuert bzw. verhindert werden. Dies bedeutet, daß die Signale der mit Hilfe des ersten und zweiten Adresssignales RxAdrl/RxAdr2 ausgewählten, physikalischen Schicht PL1,PL2 mit Hilfe der vierten bis achten Tristate-Treiberbausteine T4-T8 an die Schnittstelle ge- steuert werden können, wobei in der nicht zum Senden berechtigten, physikalischen Schicht PL1,PL2 durch die analog auf der jeweiligen Baugruppe vorgesehenen Tristate- Treiberbausteine die Übertragung von Daten unterdrückt wird.
Von der ATM-Schicht ATM-L wird anhand des ersten und zweiten Adresssignales RxAdrl, RxAdr2 die binäre Adresse der anzusprechenden physikalischen Schicht PL1,PL2 oder eine durch das ATM Forum standardisierte, jeweils in der Taktperiode nach einer gültigen Adresse übermittelten Füll-Bitfolge F übermittelt, wobei beim erfindungsgemäßen Verfahren das erste und das zweite Adresssignal RxAdrl, RxAdr2 mit Hilfe des zehnten und elften Verzögerungsmittels D-FF10/11 um eine Taktperiode Fx verzögert an die erste Dekodiereinheit DEl weitergeschaltet werden. Das verzögerte erste und zweite Adresssignal dAdrl/dAdr2 stellt eine binäre Adresse dar, so daß beispielsweise durch ein einen logischen Wert "0" aufweisendes erstes verzögertes Adresssignal dAdrl und durch ein einen logichen Wert "1" aufweisendes zweites verzögertes Adresssignal dAdr2 die zweite physikalische Schicht PL2 adressiert wird, d.h. die Kombination der in dem ersten und zweiten verzögerten Adresssignal dAdrl, Adr2 enthaltenen, binären Informationen ergibt den binären Wert "10", welcher im dezimalen Zahlensystem einem Wert " 2" entspricht. Zusätzlich wird das verzögerte erste und zweite Adresssignal dAdrl, dAdr2 über Verbindungsleitungen zur logischen Verknüpfungseinheit AG übertragen und dort beispielsweise mit Hilfe des "AND" -Gatters lo- gisch verknüpft. Durch das am Ausgang e der logischen Verknüpfungseinheit AG anliegenden Steuersignal wird der das Bereitschaftsignal RxCIav durchschaltende, erste Tristate- Treiberbaustein Tl gesteuert, wobei das Anliegen der durch das ATM Forum standardisierten, jeweils in der Taktperiode nach einer gültigen Adresse übermittelten Füll-Bitfolge F, beispielsweise der binäre Wert "11", an den Eingängen il,i2 der logischen Verknüpfungseinheit AG ein Steuern des ersten Tristate-Treiberbausteins Tl in den Zustand "tristated" bzw. "hochohmig" bewirkt. Desweiteren wird beispielsweise das ver- zögerte, zweite Adresssignal dAdr2 zusätzlich an die zweite
Dekodiereinheit DE2 zur Unterstützung der Erzeugung von Steuersignalen bzw. Nachladesignalen NS für die Steuerung der Daten DZ an die Schnittstelle MPh-Utopia übermittelt.
Das in der ersten Dekodiereinheit DEl empfangene verzögerte, erste und zweite Adresssignal dAdrl, dAdr2 wird dekodiert und das dekodierte, erste und zweite Adresssignal dAdrl, dAdr2 werden sowohl an das dritte und vierte Verzögerungmittel D- FF3,D-FF4 als auch an den jeweiligen für die Durchschaltung des ersten oder zweiten Bereitschaftssignales RxClavl, RxClav2 vorgesehenen Tristate-Treiberbausteins T4 übertragen, wobei in Figur 3 beispielsweise die Übertragung des dekodierten und verzögerten ersten Adresssignales dAdrl an den vierten Tristate-Treiberbaustein T4 explizit dargestellt ist. Am Steuereingang si des vierten Tristate-Treiberbaustein T4 wird das empfangene, dekodierte und verzögerte erste Adresssignal dAdrl invertiert zur Steuerung der Durchschaltung des ersten Bereitschaftssignales RxClavl eingesetzt. Dadurch wird das durch das ATM Forum vorgeschlagene Anliegen des Bereitschaftssignals RxClavl, RxClav2 der zuvor durch die übermittelte Adresse ausgewählten, physikalischen Schicht PL unmit- telbar in der dem Anliegen der Adresse folgenden Taktperiode Fx an der Schnittstelle MPh-Utopia erreicht bzw. mit Hilfe des erfindungsgemäßen Verfahrens standardkonform umgesetzt. Desweiteren wird das dekodierte und zweifach verzögerte, erste und zweite Adresssignal dAdrl, dAdr2 an die jeweilige Glue-Logik-Einheit GLE der jeweiligen physikalischen Schicht PL1,PL2 übermittelt. Durch die zweite Verzögerung des decodierten und verzögerten, ersten und zweiten Adresssignales dAdrl, <±Adr2 wird die Signalisierung an die erste bzw. zweite physikalische Schicht PL1,PL2 durch die Dekodierung des ver- zögerten, ersten und zweiten Adresssignales dAdrl, dAdr2 nicht beeinflußt .
Das von der ATM-Schicht ATM-L übermittelte Freigabe- Sperrsignal RxEnb wird mit Hilfe des ersten Verzögerungsmit- tels D-FFl um die Länge einer Taktperiode Fx verzögert weitergeschaltet, wobei das verzögerte Freigabe-Sperrsignal dEnb insbesondere zur Steuerung der Freigabe des Datensignals RxData bzw. des Zellenanfangssignals RxSoc an die zweite und dritte Tristate-Treiberbausteine T2/T3 übermittelt wird, d.h. liegt ein einen logischen Wert "0" aufweisendes, verzögertes Freigabe-Sperrsignal dEnb am jeweiligen Steuereingang si des zweiten und dritten Tristate-Treiberbausteins T2/T3 an, so werden das aktuell anliegende Datensignal RxData und das aktuell anliegende Zellenanfangssignal RxSoc an die Schnittstelle MPh-Utopia gesteuert. Desweiteren wird das verzögerte Freigabe-Sperrsignal dEnb an die zweite Dekodiereinheit DE2, an die Glue-Logic-Einheit GLE der jeweiligen physikalischen Schicht PL1,PL2, an die Steuereingänge si des dritten und vierten Verzögerungsmittels D-FF3,D-FF4 und an das zweite Verzögerungsmittel D-FF2 übermittelt. Mit Hilfe des zweiten Verzögerungsmittels D-FF2 wird das verzögerte Freigabe- Sperrsignal dEnb um eine weitere Taktperiode Fx verzögert und das am Ausgang e des zweiten Verzögerungsmittels D-FF2 anliegende, zweifach verzögerte Freigabe-Sperrsignal ddEnb zusätzlich an die Glue-Logic-Einheit GLE der jeweiligen physikalischen Schicht PL1,PL2 übertragen. Des weiteren wird mit Hilfe des an die Steuereingänge si des dritten und vierten Verzögerungsmittels D-FF3,D-FF4 übermittelten verzögerten Freigabe- Sperrsignales dEnb die zuvor beschriebene Verzögerung bzw. die Speicherung des ersten und zweiten, verzögerten und dekodierten Adresssignals dAdrl, dAdr2 gesteuert.
In der Glue-Logik-Einheit GLE der jeweiligen physikalischen Schicht PL1,PL2 - in Figur 3 insbesondere der ersten physikalischen Schicht PLl - werden das verzögerte und das zweifach verzögerte Freigabe-Sperrsignal dEnb, ddEnb, das zweifach ver- zögerte und dekodierte Adresssignal dAdrl und zusätzlich das von der Utopia-Level-1-Schnittstelleneinheit ULI übermittelte Bereitschaftssignal RxClavl sowie das mit Hilfe des fünften Verzögerungsmittels D-FF5 verzögerte erste Bereitschaftssignal dClavl logisch verknüpft und ein logisches und verzö- gertes Freigabe-Sperrsignal IdEnb erzeugt. Das logische und verzögerte Freigabe-Sperrsignal IdEnb wird an die Utopia- Level-1-Schnittstelleneinheit ULI zur Steuerung der Daten von der Utopia-Level-1-Schnittstelleneinheit ULI an die in Upstream-Richtung UPS sich anschließende Schnittstelle MPh- Utopia übermittelt. Zusätzlich wird das mit Hilfe des Inverters I invertierte, logische und verzögerte Freigabe- Sperrsignal IdEnb zu dem sechsten und siebten Verzögerungs- mittel D-FF6,D-FF7 übertragen und in diesen zur Steuerung der Verzögerung des von der Utopia-Level-1-Schnittstelleneinheit ULI empfangenen, ersten bzw. zweiten Datensignals RxDatal, RxData2 und des ersten bzw. zweiten Zellenanfangssignals RxSocl, RxSoc2 bewertet. Durch die Glue-Logik-Einheit GLE werden sämtliche der durch ATM Forum vorgeschlagenen für die Steuerung von unterschiedlichen Übertragungsereignissen wie beispielsweise "back-to-back" -Übertragung von ATM-Zellen oder "end and restart of cell" -Übertragung benötigten Signalisie- rungen berücksichtigt und das entsprechende logische, verzögerte Freigabe-Sperrsignal IdEnb erzeugt.
Die durch die Utopia-Level-1-Schnittstelleneinheit ULI in der ersten physikalischen Schicht PLl übermittelten Signale, ins- besondere das erste Datensignal RxDatal, das erste Zellenanfangssignal RxSocl und das erste Bereitschaftssignal RxClavl werden innerhalb der ersten physikalischen Schicht PLl unterschiedlich weiterbehandelt. So wird das erste Datensignal RxDatal sowohl unmittelbar an den achten Tristate- Treiberbaustein T8 als auch mit Hilfe des siebten Verzögerungsmittels D-FF7 verzögert an den sechsten Tristate- Treiberbaustein T6 übertragen. Analog dazu wird das erste Zellenanfangssignal RxSocl sowohl unmittelbar an den siebten Tristate-Treiberbaustein T7 als auch mit Hilfe des sechsten Verzögerungsmittels D-FF6 verzögert an den fünften Tristate- Treiberbaustein T5 übertragen. Abhängig von einem ersten, in der zweiten Dekodiereinheit DE2 erzeugten und zum Steuereingang des siebten und achten Tristate-Treiberbausteins T7,T8 übertragenen Nachladesignales NS1 und einem zweiten, in der zweiten Dekodiereinheit DE2 erzeugten und zum Steuereingang des fünften und sechsten Tristate-Treiberbausteins T5,T6 übertragenen Nachladesignales NS2 werden beispielsweise entweder die aktuell von der Utopia-Level-1- Schnittstelleneinheit ULI übermittelten Schnittstellensignale oder die eine Taktperiode Fx zuvor von der Utopia-Level-1-
Schnittstelleneinheit ULI übermittelten Schnittstellensignale an das achte und neunte Verzögerungsmittel D-FF8,D-FF9 und somit in Upstream-Richtung UPS übertragen. Dadurch wird mit Hilfe des in der zweiten Dekodiereinheit DE2 erzeugten ersten und zweiten Nachladesignales NS1,NS2 die Auswahl der aktuell an die Schnittstelle MPh-Utopia zu steuernden Datenwörter DW festgelegt. Analog dazu werden von der zweiten Dekodiereinheit DE2 ein drittes und ein viertes Nachladesignales NS3,NS4 zur Steuerung der in der zweiten physikalischen Schicht PL2 vorgesehen Tristate-Treibermittel erzeugt und an die zweite physikalische Schicht PL2 übermittelt - in Figur 3 nicht ex- plizit dargestellt. Das aktuell an das neunte Verzögerungsmittel D-FF9 übertragende Datensignal RxData und das aktuell an das achte Verzögerungselement D-FF8 übertragene Zellenanfangssignal RxSoc werden um eine Taktperiode verzögert dem dritten bzw. dem zweiten Tristate-Treiberbaustein T3,T2 ange- zeigt und anschließend, gesteuert durch das verzögerte Freigabe-Sperrsignal dEnb an die Schnittstelle MPh-Utopia gesteuert, d.h. diese aktuell an den Verzögerungsmitteln D-FF8,D- FF9 anliegenden Signale werden abgetastet und liegen somit in der darauffolgenden Taktperiode Fx stabil zur Weiterverarbei- tung durch die ATM-Schicht ATM-L an der Schnittstelle MPh- Utopia vor. Hierzu werden das erste und zweite Datensignal RxDatal, RxData2 bzw. Zellenanfangssignal RxSocl, RxSoc2 jeweils zu einem gemeinsamen Datensignal RxData und einem gemeinsamen Zellenanfangssignal RxSoc "verodert", d.h. das Zel- lenanfangssignal RxSoc und das Datensignal RxData repräsentieren jeweils nur das Steuersignalpaar RxSocl, RxDatal oder RxSoc2,RxData2 einer physikalischen Schicht PL1,PL2.
Das von der Utopia-Level-1-Schnittstelleneinheit ULI übermit- telte erste Bereitschaftssignal RxClavl wird durch den mit Hilfe des invertierten, verzögerten und dekodierten ersten Adresssignales dAdrl gesteuerten vierten Tristate- Treiberbaustein T4 an den ersten Tristate-Treiberbaustein Tl durchgeschaltet, wobei mit Hilfe des Pull-Down-Widerstands PDR die logische "Oder" -Verknüpfung zwischen des ersten und zweiten Bereitschaftsignals RxClavl, RxClav2 realisiert ist, d.h. beim Vorliegen weder eines ersten noch eines zweiten, eine Datenübertragungsanforderung repräsentierenden Bereitschaftssignals RxClavl, RxClav2 wird das am Eingang i des ersten Tristate-Treiberbausteins Tl anliegende Signal mit Hilfe des Pull-Down-Widerstands PDR in den logischen Zustand "0" gesteuert. Das an die taktgesteuerte Schnittstelle MPh-Utopia gesteuerte Bereitschaftssignal RxCIav wird in der Taktperiode Fx mit Hilfe des ersten Tristate-Treiberbausteins Tl an die ATM-Schicht gesteuert, in der die Füll-Bitfolge F als Adresssignal RxAdrl, RxAdr2 an der Schnittstelle MPh-Utopia anliegt.
Zur Realisierung des erfindungsgemäßen Verfahrens werden in der zweiten Dekodiereinheit DE2 das verzögerte Freigabe- Sperrsignal dEnb und beispielsweise das verzögerte zweite Adresssignal dAdr2 ausgewertet, d.h. geeignet verzögert, ge- multiplext, decodiert und aus den gewonnenen Informationen ein erstes, zweites, drittes und viertes Nachladesignal NSl/2/3/4 zur zeitkritischen Steuerung der jeweiligen Daten an die taktgesteuerte Schnittstelle MPh-Utopia abgeleitet. Desweiteren werden das in ersten Dekodiereinheit DEl empfangene, verzögerte erste und zweite Adresssignal dAdrl, dAdr2 beispielsweise nach folgender Dekodiervorschrift dekodiert:
Der bei der erfindungsgemäßen, zeitkritischen Steuerung von Datenwörtern DW von Datenzellen DZ an die taktgesteuerte Schnittstelle MPh-Utopia auftretende Signalfluß ist in Figur 2 anhand von einzelnen Signalflußgraphen dargestellt. In Abstimmung auf den "Multiphysical" -UTOPIA-Schnittstellen- Standard werden die Signalisierungssignale RxClk, RxData,
RxSoc, RxCIav, RxAdrl+2, RxEnb jeweils nach einer steigenden Taktflanke F1-F12 abgetastet, wobei in Figur 4 beispielsweise erste bis zwölfte steigende Taktflanke F1-F12 dargestellt sind. Zur Erläuterung des erfindungsgemäßen Verfahrens sind elf Taktperioden Fx zwischen der ersten bis zwölften, positiven Taktflanke F1-F12 aufgezeigt, wobei eine einzelne Takt- flanke F1-F12 jeweils durch eine punktierte Linie angedeutet ist. Desweiteren sind in Figur 4 die Signalverläufe ausgewählter Signalisierungssignale RxClk, RxData, RxSoc, RxCIav, RxAdrl+2, RxEnb, dEnb, ddEnb, NS1-NS4, dAdrl+2, RxDatal, RxData2, RxSocl, RxSoc2, RxClavl, RxClav2, IdEnb innerhalb der ATM-Kommunikationseinrichtung ATM-KE - in Figur 3 durch eine mit A bezeichnete, strichlierte Linie angedeutet, an der Utopia-Level-1-Schnittstelleneinheit ULI - in Figur 3 durch eine mit B bezeichnete, strichlierte Linie angedeutet - und kurz vor dem Durchschalten der Schnittstellensignale an die taktgesteuerte Schnittstelle MPh-Utopia - in Figur 3 durch eine mit C bezeichnete, strichlierte Linie angedeutet - sowie die Gesamtzahl der standardisierten Schnittstellensignale MPh-Utopia - in Figur 3 durch eine mit MPh-Utopia bezeichnete, strichlierte Linie angedeutet - dargestellt und werden im weiteren als erste Schnittstelle A, als zweite Schnittstelle B sowie als dritte Schnittstelle C und als taktgesteuerte Schnittstelle MPh-Utopia bezeichnet. Es werden die Signalverläufe an den dargestellten Schnittstellen A/B/C/MPh-Utopia des Taktsignals RxClk, des Datensignals RxData, des Zellenan- fangssignals RxSoc, des Bereitschaftssignals RxCIav, des ersten und zweiten Adresssignales RxAdrl+2, des verzögerten ersten und zweiten Adresssignales dAdrl+2, des Freigabe- Sperrsignals RxEnb, des verzögerten Freigabe-Sperrsignals dEnb, des ersten, zweiten, dritten und vierten Nachladesi- gnals NS1-NS4, des ersten und zweiten Datensignales RxDatal, RxData2, des ersten und zweiten Zellenanfangssignals RxSocl, RxSoc2, des ersten und zweiten Bereitschaftssignals RxClavl, RxClav2 und des logischen und verknüpften Freigabe- Sperrsignals IdEnb durch Figur 4 näher erläutert.
Zum Zeitpunkt der ersten steigenden Taktflanke Fl bzw. zum Zeitpunkt zwischen erster und zweiter steigender Taktflanke F1,F2 wird durch das den binären Wert "01" repräsentierende erste und zweite Adresssignal RxAdrl+2 von der ATM-Schicht ATM-L die erste physikalische Schicht PLl mit der Adresse "01" angesprochen bzw. diese aufgefordert Ihre Bereitschaft zur Datenübertragung mit Hilfe des Bereitschaftssignals RxCIav gegenüber der ATM-Schicht ATM-L anzuzeigen. Zu dem betrachteten Zeitpunkt steht in der adressierten, ersten physikalischen Schicht PLl bzw. in der Utopia-Level-1- Schnittstelleneinheit ULI ein erstes Datenwort DWl für die parallele Übertragung zur Verfügung, wobei für die Übertragung einer Datenzelle DZ standardgemäß 27 Datenwörter DW1- DW27 beim erfindungsgemäßen Verfahren vorgesehen sind. Analog dazu zeigt das erste Datensignal RxDatal an der zweiten Schnittstelle B ein vorliegendes erstes Datenwort DWl an und das erste Zellenanfangssignal RxSocl weist den den logischen Wert "1" ausschließlich in der betrachteten Taktperiode Fx auf. Annähernd gleichzeitig nimmt das erste Bereitschaftssignal RxClavl den logischen Wert " 1" an, welches die Sendebereitschaft der ersten physikalischen Schicht PLl anzeigt. Desweiteren wird von der aktuell zum Übertragen von Daten berechtigten zweiten physikalischen Schicht PL2 mit Hilfe des Datensignales RxData das 23-te Datenwort DW23 der zu übertragenden Datenzelle DZ an die taktgesteuerte Schnittstelle MPh- Utopia gesteuert, d.h. durch das einen logischen Wert "0" aufweisende Freigabe-Sperrsignal RxEnb wird das von der zweiten physikalischen Schicht PL2 an die dritte Schnittstelle C gesteuerte 23-te Datenwort DW23 mit Hilfe des dritten Tristate-Treiberbausteins T3 zur taktgesteuerten Schnittstelle MPh- Utopia durchgeschaltet. Zusätzlich zeigt das zweite Bereit- schaff RxClav2 durch die Annahme des logischen Wertes " 1" die anhaltende Bereitschaft zum Senden von Datenwörtern DW an. Um ein Nachladen des nächsten Datenwortes DW24 in der zweiten physikalischen Schicht PL2 sicherzustellen weist das dritte Nachladesignal NS3 den logischen Wert "0" und das vierte Nachladesignal NS4 den logischen Wert "1" auf, wobei ein den logischen Wert "1" aufweisendes Nachladesignal NS1-NS4 den Ausgang e des jeweiligen Tristate-Treibermittels T5-T8 "hochohmig" bzw. "tristated" schalted bzw. ein den logischen Wert "0" aufweisendes Nachladesignal NS1-NS4 die an den Eingängen i der jeweiligen Tristate-Treibermittel T5-T8 anliegenden Signale durchschaltet. Aufgrund des eine Datenübertra- gung anzeigenden, den logischen Wert "0" aufweisenden, logischen und verzögerten Freigabe-Sperrsignals IdEnb wird der Utopia-Level-1-Schnittstelleneinheit ULI eine Freigabe der taktgesteuerten Schnittstelle MPh-Utopia angezeigt und diese zum Nachladen von einem zweiten Datenwort DW2 mit Beginn der nächsten Taktperiode veranlaßt, obwohl die erste physikalische Schicht PLl noch nicht von der ATM-Schicht ATM-L zur Übertragung von Daten adressiert wurde. Das an der ersten Schnittstelle A anliegende, verzögerte erste und zweite Adresssignal dAdrl, dAdr2 weist die Füll-Bitfolge F auf, wel- ches eine Steuerung der Bereitschaftssignalschnittstellenlei- tung RxClav-L in den Zustand "tristated" bewirkt und in Figur 4 anhand des an der taktgesteuerten Schnittstelle MPh-Utopia anliegenden, "hochohmigen" Bereitschaftsignales RxCIav verdeutlicht wird. Zusätzlich liegt an der ersten Schnittstelle A das einen logischen Wert "0" - aktuelle Datenübertragung - aufweisende, verzögerte Freigabe-Sperrsignal dEnb an, wodurch der zweite und der dritte Tristate-Treiberbaustein T2,T3 zum Durchschalten der an Ihren Eingängen i anliegenden Signale RxData/RxSoc veranlaßt werden.
Zum Zeitpunkt der zweiten steigenden Taktflanke F2 weist das verzögerte Freigabe-Sperrsignal dEnb an der ersten Schnittstelle A den logischen Wert "0" - aktuelle Datenübertragung - und das verzögerte erste und zweite Adresssignal RxAdrl+2 den binären Wert "01" auf. Nach der Dekodierung dieses binären "01" Adresssignales dAdrl+2 durch die erste Dekodiereinheit DEl wird das dekodierte und verzögerte erste Adresssignal dAdrl an den Steuereingang si des vierten Tristate- Treiberbausteins T4 übermittelt und ein Durchschalten des er- sten Bereitschaftssignals RxClavl an die dritte Schnittstelle C bewirkt. Somit weist das an der taktgesteuerten Schnittstelle MPh-Utopia anliegende Bereitschaftsignal RxCIav den logischen Wert "1" auf und der steuernden ATM-Schicht ATM-L wird die Bereitschaft zum Übertragen von Daten der in der Taktperiode Fx zuvor adressierten physikalischen Schicht PLl angezeigt. Analog zur vorherigen Taktperiode Fx weist zum Zeitpunkt der zweiten steigenden Taktflanke F2 das Freigabe- Sperrsignal RxEnb an der taktgesteuerten Schnittstelle MPh- Utopia den logischen Wert "0" - aktuelle Datenübertragung - auf und mit Hilfe des Datensignals RxData wird das an der dritten Schnittstelle C anliegende 53-te Datenwort DW53 an die taktgesteuerte Schnittstelle MPh-Utopia gesteuert. Des weiteren weist das an der zweiten Schnittstelle B anliegende erste Zellenanfangssignal RxSocl standardgemäß den logischen Wert "0" auf, da mit Hilfe des ersten Datensignales RxData2 das zweite Datenwort DW2 von der Utopia-Level-1- Schnittstelleneinheit ULI in Upstream-Richtung UPS gesteuert wird und das erste Zellenanfangssignal RxSocl nur annähernd gleichzeitig mit der Übertragung des ersten Datenwortes DWl den logischen Wert "1" annimmt. Zusätzlich wird auch durch das erste Bereitschaftsignal RxClavl und durch das zweite Be- reitschaftssignal RxClav2 die Bereitschaft zur Datenübertragung angezeigt, wobei in der der zweiten steigenden Taktflanke F2 folgenden Taktperiode Fx das erste Bereitschaftsignal RxClavl mit Hilfe des ersten und vierten Tristate- Treiberbausteins T1,T4 an die taktgesteuerte Schnittstelle MPh-Utopia gesteuert wird. Analog dazu weist das zweite Zellenanfangssignal RxSoc2 den logischen Wert "0" auf und mit Hilfe des zweiten Datensignales RxData2 wird das 25 Datenwort DW25 von der analog in der zweiten physikalischen Schicht PL2 vorgesehenen Utopia-Level-1-Schnittstelleneinheit ULI an die zweite Schnittstelle B gesteuert. Durch das in der aktuellen Taktperiode Fx den logischen Wert "1" annehmende, logische und verzögerte Freigabe-Sperrsignal IdEnb wird der Utopia- Level-1-Schnittstelleneinheit ULI angezeigt keine weiteren Datenwörter DW in der nächsten Taktperiode Fx an die zweite Schnittstelle B zu steuern und das sechste und siebte Verzögerungsmittel D-FF6,D-FF7 speichert den jeweils in der Taktperiode Fx zuvor anliegenden logischen Wert des ersten Daten- Signals RxDatal und des ersten Zellenanfangssignals RxSocl, d.h. die Signalkonstellation bei der Übertragung des ersten Datenbytes DWl. Somit liegen an der dritten Schnittstelle C das einen logischen Wert "1" aufweisende Bereitschaftssignal RxCIav, das das 24-te Datenwort DW24 repräsentierende Datensignal RxData und das den logischen Wert "0" aufweisende Zellenanfangssignal RxSoc an. Die Signalkonstellation der zum Nachladen der Daten an die dritte Schnittstelle C vorgesehenen Nachladesignale NS1-NS4 hat sich in der betrachteten Taktperiode Fx nicht verändert.
Zum Zeitpunkt der dritten steigenden Taktflanke F3 wird durch die ATM-Schicht ATM-L mit Hilfe des ersten und zweiten Adresssignales RxAdrl+2 die zweite physikalische Schicht PL2 mit der binären Adresse "10" bzgl. vorliegender Datenwörter DW abgefragt, d.h. aufgrund des an der zweiten Schnittstelle B anliegenden, einen logischen Wert "1" aufweisenden zweiten Bereitschaftssignals RxClav2 wird mit Hilfe des zweiten Datensignals RxData2 das 26-te Datenwort DW26 an die zweite Schnittstelle B gesteuert. Das erste Datensignal RxDatal weist wie bereits eine Taktperiode Fx zuvor den logischen Wert des zweiten Datenwortes DW2 auf, zumal aufgrund des logischen Werts "1" des logischen und verzögerten Freigabe- Sperrsignals IdEnb keine weiteren Daten von der Utopia-Level- 1-Schnittstelleneinheit ULI an die zweite Schnittstelle B gesteuert wurden. Somit liegen an der dritten Schnittstelle C das einen logischen Wert "0" aufweisende Bereitschaftssignal RxCIav, das das 25-te Datenwort DW25 repräsentierende Datensignal RxData und das den logischen Wert "0" aufweisende Zel- lenanfangssignal RxSoc vor. Das verzögerte erste und zweite Adresssignal dAdrl+2 nimmt den Wert der Füll-Bitfolge F an, wodurch der durch das am Ausgang e des logischen Verknüpfungsmittels AG anliegende Steuersignal gesteuerte erste Tristate-Treiberbaustein Tl die Bereitschaftssignalschnittstel- lenleitung RxClav-L in den Zustand "tristated" schaltet und das Durchschalten des am Eingang i des ersten Tristate- Treiberbaustein Tl bzw. an der dritten Schnittstelle C anlie- genden Bereitschaftssignales RxCIav unterdrückt. Der Signalverlauf der weiteren Signalisierungsignale, insbesondere der zum Nachladen der Daten an die dritte Schnittstelle C vorgesehenen Nachladesignale NS1-NS4 hat sich in der betrachteten Taktperiode Fx wiederum nicht geändert.
Zum Zeitpunkt der vierten steigenden Taktflanke F4 wird durch die ATM-Schicht ATM-L mit Hilfe des ersten und zweiten Adresssignales RxAdrl+2 die standardisierte Füll-Bifolge F übertragen und durch das verzögerte erste und zweite Adresssignal dAdrl+2 das der eine Taktperiode Fx zuvor anliegenden binären Adresse "10" zugehörige Bereitschaftssignal RxCIav, nämlich das zweite Bereitschaftssignal RxClav2 an die dritte Schnittstelle C und schließlich an die taktgesteuerte Schnittstelle MPh-Utopia übertragen, d.h. das an der taktgesteuerten Schnittstelle MPh-Utopia anliegende Bereitschaftssignal RxCIav weist den logischen Wert "1" auf. Folglich nimmt auch das von der in der zweiten physikalischen Schicht PL2 vorgesehenen Utopia-Level-1-Schnittstelleneinheit ULI an die zweite Schnittstelleneinheit B gesteuerte zweite Bereitschaftsignal RxClav2 den logischen Wert "1" an. Desweiteren wird das 27-te Datenwort DW27 mit Hilfe des zweiten Datensignals RxData2 an die zweite Schnittstelle B gesteuert und das mit Hilfe des neunten bzw. achten Verzögerungsmittels D- FF8,D-FF9 um eine Taktperiode Fx verzögerte Datensignal RxData bzw. Zellenanfangssignal RxSoc an die dritte Schnittstelle C gesteuert. Somit liegen an der dritten Schnittstelle C das einen logischen Wert "1" aufweisende Bereitschaftssignal RxCIav, das das 26-te Datenwort DW26 repräsentierende Daten- signal RxData und das den logischen Wert "0" aufweisende Zellenanfangssignal RxSoc an. Analog zu den Signalflußgraphen in der vorhergehenden Taktperiode Fx wird das zweite Datenwort DW2 mit Hilfe des ersten Datensignals RxDatal aufgrund des einen logischen Wert "1" aufweisenden, logischen und verzö- gerten Freigabe-Sperrsignals IdEnb wiederum an die zweite
Schnittstelle B gesteuert. Hinsichtlich der weiteren, nicht explizit beschriebenen Signalflußgraphen haben sich zum Zeit- punkt der vierten steigenden Taktflanke F4 keine Änderungen ergeben.
Zum Zeitpunkt der fünften steigenden Taktflanke F5 wird annä- hernd gleichzeitig mit dem Empfang des mit Hilfe des Datensignals RxData übertragenen, 27-ten und zugleich letzten Datenwortes DW27 der Datenzelle DZ das Freigabe-Sperrsignal RxEnb auf den logischen Wert "1" - keine Datenübertragung - gesetzt und somit nur noch das aktuell anliegende 27-te Datenwort DW27 übertragen sowie die Übertragung von Daten solange unterbrochen, bis das Bereitschaftssignal RxEnb den logischen Wert "0" - aktuelle Datenübertragung - annimmt. Desweiteren wird durch das erste und zweite Adresssignal RxAdrl+2 die binäre Adresse "01" der ersten physikalischen Schicht PLl an die taktgesteuerte Schnittstelle MPh-Utopia angelegt und durch das den Wert der Füll-Bitfolge F aufweisende, verzögerte erste und zweite Adresssignal dAdrl+2 mit Hilfe des logischen Verknüpfungsmittels AG die Bereitschaftssignalschnitt- stellenleitung RxClav-L standardgemäß in den Zustand "tristated" gesteuert, wodurch die erste physikalischen
Schicht PLl zur Datenübertragung ausgewählt wird. Annähernd gleichzeitig mit der Übertragung des 27-ten Datenwortes DW27 wird das zweite Bereitschaftssignal RxClav2 mit dem logischen Wert "0" - keine aktuell vorliegenden Daten - an die zweite Schnittstelle B übertragen. Jedoch wird das zuletzt mit Hilfe des zweiten Datensignals RxData2 an die zweite Schnittstelle B gesteuerte 27-te Datenwort DW27 weiterhin an die zweite Schnittstelle B übertragen. Der Signalverlauf des ersten, zweiten, dritten und vierten Nachladesignals NS1-NS4 sowie der übrigen Schnittstellensignale weist keine Änderungen auf. Somit liegen an der dritten Schnittstelle C das den logischen Wert "0" aufweisende Bereitschaftssignal RxEnb, das 27 und zugleich letzte Datenwort DW27 der Datenzelle DZ repräsentierende Datensignal RxData und das den logischen Wert "0" auf- weisende Zellenanfangssignal RxSoc an. Dagegen wird zum Zeitpunkt der sechsten steigenden Taktflanke F6 bzw. in der der Änderung des Freigabe-Sperrsignals RxEnb folgenden Taktperiode Fx mit Hilfe des den logischen Wert " 1" aufweisenden, an der ersten Schnittstelle A anliegende, ver- zögerten Freigabe-Sperrsignals dEnb das Steuern von Datenwörtern DW an die taktgesteuerte Schnittstelle MPh-Utopia unterbrochen, d.h. sowohl die Datensignalschnittstellenleitung RxData-L als auch die Zellenanfangssignalschnittstellenlei- tung RxSoc-L werden mit Hilfe des dritten bzw. vierten Tri- state-Treiberbausteins T3,T4 in den Zustand "tristated" bzw. "hochohmig" gesteuert. Aufgrund des einen logischen Wert "1" aufweisenden Bereitschaftssignals RxCIav bzw. der dadurch angezeigten Sendebereitschaft der ersten physikalischen Schicht PLl wird von der ATM-Schicht ATM-L das einen logischen Wert "0" - aktuelle Datenübertragung - aufweisende Freigabe- Sperrsignal RxEnb an die taktgesteuerte Schnittstelle MPh- Utopia gesteuert. Annähernd gleichzeitig nimmt das zweite Nachladesignal NS2 den logischen Wert "0" an, welches das Durchschalten des beispielsweise für fünf Taktperioden Fx ge- speicherten bzw. verzögerten, das erste Datenwort DWl aufweisende, ersten Datensignals RxDatal und des zugehörigen einen logischen Wert "1" aufweisenden, ersten Zellenanfangssignals RxSocl über das achte bzw. neunte Verzögerungsmittel D-FF8,D- FF9 an die dritte Schnittstelle C bewirkt. Dadurch ist si- chergestellt, daß nach der Erteilung der Sendeberechtigung an die erste physikalische Schicht PLl von der ATM-Schicht ATM-L mit Hilfe des Freigabe-Sperrsignals RxEnb und des ersten und zweiten Adresssignals RxAdrl+2 das erste Datenwort DWl taktgerecht an die taktgesteuerte Schnittstelle MPh-Utopia ge- langt. Aufgrund des die binäre Adresse "01" repräsentierenden, verzögerten ersten und zweiten Adresssignals dAdrl+2 wird das erste Bereitschaftssignal RxClavl von der Utopia- Level-1-Schnittstelleneinheit ULI über die zweite Schnittstelle B an die dritte und anschließend an die taktgesteuerte Schnittstelle MPh-Utopia übertragen. Des weiteren wird die
Übertragung des aktuell den Wert des zweiten Datenwortes DW2 repräsentierenden ersten Datensignals RxDatal mit Hilfe des den logischen Wert " 1" aufweisenden, ersten Nachladesignals NS1 weiterhin unterdrückt. Nach Beendigung der Übertragung von Daten von der zweiten physikalischen Schicht PL2 an die ATM-Schicht ATM-L wird das dritte Nachladesignal NS3 auf den logischen Wert "1" gesetzt und somit durch die in der zweiten physikalischen Schicht PL2 zum Durchschalten des zweiten Datensignals RxData2 und des zweiten Zellenanfangssignals RxSoc vorgesehenen Tristate-Treiberbausteine die Übertragung der zuvor erwähnten Signale unterbrochen.
Zum Zeitpunkt der siebten steigenden Taktflanke F7 wird durch das verzögerte Freigabe-Sperrsignal dEnb mit Hilfe des zweiten und dritten Tristate-Treiberbausteins T2,T3 das das erste Datenwort DWl repräsentierende Datensignal RxData bzw. das den logischen Wert "1" aufweisende Zellenanfangssignal RxSoc an die taktgesteuerte Schnittstelle MPh-Utopia gesteuert, wobei durch das den logischen Wert "1" aufweisende Zellenanfangssignal RxSoc der ATM-Schicht ATM-L der Beginn einer Datenzelle DZ signalisiert wird. Zusätzlich zeigen das erste und zweite Adresssignal RxAdrl+2 eine binäre Adresse "10" an, wobei analog zu den vorhergehenden Taktperioden zyklisch die Sendebereitschaft der jeweiligen physikalischen Schicht PL1,PL2 bzw. abwechselnd das erste oder zweite Bereitschaftssignal RxClavl, RxClav2 von der ATM-Schicht ATM-L dahingehend überprüft wird, welche physikalische Schicht PL1,PL2 nach Beendigung der aktuellen Datenübertragung zum Steuern von weiteren Daten an die taktgesteuerte Schnittstelle MPh-Utopia in der Lage bzw. vor allem berechtigt ist. Desweiteren wird das den logischen Wert "0" aufweisende, logische und verzögerte Freigabe-Sperrsignal IdEnb an die zweite Schnittstelle B bzw. an die Utopia-Level-1-Schnittstelleneinheit ULI übertragen, wodurch die Utopia-Level-1-Schnittstelleneinheit ULI zum Übertragen bzw. zum Nachladen von Daten an die zweite Schnittstelle B veranlaßt wird. Zusätzlich wird durch das am Steuereingang des sechsten und siebten Verzögerungsmittels D- FF6,D-FF7 anliegenden, logischen und verzögerten Freigabe- Sperrsignals IdEnb die Speicherung bzw. Verzögerung des aktu- eil anliegenden ersten Datensignals RxDatal bzw. des ersten Zellenanfangssignals RxSocl unterdrückt. Das erste Nachladesignal NS1 nimmt den logischen Wert "0" an und dem zweiten Nachladesignal NS2 wird wieder der logische Wert "1" zugewie- sen, wodurch das aktuell an der zweiten Schnittstelle B anliegende erste Datensignal RxDatal bzw. das erste Zellenanfangssignal RxSocl unmittelbar über das achte und neunte Verzögerungsmittel D-FF8,D-FF9 an die dritte Schnittstelle C nachgeladen werden. Folglich liegen an der dritten Schnitt- stelle C das einen logischen Wert "0" aufweisende Bereitschaftssignal RxCIav, das das erste Datenwort DWl repräsentierende Datensignal RxData und das den logischen Wert " 1" aufweisende Zellenanfangssignal RxSoc an.
Zum Zeitpunkt der achten steigenden Taktflanke F8 ist der Wechsel der zum Senden berechtigten physikalischen Schicht PL1/2, in Figur 4 insbesondere der Wechsel von der zweiten zur ersten physikalischen Schicht PL2/1, vollständig vollzogen, d.h. es werden solange Daten von der ersten physikali- sehen Schicht PLl an die taktgesteuerte Schnittstelle MPh- Utopia gesteuert bis durch das Freigabe-Sperrsignal RxEnb von der ATM-Schicht ATM-L eine Sperrung der taktgesteuerten Schnittstelle MPh-Utopia signalisiert wird. Desweiteren wird das das dritte Datenwort DW3 repräsentierende, erste Datensi- gnal RxDatal und das einen logischen Wert "0" aufweisende erste Zellenanfangssignal RxSocl von der Utopia-Level-1- Schnittstelleneinheit ULI an die zweite Schnittstelle B gesteuert. An die dritte Schnittstelle C werden das einen logischen Wert "0" aufweisende Bereitschaftsignal RxCIav, das das zweite Datenwort DW2 repräsentierende Datensignal RxData und das einen logischen Wert "0" aufweisende Zellenanfangssignal RxSoc gesteuert. Im weiteren hat sich keine Änderung bzgl. der eine Taktperiode Fx zuvor anliegenden Signalverläufe ergeben, wobei gemäß den vorhergehenden Ausführungen mit Hilfe des ersten und zweiten Adresssignales RxDatal+2 sowie des verzögerten, ersten und zweiten Adresssignales dAdrl+2 abwechselnd die Adresse der ersten bzw. zweiten physikalischen Schicht PL1,PL2 und die Füll-Bitfolge F übertragen wird. Dieses in der Fachwelt unter dem Begriff "Polling" bekannte, abwechselnde Abfragen der ersten bzw. zweiten physikalischen Schicht PL1,PL2 auf die Bereitschaft zur Datenübertragung wird durch das erfindungsgemäße Verfahren standardgemäß realisiert .
Des weiteren wird in Figur 4 das in den folgenden Taktperioden Fx, insbesondere zu den Zeitpunkten der neunten bis zwölften positiven Taktflanke F9-F12, das vorgesetzte
"Polling" der unterschiedlichen physikalischen Schichten PL1,PL2 dargestellt und die Signalverläufe der bei der Übertragung weiterer Datenwörter DW, insbesondere des dritten bis sechsten Datenwortes DW3-DW6, auftretenden Signalkonstella- tionen gezeigt. Hierzu sind keine weiteren Erläuterungen erforderlich, da sich die Signalverläufe in Analogie zu den Signalverläufen in den zuvor beschriebenen Taktperioden Fx ändern.
Figur 2 und Figur 4 zeigen beispielsweise den Signalfluß für eine von einer Vielzahl in der Praxis möglichen Schnittstel- lensignalisierung, d.h. durch das erfindungsgemäße Verfahren sind alle in der Praxis auftretenden Signalisierungsszenarien auch abgedeckt.
Die Anwendung des erfindungsgemäßen Verfahrens ist nicht auf eine ATM-Kommunikationseinrichtung ATM-KE bzw. auf die standardisierte UTOPIA-Schnittstelle bzw. "Multiphysical" -UTOPIA- Schnittstelle beschränkt, sondern kann durchaus für die Rea- lisierung von geeigneten asynchronen Schnittstellen, bei denen eine zeitkritische Steuerung der Daten an eine taktgesteuerte Schnittstelle vorgesehen ist, beispielsweise die modifizierte UTOPIA 4 (IP-Pakete) oder PCI-Schnittstellen eingesetzt werden.

Claims

Patentansprüche
1. Verfahren zur zeitkritischen Steuerung von Daten (DW) an eine taktgesteuerte Schnittstelle mit asynchroner Datenübertragung,
- bei der parallel Daten (DW) zwischen einer physikalischen (PL) und einer weiteren Schicht (ATM-L) gemäß einem standardisierten Schichtenmodell und ein von der physikalischen Schicht (PL) erzeugtes, eine Datenübertragungsanforderung anzeigendes oder nicht anzeigendes Bereitschaftssignal (RxCIav) sowie ein von der weiteren Schicht (ATM-L) zur Steuerung der Datenübertragung erzeugtes Freigabe- Sperrsignal (RxEnb) übertragen werden, und - bei der eine Reaktion auf eine Änderung des Freigabe- Sperrsignals (RxEnb) oder des Bereitsschaftssignals (RxCIav) innerhalb zumindest einer Taktperiode (Fx) erfolgt, d a d u r c h g e k e n n z e i c h n e t, - daß das Freigabe-Sperrsignal (RxEnb) um eine Taktperiode (Fx) verzögert der physikalischen Schicht (PL) angezeigt wird, und daß die parallel zu übertragenden Daten (DW) a priori an die taktgesteuerte Schnittstelle von der physikalischen Schicht (PL) gesteuert werden, - daß durch eine logische Verknüpfung (AG) des verzögerten
Freigabe-Sperrsignals (dEnb) und des von der physikalischen Schicht (PL) erzeugten Bereitschaftssignals (RxCIav) ein Nachladesignal (dEnb&Clav) zur zeit- u. taktgerechten Steuerung der Daten (DW) an die Schnittstelle erzeugt wird.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß bei einem eine Datenübertragung anzeigenden Nachladesignal (dEnb&Clav) weitere Daten (DW2) an die Schnittstelle ge- steuert werden, daß bei einem keine Datenübertragung anzeigenden Nachladesignal (dEnb&Clav) die aktuell anliegenden Daten (DWl) und kei- ne weiteren Daten (DW2) an die Schnittstelle gesteuert werden.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die logische Verknüpfung (AG) des verzögerten Freigabe- Sperrsignals (dEnb) und des von der physikalischen Schicht (PL) erzeugten Bereitschaftssignals (RxCIav) durch eine logische UND-Verknüpfung (AG) erfolgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß zu übertragende Daten (DW) a priori an die taktgesteuerte Schnittstelle von der physikalischen Schicht (PL) gesteuert werden, ohne daß durch die weitere Schicht (ATM-L) mit Hilfe des Freigabe-Sperrsignals (RxEnb) eine Datenübertragungsfreigabe der physikalischen Schicht (PL) angezeigt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß die taktgesteuerten Schnittstelle als UTOPIA- Schnittstelle zwischen der physikalischen Schicht (PL) und • der ATM-Schicht (ATM-L) einer ATM-Kommunikationseinrichtung realisiert (ATM-KE) ist.
6. Schaltungsanordnung zur zeitkritischen Steuerung von Daten (DW) an eine taktgesteuerte Schnittstelle mit asynchroner Datenübertragung, wobei in einer physikalischen Schicht (PL) eine erste Steuereinheit und in einer weiteren Schicht (ATM- L) eine zweite Steuereinheit vorgesehen ist,
- mit Mitteln zum parallelen Übertragen von Daten (DW) von der physikalischen (PL) zur weiteren Schicht (ATM-L) und zum Übertragen eines von der physikalischen Schicht (PL) erzeugten, eine Datenübertragungsanforderung anzeigenden oder nicht anzeigenden Bereitschaftssignals (RxCIav) sowie eines von der weiteren Schicht (ATM-L) erzeugten Freigabe- Sperrsignals (RxEnb) , und - mit Reaktionsmitteln um auf eine Änderung des Freigabe- Sperrsignals (RxEnb) oder des Bereitsschaftssignals (RxCIav) innerhalb zumindest einer Taktperiode (Fx) zu reagieren, d a d u r c h g e k e n n z e i c h n e t,
- daß Verzögerungsmittel (D-FF) zum Verzögern des Freigabe- Sperrsignals (RxEnb) für die Länge einer Taktperiode (Fx) und zur Weitergabe des verzögerten Freigabe-Sperrsignals (dEnb) an die physikalische Schicht (PL) vorgesehen sind, - daß logische Verknüpfungsmittel (AG) zum logischen Verknüpfen des verzögerten Freigabe-Sperrsignals (dEnb) und des von der physikalischen Schicht (PL) erzeugten Bereitsschaftssignals (RxCIav) zu einem Nachladesignal (dEnb&Clav) verknüpft wird und zur Weitergabe des Nachladesignals (dEnb&Clav) zur physikalischen Schicht (PL) vorgesehen sind.
7. Schaltungsanordnung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, daß Tristate-Treibermittel (T) zum Durchschalten der zu übertragenden Daten (DWx) von der physikalischen (PL) zur weiteren Schicht (ATM-L) vorgesehen sind, wobei die Tristate- Treibermittel (T) durch das verzögerte Freigabe-Sperrsignal (dEnb) gesteuert werden.
8. Schaltungsanordnung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, daß die logischen Verknüpfungsmittel (AG) durch ein UND- Gatter realisiert sind, wobei an einen Eingang (i2) das ver- zögerte Freigabe-Sperrsignal (dEnb) sowie zu einem weiteren
Eingang (il) das Bereitschaftssignal (RxCIav) geführt ist und an dessen Ausgang (e) das Nachladesignal (dEnb&Clav) zum Weiterleiten an die physikalische Schicht (PL) vorliegt.
9. Verfahren zur zeitkritischen Steuerung von Daten (DW) an eine taktgesteuerte Schnittstelle (MPh-Utopia) mit asynchroner Datenübertragung, - bei der parallel Daten (DW) zwischen zumindest einer physikalischen (PL1,PL2) und einer weiteren Schicht (ATM-L) gemäß einem standardisierten Schichtenmodell und zumindest ein von jeweils einer physikalischen Schicht (PLl) erzeug- tes, eine Datenübertragungsanforderung anzeigendes oder nicht anzeigendes Bereitschaftssignal (RxCIav) und ein von der weiteren Schicht (ATM-L) zur Steuerung der Datenübertragung erzeugtes Freigabe-Sperrsignal (RxEnb) sowie mehrere von der weiteren Schicht (ATM-L) zur Adressierung der jeweiligen physikalischen Schicht erzeugte Adresssignale (RxAdrl, RxAdr2) übertragen werden, und
- bei der eine Reaktion auf eine Änderung des Freigabe- Sperrsignals (RxEnb) innerhalb zumindest einer Taktperiode (Fx) erfolgt, d a d u r c h g e k e n n z e i c h n e t,
- daß das Freigabe-Sperrsignal (RxEnb) um zumindest eine Taktperiode (Fx) verzögert der physikalischen Schicht (PL1,PL2) angezeigt wird,
- daß die Adresssignale (RxAdrl, RxAdr2) um zumindest eine Taktperiode (Fx) verzögert werden und anhand der verzögerten Adresssignale (dAdrl, dAdr2) das der weiteren Schicht (ATM-L) aktuell anzuzeigende Bereitschaftssignal (RxClavl, RxClav2) ausgewählt und an die taktgesteuerte Schnittstelle (MPh-Utopia) gesteuert wird, - daß die parallel zu übertragenden Daten (DW) von der jewei- len physikalischen Schicht (PL1,PL2) a priori und abhängig von den Adresssignalen (RxAdrl, RxAdr2) und dem Freigabe- Sperrsignal (RxEnb) an die taktgesteuerte Schnittstelle (MPh-Utopia) gesteuert und unmittelbar abgetastet werden, und
- daß durch jeweils logische Verknüpfungen (DE1,DE2) des verzögerten Freigabe-Sperrsignals (dEnb) und der verzögerten und decodierten Adresssignale (dAdrl, dAdr2) für jeweils eine physikalische Schicht (PL1,PL2) zumindest ein erstes und ein zweites Nachladesignal (NS1,NS2) zur zeit- u. taktgerechten Steuerung der Daten (DW) an die Schnittstelle (MPh- Utopia) erzeugt werden.
10. Verfahren nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß bei einem eine Datenübertragung anzeigenden ersten Nach- ladesignal (NS1) zuvor gespeicherte Daten (DWl) an die Schnittstelle (MPh-Utopia) gesteuert werden, daß bei einem eine Datenübertragung anzeigenden zweiten Nachladesignal (NS2) weitere Daten (DW2-DW6) an die Schnittstelle (MPh-Utopia) gesteuert werden, daß bei einem keine Datenübertragung anzeigenden ersten oder zweiten Nachladesignal (NS1,NS2) die aktuell anliegenden Daten (DW1,DW2) und keine weiteren Daten (DW3-DW6) an die Schnittstelle (MPh-Utopia) gesteuert werden, daß entweder mit Hilfe des ersten oder mit Hilfe des zweiten Nachladesignals (NS1,NS2) Daten an die Schnittstelle (MPh- Utopia) gesteuert werden.
11. Verfahren nach Anspruch 9 oder 10, d a d u r c h g e k e n n z e i c h n e t, daß die logischen Verknüpfungen des verzögerten Freigabe- Sperrsignals (dEnb) und der verzögerten Adresssignale (dAdrl, dAdr2) für jeweils eine physikalische Schicht (PL1,PL2) mit Hilfe einer Decodiereinheit (DE1,DE2) durchgeführt wird.
12. Verfahren nach einem der Ansprüche 9 bis 11, d a d u r c h g e k e n n z e i c h n e t, daß zu übertragende Daten (DW) der anhand der Adresssignale (RxAdrl, RxAdr2) ausgewählten physikalischen Schicht (PL1,PL2) a priori an die taktgesteuerte Schnittstelle (Mph-Utopia) von der jeweiligen physikalischen Schicht (PL1,PL2) gesteuert werden, ohne daß durch die weitere Schicht (ATM-L) mit Hilfe des Freigabe-Sperrsignals (RxEnb) eine Datenübertragungsfreigabe für die jeweilige physikalische Schicht (PL1,PL2) anhand der von der weiteren Schicht (ATM-L) zur Adressierung der jeweiligen physikalischen Schicht (PL1,PL2) erzeugten Adresssignale (RxAdrl, RxAdr2) angezeigt wird.
13. Verfahren nach einem der Ansprüche 9 bis 12, d a d u r c h g e k e n n z e i c h n e t, daß an der taktgesteuerten Schnittstelle (MPh-Utopia) eine Re- aktion auf eine Änderung des zumindest einen Bereitsschaftssignals (RxClavl, RxClav2) erfolgt.
14. Schaltungsanordnung zur zeitkritischen Steuerung von Daten (DW) an eine taktgesteuerte Schnittstelle (MPh-Utopia) mit asynchroner Datenübertragung, wobei in zumindest einer physikalischen Schicht (PL1,PL2) zumindest eine erste Steuereinheit und in einer weiteren Schicht (ATM-L) eine zweite Steuereinheit vorgesehen ist,
- mit Mitteln zum parallelen Übertragen von Daten (DW) von zumindest einer der physikalischen (PL1,PL2) zur weiteren
Schicht (ATM-L) und zum Übertragen eines von jeweils einer physikalischen Schicht (PL1,PL2) erzeugten, eine Datenübertragungsanforderung anzeigenden oder nicht anzeigenden Bereitschaftssignals (RxCIav) und eines von der weiteren Schicht (ATM-L) erzeugten Freigabe-Sperrsignals (RxEnb) sowie mehrerer von der weiteren Schicht zur Adressierung der jeweiligen Schicht erzeugten Adresssignale (RxAdrl, RxAdr2) , und
- mit Reaktionsmitteln um auf eine Änderung des Freigabe- Sperrsignals (RxEnb) oder zumindest eines Bereitsschaftssignals (RxClavl, RxClav2) innerhalb zumindest einer Taktperiode (Fx) zu reagieren, d a d u r c h g e k e n n z e i c h n e t,
- daß erste Verzögerungsmittel (D-FFl) zum Verzögern des Freigabe-Sperrsignals (RxEnb) für zumindest die Länge einer Taktperiode (Fx) und zur Weitergabe des verzögerten Freigabe-Sperrsignals (dEnb) an die physikalische Schicht (PL1,PL2) vorgesehen sind,
- daß zweite Verzögerungsmittel (D-FF10, D-FFll) zum Verzögern der Adresssignale (RxAdrl, RxAdr2) für zumindest die Länge einer Taktperiode (Fx) sowie zur Weitergabe der verzögerten Adresssignale (dAdrl, dAdr2) an die physikalische Schicht (PL1,PL2)) und Dekodiermittel (DEl) zum Dekodieren der Adresssignale (dAdrl, dAdr2) vorgesehen sind, - daß logische Verknüpfungsmittel (DE2) zum logischen Ver¬ knüpfen jeweils des verzögerten Freigabe-Sperrsignals (dEnb) und der verzögerten und decodierten Adresssignale
(dAdrl, dAdr2) zu jeweils einem ersten und zweiten Nachlade¬ signal (NS1,NS2) für jeweils eine physikalische Schicht (PL1,PL2) verknüpft werden und zur Weitergabe des ersten und zweiten Nachladesignals (NS1,NS2) zur jeweiligen physi- kaiischen Schicht (PL1,PL2) vorgesehen sind.
15. Schaltungsanordnung nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t, daß zumindest erste und zweite Tristate-Treibermittel (T2,T3, T5, T6,T7, T8) zum Durchschalten der zu übertragenden Daten (DW) von jeweils einer der physikalischen Schichten (PL1,PL2) zur weiteren Schicht (ATM-L) vorgesehen sind, wobei die ersten Tristate-Treibermittel (T2,T3) durch das verzögerte Freigabe-Sperrsignal (dEnb) und die zweiten Tristate- Treibermittel (T5, T6, T7, T8) durch das erste und/oder das zweite Nachladesignal (NS1,NS2) gesteuert werden.
16. Schaltungsanordnung nach Anspruch 6 oder 14, d a d u r c h g e k e n n z e i c h n e t, daß die Verzögerungsmitteln (D-FF, D-FFl-D-FFll) durch mindestens ein D-Flip-Flop realisiert sind.
17. Schaltungsanordnung nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t, daß die logischen Verknüpfungsmittel (DE2) durch eine Multi- plexereinheit und eine Dekodiereinheit realisiert sind.
18. Schaltungsanordnung nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t, daß die taktgesteuerten Schnittstelle (MPh-Utopia) als
UTOPIA-MPHY-Schnittstelle zwischen mehreren physikalischen Schichten (PL1,PL2) und der ATM-Schicht (ATM-L) einer ATM- Kom unikationseinrichtung (ATM-KE) realisiert ist.
Bezugszeichenliste
A erste Schnittstelle in Fig. 3,4
AG logisches Verknüpfungsmittel
ATM-KE ATM-Kommunikationseinrichtung
ATM-L ATM-Schicht
B zweite Schnittstelle in Fig. 3,4 C dritte Schnittstelle in Fig. 3,4 dAdrl verzögertes erstes Adresssignal dAdr2 verzögertes zweites Adresssignal dClavl verzögertes erstes Bereitschaftssignal ddEnb zweifach verzögertes Freigabe-Sperrsignal de, e Verzögerungsmittelausgang
DEl, DE2 erste/zweite Dekodiereinheit dEnb verzögertes Freigabe-Sperrsignal dEnb&Clav Nachladesignal
D-FF - D-FFll Verzögerungsmittel di,i Verzögerungsmitteleingang
DW,DW1,DW2... Datenwörter
DZ Datenzellen e, el, e2, e3, e4 Ausgänge
F Füllbitfolge Fl - F12 Taktflanken
Fx Taktperiode
GLE Glue-Logic-Einheit
I Inverter i, il, i2, i3, i4 Eingänge il erster Eingang des AG i2 zweiter Eingang des AG
IdEnb logisch verzögertes Freigabe-Sperrsignal
MPh-Utopia "Multiphysical" -Utopia-Schnittstelle
NS,NS1-NS4 Nachladesignale PDR Pull-Down-Widerstand
PL physikalische Schicht
PLl erste physikalische Schicht PL2 zweite physikalische Schicht
RxAdrl erstes Adresssignal RxAdrl-L erste Adresssignalleitung RxAdr2 zweites Adresssignal RxAdr2-L zweite Adresssignalleitung RxCIav Bereitschaftssignal RxClavl/2 erstes/zweites Bereitschaffssignal RxClav-L Bereitschaftssignalleitung RxClk Taktsignal RxClk-L Taktsignalleitung RxData Datensignal RxDatal/2 erstes/zweites Datensignal RxData-L Datensignalleitung RxEnb Freigäbe-Sperrsignal RxEnb-L Freigabe-Sperrsignalleitung RxSoc Zellenanfangssignal RxSocl/2 erstes/zweites Zellenanfangssignal RxSoc-L Zellenanfangssignalleitung Sl erste Schnittstelle in Fig. 1,2 S2 zweite Schnittstelle in Fig. 1,2 si Steuereingang der Verzögerungsmittel
SL1,S12 erste/zweite Steuerleitung T, Tl - T8 Tristate-Treiberbausteine UE,UE1,UE2 Übertragungseinheiten ULI Utopia-Level-1-SchnittStelleneinheit UPS "Upstream" -Richtung
Utopia Utopia Schnittstelle ZE Zugriffseinheit
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