EP1382061A2 - Procede de fabrication d'un dispositif a semi-conducteur et utilisation d'une installation a faisceau ionique pour la mise en oeuvre dudit procede - Google Patents

Procede de fabrication d'un dispositif a semi-conducteur et utilisation d'une installation a faisceau ionique pour la mise en oeuvre dudit procede

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EP1382061A2
EP1382061A2 EP02757724A EP02757724A EP1382061A2 EP 1382061 A2 EP1382061 A2 EP 1382061A2 EP 02757724 A EP02757724 A EP 02757724A EP 02757724 A EP02757724 A EP 02757724A EP 1382061 A2 EP1382061 A2 EP 1382061A2
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EP
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ion beam
layer
liner
capacitor
semiconductor arrangement
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Withdrawn
Application number
EP02757724A
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German (de)
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Inventor
Bernd Goebel
Peter Moll
Martin Gutsche
Harald Seidl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385Making a connection between the transistor and the capacitor, e.g. buried strap
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Abstract

Le procédé lithographique destiné à éliminer une couche masque mince, en particulier une couche de Si3N4 sur un côté d'un évidement ménagé dans un dispositif à semi-conducteur, est un procédé connu. Selon la présente invention, un faisceau ionique est orienté de manière inclinée à un certain angle vers l'évidement, ce qui permet l'élimination de la couche masque mince dans les zones exposées au faisceau.
EP02757724A 2001-03-30 2002-03-25 Procede de fabrication d'un dispositif a semi-conducteur et utilisation d'une installation a faisceau ionique pour la mise en oeuvre dudit procede Withdrawn EP1382061A2 (fr)

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Inventor name: GOEBEL, BERND

Inventor name: GUTSCHE, MARTIN

Inventor name: MOLL, PETER

Inventor name: SEIDL, HARALD

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