JPH03245527A - 微細加工方法 - Google Patents

微細加工方法

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JPH03245527A
JPH03245527A JP2042857A JP4285790A JPH03245527A JP H03245527 A JPH03245527 A JP H03245527A JP 2042857 A JP2042857 A JP 2042857A JP 4285790 A JP4285790 A JP 4285790A JP H03245527 A JPH03245527 A JP H03245527A
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JP
Japan
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resist pattern
film
etching
opening
substrate
Prior art date
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Pending
Application number
JP2042857A
Other languages
English (en)
Inventor
Yoshikazu Nakagawa
義和 中川
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
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Priority to DE69118945T priority patent/DE69118945T2/de
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

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  • Junction Field-Effect Transistors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｌｌ上上皇上１上 ！発明は、微細加工方法に関するものである。
更に詳しくは、例えば半導体素子を製造する際の微細加
工方法に関するものである。
従】８１改盗− マイクロ波帯等で用いられる半導体素子（ＭＥＳＦＥＴ
、　ＨＥＭＴ等）を製造する際には、例えばゲート件部
工程において０．５μｍ以下の微細な溝を基板に形成し
なければならない。
しかし、０．５μｍ以下の微細な溝を形成するためには
、パターン幅が０．５μｍ以下の微細なレジストパター
ンを形成する必要がある。通常の光露光法では用いられ
る光の波長による限界があるため、このように微細なレ
ジストパターンを形成するのは困難である。
そこで、従来より電子ビーム露光法、フォーカスイオン
ビーム法等が用いられている。
が　　しよ゛とする これらの方法によれば、露光に非常に時間がかかるため
、生産性に劣るという問題がある。
本発明はこのような問題を解決し、微細な溝を容易に形
成することができる微細加工方法を提供することを目的
とする。
るための 上記目的を達成するため、本発明の微細加工方法は、基
板上に所定の開口を有するレジストパターンを形成し、
該レジストパターン上に斜方蒸着を行なうことによって
前記開口から露出している基板の一部に蒸着膜を形成し
、該蒸着膜をマスクとしてエツチングを行なう構成とな
ってる。
作ニー月− このような構成によれば、斜方蒸着を行なう際に例えば
レジストパターンに対する蒸着の角度やレジストパター
ンの膜厚等を選択することによって、レジストパターン
の開口から露出している基板への蒸着をレジストパター
ンで部分的に遮蔽することができる。その結果、レジス
トパターンの開口から露出している基板上には、蒸着膜
が形成されている部分と形成されていない部分とができ
るため、エツチングを行なえば蒸着膜が形成されていな
い部分についてのみ溝が形成される。
芙」【例− 以下、本発明の実施例を図面を参照しつつ説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例を示す工程図
であり、各工程における構造を断面的に示している。
先ず、工程（８）において、ＧａＡｓ基板（１）上に５
ｉＯＮ層（２）及びＳｉＮ層（３）を順次積層する（第
１図（ａ））　。
工程（ｂ）において、ＳｉＮ層（３）上に所定の開口（
５）を有するレジストパターン（４）を形成する（第１
図（ｂ））。レジストパターン（４）の形成は、通常行
なわれている光露光法により行なう。開口（５）はどの
ような大きさ（例えば０．５μｍ以上）であってもよく
特に制限されないので、光露光法に限らず他の方法によ
ってレジストパターンを形成してもよい。
工程（Ｃ）において、レジストパターン（４）上にＴｉ
の斜方蒸着を行なうことによって、レジストパターン（
４）だけでなく開口（５）から露出しているＳｉＮ層（
３）の一部にもＴｉの蒸着膜（Ｔｉ膜（６））を形成す
る（第１図（Ｃ））。本実施例では開国中、向かって左
上方から蒸着を行なっているため、左側のレジストパタ
ーン（４）によって開口（５）から露出しているＳｉＮ
層（３）が部分的に蒸着から遮蔽される。その結果、Ｓ
ｉＮ膜（３）の表面は左側のレジストパターン（４）の
開口（５）側端部から一定の範囲だけレジストパターン
（４）及びＴｉ膜（６）で被覆されずに残る。このよう
にＴｉ膜（６）等で被覆されずに残る範囲は、斜方蒸着
を行なう角度、レジストパターン（４）の膜厚等によっ
て変化する。例えば、開口（５）の大きさがレジストパ
ターン（４）の膜厚方向に同じであれば、斜方蒸着の方
向がＳｉＮ層（３）に対して垂直方向に近づくほど、ま
たレジストパターン（４）の膜厚が薄いほど前記範囲は
狭くなる。
工程（ｄ）において、Ｔｉ膜（６）をマスクとしてエツ
チングを行なう（第１図（ｄ））。エツチングは、フッ
素系のガス（ＣＦ４．　ＣｔｌＦ３．　ＳＦａ等）を用
いた反応性イオンエツチング（ＲＩＥ）により行なう。
このエツチングにおいては、Ｔｉ膜（６）とレジストパ
ターン（４）とＳｉＮ層（３）とはそれぞれエツチング
速度比が異なる。即ち、Ｔｉ膜（６）及びレジストパタ
ーン（４）はＳｉＮ層（３）に比べて殆どエツチングさ
れない。そして、ＳｉＮ膜（３）には前述のＴｉ膜（６
）等で被覆されずに残る範囲とほぼ等しい大きさの溝（
７）が形成される。
尚、５ｉＯＮ層（２）についてもエツチングは進行する
が、後述する工程（ｅ）においてエツチングが行なわれ
るため多少のエツチングは支障とはならない。
工程（ｅ）において、フッ酸を用いたエツチングによ、
すＴｉ膜（６）を除去する（第１図（ｅ））。このエツ
チングにおいては、Ｔｉ膜（６）とＳｉＮ層（３）と５
ｉＯＮ層（２）とはそれぞれエツチング速度比が異なる
。即ち、ＳｉＮ層（３）はＴｉ膜（６）や５ｉＯＮ層（
２）に比べて殆どエツチングされない。従って、溝（７
）の大きさは殆ど変化しない。尚、本実施例では溝（７
）をゲートの形成に適用することができるように、５ｉ
ＯＮ層（２）のサイドエツチングを行なっている。
工程（ｆ）において、レジストパターン（４）を通常の
方法により除去して（第１図（ｆ））、ＧａＡｓ基板（
１）を露出させる微細な溝（７）の形成が終了する。
このようにして形成された溝（７）を介して、ＧａＡｓ
基板（１）に様々な微細な処理を施すことができる。
例えば、溝（７）を介してＧａＡｓ基板（１）に対して
垂直にゲート金属を蒸着すると、従来の光露光法により
形成されたゲート電極よりも極めて微細なゲート電極を
ＧａＡｓ基板（１）上に形成することができる。
また、溝（７）をマスクとしてＧａＡｓ基板（１）の微
細な領域にイオン注入を行なうこともできる。
刀１ｂ工処玉− 以上説明した通り、本発明の微細加工方法によれば、前
記開口から露出している基板上の一部分を斜方蒸着によ
る蒸着膜で被覆する。そして、基板上に形成されるレジ
ストパターンの開口が光露光法によって形成される程度
の大きさのものであっても、前記開口を被覆する蒸着膜
をマスクとしてエツチングを行なうため微細な溝を容易
に形成することができる。
本発明の方法では、従来の光露光方法や斜方蒸着等に用
いられている装置を用いることができ、比較的簡便に短
時間で微細な溝を形成することができる。その結果、前
記半導体素子のゲート等の形成が容易になるため生産性
が向上し、安価な半導体素子を大量に生産しつるという
効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す工程図である。 （１）・・・ＧａＡｓ基板、　　（２）−３ｉＯＮ層、
　　（３）−３ｉＮ層。 （４）・・・レジストパターン、（５）・・・開口。 （６）・・・Ｔｉ膜、（７）・・・溝。 ヌ 図 手続補正書

Claims (1)

    【特許請求の範囲】
  1. （１）基板上に所定の開口を有するレジストパターンを
    形成し、該レジストパターン上に斜方蒸着を行なうこと
    によって前記開口から露出している基板の一部に蒸着膜
    を形成し、該蒸着膜をマスクとしてエッチングを行なう
    ことを特徴とする微細加工方法。
JP2042857A 1990-02-23 1990-02-23 微細加工方法 Pending JPH03245527A (ja)

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US07/645,215 US5126288A (en) 1990-02-23 1991-01-24 Fine processing method using oblique metal deposition
EP91101232A EP0443348B1 (en) 1990-02-23 1991-01-30 Fine processing method using oblique metal deposition
DE69118945T DE69118945T2 (de) 1990-02-23 1991-01-30 Verarbeitungsmethode mit einer Metall-Schiefablagerung

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