EP1636846A1 - Integrierte schaltungsanordnung mit npn- und pnp-bipolartransistoren sowie herstellungsverfahren - Google Patents

Integrierte schaltungsanordnung mit npn- und pnp-bipolartransistoren sowie herstellungsverfahren

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Publication number
EP1636846A1
EP1636846A1 EP04735578A EP04735578A EP1636846A1 EP 1636846 A1 EP1636846 A1 EP 1636846A1 EP 04735578 A EP04735578 A EP 04735578A EP 04735578 A EP04735578 A EP 04735578A EP 1636846 A1 EP1636846 A1 EP 1636846A1
Authority
EP
European Patent Office
Prior art keywords
region
emitter
connection
recess
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04735578A
Other languages
English (en)
French (fr)
Inventor
Thomas BÖTTNER
Stefan Drexl
Thomas Huttner
Martin Seck
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1636846A1 publication Critical patent/EP1636846A1/de
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/67—Complementary BJTs
    • H10D84/673—Vertical complementary BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
    • H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
    • H10D84/0121—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs the complementary BJTs being vertical BJTs
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the invention relates to an integrated circuit arrangement which contains at least one npn bipolar transistor and a pnp bipolar transistor.
  • the npn bipolar transistor contains one another in the following order: an n-doped collector region, which is also referred to below as an edge region,
  • the pnp bipolar transistor contains one another in the following order:
  • a p-doped collector region which is also referred to below as an edge region
  • an n-doped base region and a p-doped emitter region, which is also referred to as an edge region.
  • the emitter regions are usually doped higher than the collector regions.
  • the dopant concentration of the base region is usually between the dopant concentration of the emitter region and the dopant concentration of the collector region.
  • the integrated circuit arrangement also contains an electrically insulating insulating layer which contains a cutout in the region of the pnp bipolar transistor.
  • the base region of the pnp bipolar transistor is arranged under the cutout in the region of the pnp transistor.
  • Electrically conductive material is arranged in the recess, which is electrically conductively connected to the emitter region of the pnp transistor or which even adjoins the one emitter region.
  • In the electrically insulating layer there is also in the area of the npn transistor a further recess at which the basa area of the npn transistor is arranged.
  • edge regions and the base region of a transistor are arranged on emkrastallanem semiconductor material.
  • a single-crystal layer was produced in the further cutout, in order, for example, to improve the electrical properties of the transistor, for example the so-called transit frequency, by using two adjoining ecrystalline layers with different basic material.
  • Transistors are known, for example, from German patent DE 199 58 062 C2, an additional silicidation being carried out there, but this can also be omitted.
  • a manufacturing process is also to be specified
  • the invention is based on the consideration that, in the method used hitherto, the entire production is carried out optimally neither with regard to the npn bipolar transistor nor with regard to the pnp transistor.
  • the electrical properties of the npn bipolar transistor and the pnp bipolar transistor are reduced. For example, when structuring a polyknstalline silicon layer arranged on the insulating layer in the area of the npn transistor, it cannot be overstated in order to achieve steep flanks, which can be of great importance for the reproducibility of the transistor properties.
  • a strong Uberat tongue is, for example, an overstatement by more than 50 percent or by more than 100 percent.
  • a 100% overdraft means a doubling of the etching time, which is necessary for etching the 200 nm.
  • the base connection region of the pnp transistor arranged next to the emitter is partially removed in the region of the pnp transistor, as is the case with the method according to patent specification DE 199 58 062 C2.
  • the invention is also based on the consideration that the simultaneous use of layers for the construction of the pnp transistor and the npn transistor should also be retained in the integrated circuit arrangement according to the invention.
  • the insulating layer is therefore used further on the emitter region or on the emitter connection region of the pnp transistor than previously, so that the cutout adjoins the connection region of the emitter of the pnp transistor and thus the width of the electrical contact between the emitter and emitter connection region and indirectly also specifies the width of the emitter region.
  • the electrically conductive material is structured in such a way that, after the structuring, electrically conductive material of the connection region also adjoins the insulating layer outside the cutout.
  • the insulating layer serves as an etch stop layer and not the sensitive partial area of the base connection area, which is located next to the emitter area.
  • the cutout in the area of the pnp transistor also borders on the emitter area. This is achieved in that after the introduction of the electrically conductive material, dopers made of this material diffuse into the material lying under the recess and form the emitter region there.
  • the electrically conductive material completely fills the recess, so that no other material and no empty spaces are present in the recess.
  • the electrically insulating layer is a flat layer which is arranged on a flat substrate.
  • the flat substrate contains, for example, a main substrate area and an epitaxial layer of uniform thickness arranged thereon.
  • a low-crystal layer is arranged in the further cutout, ie in the cutout of the npn transistor, which contains a different base material than the edge region of the npn transistor which is not arranged in the cutout.
  • the low-crystal layer preferably contains silicon germanium or silicon germanium carbon as the base material.
  • the e ⁇ nkr ⁇ stalle material not arranged in the recess of the npn transistor preferably contains silicon as the base material.
  • the electrically conductive material is strongly p-doped semiconductor material, in particular polycrystalline semiconductor material, for example polycrystalline silicon.
  • This material offers the possibility of diffusing me crystal-clear material the emitter area of the to generate pnp bipolar transistor.
  • outdiffusion provides connection areas for connecting the base area of the npn transistor with a higher doping.
  • processes are used both for producing the pnp transistor and for producing the npn transistor.
  • the electrically conductive material can be used to connect the collector region of the pnp transistor. This further simplifies production.
  • spacer elements are located on the side faces of the electrically conductive material and adjacent to the insulating layer.
  • the foot region of the spacers is on the pnp transistor on the insulating layer.
  • the spacers are preferably produced from electrically insulating material, for example from silicon dioxide or silicon nitride.
  • the spacers can taper with increasing distance from the insulating material.
  • the spacer elements are, for example, so-called single spacer elements or double spacer elements, for the production of which only one layer has been isotropically etched or for the production of which two layers have been used, of which one has been isotropically etched.
  • the spacer elements have an insulation function between the connection areas for the emitter and for the base only in the area of the npn transistor. In the area of the pnp transistor, however, the spacing elements are not disruptive, so that without additional method steps, they are also formed in the area of the pnp transistor and are left there.
  • the base region of the pnp transistor is connected via an e crystalline layer, which extends under the isolating layer to at least one base connection recess m in the isolating layer.
  • the low-crystal layer is doped higher in the area of the base connection area than in the base area in order to to reduce the level.
  • the base connection region extends to below a spacer element on the emitter connection region of the pnp transistor or even to below the emitter connection region of the npn transistor.
  • the base connection recess also contains electrically conductive material, in particular highly doped polyconducting silicon or metallic material.
  • both the base region of the pnp transistor, the collector region of the npn transistor and the emitter region of the npn transistor are connected via an n-doped semiconductor material layer. This layer is therefore used again several times and connections in transistors of both types of transistor are produced by a single structuring.
  • the edge region of the pnp transistor which is further away from the recess is formed with the aid of a doping region which has the same outline shape as the recess.
  • the cutout has been used as an implantation mask.
  • the cutout therefore has another function.
  • Such methods are also known as SIC methods (selectively implanted collector).
  • the SIC process enables a small collector area to be created without an additional mask. Due to the small collector area, the parasitic base
  • the pnp transistor is designed as a multi-emitter Transistor formed, which contains at least two recesses, on which outside the respective recess electrically conductive material of the connection area of an emitter adjoins.
  • the width of the emitter can be reduced in comparison with previous pnp transistors m circuits with npn transistors.
  • a small emitter width results in good high-frequency properties of the transistor, but reduces the maximum permissible switching current.
  • the arrangement of a plurality of emitter regions next to one another also becomes attractive, the total chip area required being small owing to the reduced emitter width. It is therefore possible to produce mult ⁇ em ⁇ tter pnp transistors with good high-frequency properties and high switchable current intensities on a small chip area.
  • the doping contained on the circuit arrangement according to the invention is of the opposite type to the types specified above. Accordingly, the base region of the pnp transistor would, for example, be arranged in a recess which is located in the insulating layer.
  • the invention relates to a method for producing an integrated circuit arrangement, in particular the circuit arrangement according to the invention or one of its developments.
  • the above-mentioned technical effects thus also apply to the method according to the invention.
  • the following steps are carried out in the method according to the invention:
  • an insulating layer on em crystal semiconductor material for example on crystal silicon, structuring the insulating layer with the creation of a recess in the area of the pnp transistor or the pnp transistor still to be produced.
  • the base region of the pnp transistor is located below the cutout or the base region is still being formed.
  • connection layer - Structuring the connection layer to produce a connection area for the emitter region of the pnp transistor in the recess and on the insulating layer outside the recess, - Generating the base region of the npn transistor of the insulating layer after structuring the connection layer.
  • connections made of metal are used to connect the base region of the pnp transistor, which penetrate the insulating layer.
  • n-doped connection areas are used which overlap the connection area for the emitter of the pnp transistor. No additional chip area is required for the overlap, since the emitter already overlaps the insulating layer by a predetermined distance.
  • FIG. 1 the preparation of a base connection area of a pnp transistor with simultaneous overetching in the area of an npn transistor
  • FIGS. 3 and 4 show an integrated circuit arrangement with a pnp transistor and an npn transistor
  • FIG. 5 shows an integrated circuit arrangement with a multi-iter pnp transistor and with an npn transistor.
  • Figure 1 shows the manufacture of an integrated circuit arrangement 8 according to the German patent DE 19958062 C2.
  • the integrated circuit arrangement 8 contains a p-doped substrate made of silicon, not shown.
  • the dopant concentration in the doping region 12 is, for example, 10 ⁇ s of dopant atoms per cubic centimeter, so that the doping region 12 is suitable for forming a base region of the pnp transistor.
  • Below the doping region 12 there is a doping region 14, to which an eme p doping of, for example, 10 17 doping atoms per cubic centimeter has been generated.
  • a doping region 16 which is n-doped and has, for example, the basic doping of the n-epitaxy of 10 16 doping atoms per cubic centimeter in this production stage.
  • the doping region 16 is later doped even higher than the collector region of the npn transistor.
  • the n-epitaxial layer 10 there is an insulating layer 18, which for example has a thickness of 100 nm and consists of silicon dioxide.
  • the insulating layer 18 is recessed over a large area, so that it is not shown in FIG. 1.
  • the insulating layer 18 is present and is still unstructured.
  • a heavily p-doped polyconductive silicon layer 20 was deposited over the entire area, which is referred to below as the polysilicon layer 20.
  • the number of doping atoms is 10 20 doping atoms per cubic centimeter. The is in the area of the pnp transistor
  • Polysilicon layer 20 due to the lack of insulating layer 18 on the doping region 12. In the area of the npn In contrast, the transistor, the polysilicon layer 20 lies on the insulating layer 18.
  • An insulating cover layer 22 was applied over the entire surface above the polysilicon layer 20. Thereafter, photoresist 24 was applied to the cover layer 22, exposed and developed, so that the regions of the photoresist 24 shown in FIG. 1 are left standing, i.e. above an emitter connection area of the pnp transistor and above a base connection area of the npn transistor.
  • etching is then carried out for structuring the cover layer 22 and for structuring the underlying polysilicon layer 20, for example with the aid of reactive ion etching, see arrows 26 and 28.
  • the reactive ion etching see arrows 26 and 28.
  • Ion etching is carried out selectively to the insulating layer 18 when the polysilicon layer 20 is etched.
  • a strong over-etching would be necessary. Due to the strong overetching during the etching of the polysilicon layer 20, the doping region 12 was severed in the region of the pnp transistor. For this reason, it is only possible to make a slight overstatement, the doping region 12 being etched on and thus reducing its original thickness D1 by a thickness D2.
  • the selectivity in the region of the pnp transistor when the polysilicon layer 20 is etched is considerably less than the selectivity in the region of the npn transistor, where the insulating layer 18 made of silicon dioxide lies under the polysilicon layer 20, due to the silicon lying under the polysilicon layer 20.
  • FIG. 2 shows an integrated circuit arrangement 100, in the manufacture of which the problems explained with reference to FIG. 1 no longer occur.
  • the integrated circuit arrangement contains a pnp transistor 102 shown in the left part of FIG. 2 and an npn transistor 104 shown in the right teal of FIG. 2.
  • Be ⁇ de trans ⁇ stors 102 and 104 are vertical transistors in which the active emitter region, the base region and the active collector region are arranged vertically when the substrate surface carrying the transistor lies horizontally, ie the active regions are lined up in the normal direction of a main surface of the substrate, with a main surface including a surface a considerably larger surface area than, for example, an edge surface of the substrate.
  • a vertical line 106 between the transistors 102 and 104 illustrates that the two transistors 102 and 104 can be arranged both next to one another and in circuit parts of the integrated circuit arrangement 100 that are spaced apart from one another. For example, several other components are located between the two transistors 102 and 104.
  • the transistor 102 Starting from a substrate 108 with increasing distance from the substrate 108, the transistor 102 contains one another in the order specified: an n-doped well 110, a p-doped buried one
  • a metallic emitter connection 124 for example made of tungsten.
  • an insulating cover layer 122 for example made of silicon dioxide, with a recess for the emitter connection.
  • An epitaxial layer 126 applied to the substrate 102 contains two isolation trenches 128, 130 that laterally isolate the transistor 102, and one isolation grille between them. ben 128 and 130 arranged isolation trench 132, which serves to isolate an n-doping region 134 for receiving the base region 116 and for connecting the base region 116 from a p-doping region 136 for connecting the buried p-collector lead 112.
  • the isolation trenches 128 to 132 extend into the collector lead 180.
  • the epitaxial layer 126 has a thickness of 300 nm, for example.
  • the collector lead 112 of the pnp transistor 102 is arranged deeper in the substrate 108 than the collector lead 180 of the npn Transistor 104.
  • the insulating layer 140 is on the insulating trenches 128 to 132, which has a thickness of 100 nm, for example, and consists of silicon oxide.
  • the insulating layer 140 contains a recess 142 for receiving the polycrystalline emitter connection region 120 and a recess 144 for receiving a heavily p-doped polycrystalline collector connection region 146, which is also covered by the insulating cover layer 122.
  • a metallic collector connection 148 leads to the collector connection region 146.
  • the insulating layer 140 also contains cutouts on both sides of the cutout 142 for metallic base connections 150, 152, which are connected to the n-doped doping region 134 via heavily n-doped connection regions 154 and 156.
  • spacers 160 to 164 are arranged on the side of the emitter connection region 120 and the collector connection region 146.
  • the spacers 160 to 164, the base connections 150, 152, the emitter connection 124 and the collector connection 128 lie in an interlayer insulating layer 170, which consists for example of silicon dioxide.
  • Further metallization layers for connecting transistor 102 are not shown in FIG. 2.
  • the doping region 172 is formed by diffusion of dopants from the collector connection region 146 into the epitaxial layer 126.
  • the npn transistor 104 contains an increasing distance from the substrate 108 in the order given: - an n-doped buried collector lead 180,
  • the transistor 104 contains two isolation trenches 192 and 194 which extend as far as the collector lead 180. Between the isolation trenches 192 and 194 there is an isolation trench 196 which isolates the collector region 182 from an n-doped doping region 198. The doping region 198 serves to connect the buried collector feed line 180.
  • the insulating layer 140 is also arranged on the insulating trench 192 to 196.
  • the insulating layer 140 has a recess 200 in the region of the npn transistor 104, in which a layer is grown which is grown by selective epitaxy and which usually consists partly of silicon germanium and partly of silicon. For example. first the silicon germanium layer and then the silicon layer is produced.
  • the recess 200 and thus the epitaxial layer contains the base region 184 and the emitter region 186.
  • the heavily doped polyk ⁇ stallmer collector connection area 204 is arranged in the insulating layer 140 in the insulating layer 140.
  • the collector connection region 204 consists of n-doped polycrystalline silicon, the dopants of which have been partially diffused into the epitaxial layer 126 and form a doping region 206 there, which adjoins the doping region 198.
  • the collector connection area 204 is connected via a metallic collector contact 208.
  • two p-doped polycrystalline regions 210 and 212 made of polycrystalline silicon are also arranged on the insulating layer 140 in the region of the npn transistor 104.
  • the low-poly regions 210 and 212 are covered by remaining regions of the cover layer 122.
  • the polycrystalline region 212 is connected via a metallic base connection 230.
  • Spacers 220 to 226 are arranged on the side surfaces of the polycrystalline areas 210, 212 and the areas of the cover layer 122 on these polycrystalline areas. On the two mutually facing side surfaces, the spacers 222 and 224 adjoin the low-poly emitter connection region 188.
  • dopants From the doped polycrystalline regions 210 and 212, dopants have penetrated into the silicon-germamum region arranged within the cutout 200 and form doping regions 232 and 234 there or continue forward.
  • FIG. 3 shows a manufacturing stage of the integrated circuit arrangement 100.
  • the n-doped buried collector lead 180 is first produced in the area of the npn transistor 104 by, for example, arsenic implantation and subsequent emd ⁇ ffus ⁇ on.
  • the well 110 was implanted, which serves to isolate transistor 102 from substrate 108.
  • the epitaxial layer 126 is then applied by full-surface epitaxy. Alternatively, the epitaxy can also be dispensed with if the regions 110 and 180 are implanted with higher energy.
  • the isolation trenches 128 to 132 and 192 to 196 are then formed in the epitaxial layer 126 with the aid of a photolithographic process, for example with the aid of reactive ion etching.
  • the isolation trenches 128 to 132 and 192 to 196 are then filled with silicon dioxide, which is then planarized.
  • LOCOS technology LOCal Oxidization of Silicon
  • the collector area 182 is defined.
  • the doping region 198 is doped.
  • This implantation is also referred to as npn collector deep implantation.
  • the buried collector lead 112, the n-doping region 134 and the connection regions 154 and 156 are then implanted with the aid of further additional masks.
  • the p-doping region 136 is generated, which is used to connect the collector region 114 of the pnp transistor.
  • the insulating layer 140 is applied.
  • a photoresist layer 250 is applied to the insulating layer 140.
  • the photoresist layer 250 is selectively exposed and developed to determine the location of the cutouts 142, 146 and 202.
  • the recesses 142, 146 and 202 are then inserted into the insulating Manhole 140 etched, be ⁇ sp ⁇ elswe ⁇ se with the help of a reactive ion etching process or wet-chemical.
  • the collector region 114 can then be implanted without the use of an additional mask
  • Recess 142 is arranged.
  • an additional mask can also be used for the implantation of the collector area 114, or the implantation of the collector area can take place earlier in the process, e.g. the photo technique can be used to implant the area 134.
  • a p-doped polycrystalline silicon layer 260 is deposited or produced by undoped deposition and subsequent doping.
  • the cover layer 122 is applied to the silicon layer 260, for example with the aid of a deposition process.
  • a photoresist layer 270 is then applied and selectively exposed. The exposed photoresist layer 270 is developed in order to define the boundaries of the polycrystalline emitter connection region 120, the polycrystalline collector connection region 146, the polycrystalline region 210 and the polycrystalline region 212.
  • the cover layer 122 and the polycrystalline silicon layer 260 are then patterned with the aid of the structured photoresist layer 270, the emitter connection region 120, the collector connection region 146, the polycrystalline region 210 and the polycrystalline region 212 being produced from the polycrystalline layer 260.
  • reactive ion etching is used.
  • the insulating layer 140 serves as an etch stop layer. For this reason, a long overdraft does not attack the n-dotalber 134.
  • the etching of the n-doping region 198 is not critical.
  • the npn transistor 104 is then completed, but no further permanent layers are applied in the region of the vertical pnp transistor 102. The following sequence in particular is generated in the region of the npn transistor 104:
  • the recess 200 by wet-chemical etching of the insulating layer 140, the epitaxial layer 184, the spacers 220 to 226, the spacers 160 to 166 also being formed,
  • the collector connection area 204 and the emitter connection area 188 made of an n-doped polyconductive silicon layer with the aid of a photolithographic method.
  • the emitter region 118, the doping region 172, the doping region 206, the doping regions 232, 234 and the emitter region 186 are generated at the latest.
  • the intermediate layer insulating layer 170 is applied, planarized and structured with the aid of a further photolithographic method.
  • the metallic contacts are inserted into the contact holes that are created.
  • further metallization layers are created.
  • FIG. 5 shows an integrated circuit arrangement 1100, in the production of which the same method steps were carried out as in the production of the circuit arrangement 100.
  • the pnp transistor 1102 corresponding to the pnp transistor 102 was implemented with two emitter regions 1118 and 1118b which are separated from one another.
  • the transistor 1102 also contains two collector connection regions 1144 and 1144b.
  • elements which have already been explained above are identified by the same reference numerals, which, however, are preceded by a "1". These elements will not be explained again. Elements in duplicate with the same structure as the elements already explained with reference to FIGS. 2 to 4 have the same reference numerals in FIG.
  • the second emitter connection area 1120b additionally to the emitter connection 1120.
  • the central base connection 1150 shown at Fagur 5 is optional.
  • the variant explained above with reference to FIGS. 2 to 4 can also be implemented with a collector connection on both sides.
  • field-effect transistors are also integrated in the integrated circuit arrangement 100 to 1100 in addition to the two bipolar transistor types, so that, for example, a BiCMOS circuit arrangement (bipolar complementary metal oxide semiconductor) is produced.
  • the integration of a vertical pnp transistor is a technology with npn transistors, in particular npn transistors with selective base epitaxy, in which the emitter of the vertical pnp transistor is given by eme - albeit with different opening dimensions.
  • sung - opening required anyway, namely the recess 142, m is defined in an insulating layer 140 required anyway.
  • the process steps for the production of the opening of the insulating layer 140 are also to be carried out in any case for the production of openings for contacting the substrate. It is also possible to produce a vertical pnp transistor with additional insertion of the isolating layer 140 and an additional etching for the cutout 142 if pnp transistors are to be produced without the simultaneous generation of npn transistors.

Landscapes

  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

Erläutert wird unter anderem eine integrierte Schaltungsanordnung (100), die einen npn-Transistor (102) und einen pnpTransistor (104) enthält. Es entstehen Transistoren mit hervorragenden elektrischen Eigenschaften, wenn der pnp- Transistor eine Aussparung (142) enthält, die die Breite des mitteranschlussbereiches (120) des pnp-Transistors begrenzt und das elektrisch leitfähige Material des Anschlussbereiches (120) die Aussparung (142) lateral überlappt.

Description

Beschreibung
Integrierte Schaltungsanordnung mit npn- und pnp- Bipolartransistoren sowie Herstellungsverfahren
Die Erfindung betrifft eine integrierte Schaltungsanordnung, die mindestens einen npn-Bipolartrans stor und einen pnp- Bipolartransistor enthalt. Der npn-Bipolartransistor enthalt in der folgenden Reihenfolge anemandergrenzend: - einen n-dotierten Kollektorbereich, der im Folgenden auch als Randbereich bezeichnet wird,
- einen p-dotierten Basisbereich, und einen n-dotierten Emitterbereich, der ebenfalls auch als
Randbereich bezeichnet wird.
Der pnp-Bipolartransistor enthalt an der folgenden Reihenfolge anemandergrenzend:
- einen p-dotierten Kollektorbereich, der im Folgenden auch als Randbereich bezeichnet wird, - einen n-dotierten Basisbereich, und einen p-dotierten Emitterbereich, der ebenfalls als Randbereich bezeichnet wird.
Die Emitterbereiche sind üblicherweise hoher dotiert als die Kollektorbereiche. Die Dotierstoffkonzentration des Basisbereiches liegt üblicherweise zwischen der Dotierstof konzent- ration des Emitterbereiches und der Dotierstoffkonzentration des Kollektorbereαches . Die integrierte Schaltungsanordnung enthalt außerdem eine elektrisch isolierende Isolierschicht, die eine Aussparung im Bereich des pnp-Bipolartransistors enthalt. Unter der Aussparung im Bereich des pnp-Transistors ist der Basisbereich des pnp-Bipolartransistors angeordnet. In der Aussparung ist elektrisch leitfahiges Material angeordnet, das mit dem Emitterbereich des pnp-Iransistors elektrisch leitfahαg verbunden αst oder das sogar an den einen Emitterbereich angrenzt. In der elektrisch isolierenden Schicht befindet sich außerdem im Bereich des npn-Transαstors eαne weitere Aussparung, an welcher der Basasbereach des npn-Transistors angeordnet ist.
Die Randbereiche und der Basisbereich eines Transistors sind an emkrastallanem Halbleitermateπal angeordnet . Bei dem npn-Transistor wurde m der weiteren Aussparung eine einkrα- stallαne Schicht erzeugt, um beispielsweise durch die Verwen- d ng von zwei anemandergrenzenden eαnkristallinen Schichten mit voneinander verschiedenen Grundmaterial die elektrischen Eαgenschaften des Transistors zu verbessern, beispielsweise die sogenannte Transitfrequenz. Eine integrierte Schaltungsanordnung mit pnp- und npn-
Transistoren ist beispielsweise aus der deutschen Patentschrift DE 199 58 062 C2 bekannt, wobei dort noch eine zusätzliche Silizidierung durchgeführt wird, die jedoch auch entfallen kann.
Es ist Aufgabe der Erfindung, eine einfach herzustellende integrierte Schaltungsanordnung mit npn- und pnp-Bipolartran- sαstoren anzugeben, die insbesondere gute elektrische Eigenschaften haben. Außerdem soll ein Herstellungsverfahren ange- geben werden
Die Erfindung geht von der Überlegung aus, dass bei dem bisher verwendeten Verfahren die gesamte Herstellung weder mit Hinblick auf den npn-Bipolartransistor noch mit Hinblick auf den pnp-Transistor optimal durchgeführt wird. Dabei werden die elektrischen Eigenschaften des npn-Bipolartransistors und des pnp-Bipolartransistors verringert. So kann beispielsweise bei der Strukturierung einer auf der Isolierschicht angeordneten polyknstallinen Siliziu schicht im Bereich des npn- Transistors nicht stark uberatzt werden, um steile Flanken zu erzielen, was für die Reproduzierbarkeit der Transistoreigenschaften von großer Bedeutung sein kann. Eine starke Uberat- zung ist bspw. eine Uberatzung um mehr als 50 Prozent oder um mehr als 100 Prozent. Beim Atzen einer 200 nm dicken polykπ- stallmen Schicht bedeutet eine hundertprozentige Uberatzung eine Verdopplung der Atzdauer, die zum Atzen der 200 nm er- forderlich ist. Bei der Uberatzung wird jedoch im Bereich des pnp-Transistors der neben dem Emitter angeordnete Basisan- schlussbereich des pnp-Transistors teilweise abgetragen, wie bei dem Verfahren gemäß Patentschrift DE 199 58 062 C2 der Fall ist . Die Erfindung geht weiterhin von der Überlegung aus, dass auch bei der erfindungsgemaßen integrierten Schaltungsanordnung die gleichzeitige Verwendung von Schichten für den Aufbau des pnp-Transistors und des npn-Transistors beibehalten werden soll. Bei der erfindungsgemaßen Schaltungsanordnung wird deshalb die Isolierschicht weiter an den Emitterbereich bzw. an den Emitteranschlussbereich des pnp-Transistors herangezogen als bisher, so dass die Aussparung an den Anschlussbereich des Emitters des pnp-Transistors angrenzt und somit die Breite des elektrischen Kontaktes zwischen Emitter und Emitteranschlussbereich und indirekt auch die Breite des Emitterbereiches vorgibt. Außerdem wird das elektrisch leitfahige Material so strukturiert, dass nach der Strukturierung elektrisch leitfahiges Material des Anschlussbereiches auch außerhalb der Aussparung an die Isolierschicht angrenzt. Durch diese Maßnahme dient die Isolierschicht als Atzstoppschicht und nicht der empfindliche Teilbereich des Basisanschlussbe- reichs, welcher sich neben dem Emitterbereich befindet. Aufgrund des ungedunnten Basisanschlussbereiches bleibt der Basisanschlusswiderstand klein. Dadurch wird dαe maxαmale Oszillationsfrequenz groß. Die minimale Rauschzahl sowie Verzogerungszeiten sinken. Zudem verbessert sich die Reproduzierbarkeit der zuvor genannten Kenngroßen. Weitere schal- tungstechmsche Wirkungen werden an Hand der weiteren Ausfuh- rungen deutlich. Bei Ausgestaltungen grenzt die Aussparung im Bereich des pnp- Transistors auch an den Emitterbereich. Dies wird dadurch erreicht, dass nach dem Einbringen des elektrisch leitfahigen Materials Dotαerstoffe aus diesem Material an das unter der Aussparung lαegende Material eindiffundieren und dort den Emitterbereich bilden.
Bei einer anderen Ausgestaltung füllt das elektrisch leitfa- hige Material die Aussparung vollständig, so dass kein ande- res Material und auch keine Leerraume in der Aussparung vorhanden sind. Bei einer nächsten Ausgestaltung ist die elektrisch isolierende Schicht eine ebene Schicht, die auf einem ebenen Substrat angeordnet ist . Das ebene Substrat enthalt beispielsweise einen Substrathauptbereich und eine darauf angeordnete Epitaxieschicht gleichmäßiger Dicke.
Bei einer Weiterbildung der Schaltungsanordnung ist in der weαteren Aussparung, d.h. in der Aussparung des npn- Transistors, eine emkristallme Schicht angeordnet, die ein anderes Grundmaterial als der nicht in der Aussparung angeordnete Randbereich des npn-Transistors enthalt. Die emkristallme Schicht enthalt vorzugsweise Silizium-Germanium oder Silizium-Germanium-Kohlenstoff als Grundmaterial . Das nicht in der Aussparung des npn-Transistors angeordnete eαnkrαstal- l e Material enthalt vorzugsweise Silizium als Grundmaterial. Durch die Verwendung der genannten Materialien lassen sich Transitf equenzen von 100 GHz oder sogar von 200 GHz erzielen. Trotz dieser hohen Transitfrequenzen des npn- Transistors wird der pnp-Transistor aufgrund des Aufbaus der integrierten Schaltungsanordnung nicht übermäßig beeinträch
Bei einer anderen Weiterbildung ist das elektrisch leitfahige Materαal stark p-dotαertes Halbleitermaterial, αnsbesondere polykristallines Halbleitermaterial, z.B. polykristallmes Silizium. Dieses Material bietet die Möglichkeit, durch Aus- diffusion m e kristallmes Material den Emitterbereich des pnp-Bipolartransistors zu erzeugen. Gleichzeitig werden bei der Weiterbildung durch Ausdiffusion Anschlussbereiche für den Anschluss des Basisbereiches des npn-Transistors mit einer höheren Dotierung versehen. Somit werden wiederum Ver- fahrensschπtte sowohl zur Herstellung des pnp-Transistors als auch zur Herstellung des npn-Transistors verwendet. Weiterhin lasst sich das elektrisch leitfahige Materαal mαt Dotierung dazu verwenden, den Kollektorbereich des pnp- Transistors anzuschließen. Dies vereinfacht die Herstellung weiter.
Bei einer nächsten Weiterbildung befinden sich an Seitenflachen des elektrisch leitfahigen Materials und angrenzend an die Isolierschicht Abstandselemente, sogenannte Spacer . Der Fußbereich der Spacer liegt am pnp-Transistor auf der Isolierschicht. Die Spacer werden vorzugsweise aus elektrisch isolierendem Materαal hergestellt, beispielsweise aus Silizi- umdioxid oder Siliziumnitπd. Außerdem können sich die Spacer mit zunehmendem Abstand vom isolierenden Material verjüngen. Die Abstandselemente sind beispielsweise sogenannte Eαnfach- abstandselemente oder Doppel-Abstandselemente, zu deren Herstellung nur eine Schicht isotrop geatzt worden ist oder zu deren Herstellung zwei Schichten verwendet worden s nd, wovon eme isotrop geatzt worden ist. Die Abstandselemente haben nur im Bereich des npn-Transistors eine Isolationsfunktion zwischen den Anschlussbereichen für den Emitter und für die Basis. Im Bereich des pnp-Transistors sind dαe Abstandselemente jedoch nicht störend, so dass s e ohne zusätzliche Verfahrensschritte auch im Bereich des pnp-Transistors ausge- bildet und dort belassen werden.
Bei einer anderen Weiterbildung ist der Basisbereich des pnp- Transistors über eine e kristallme Schicht angeschlossen, dαe sαch unter der Isolαerschαcht bis zu mindestens einer Basisanschlussaussparung m der Isolierschicht erstreckt. Die emkristallme Schicht ist im Bereich des Basisanschlussbe- reich hoher als im Basisbereich dotiert, um den Anschlusswi- derstand zu verringern. Der Basisanschlussbereich erstreckt sich bei einer Ausgestaltung bis unterhalb eines Abstandselementes am Emitteranschlussbereich des pnp-Transistors oder sogar bis unter den Emitteranschlussbereich des npn- Transistors. Die Basisanschlussaussparung enthalt außerdem elektrisch leitfahiges Material, insbesondere hochdotiertes polykπstallmes Sαliz um oder metallisches Material. Bei einer Weiterbildung wird sowohl der Basisbereich des pnp- Transistors, der Kollektorbereich des npn-Transistors und der Emitterbereich des npn-Transistors über eine n-dotierte Halb- leitermateπalschicht angeschlossen. Diese Schicht wird also wieder mehrfach verwendet und durch einmalige Strukturierung werden Anschlüsse in Transistoren beider Transistorarten hergestellt .
Bei einer nächsten Weiterbildung ist der weiter von der Aussparung entfernte Randbereich des pnp-Transistors mit Hilfe eines Dotiergebietes ausgebildet, das die gleiche Umrissform wie die Aussparung hat. Mit anderen Worten heißt das, dass die Aussparung als Implantationsmaske verwendet worden ist. Damit hat die Aussparung eine weitere Funktion. Solche Verfahren werden auch als SIC-Verfahren (selektiv implantierter Kollektor) bezeichnet. Durch das SIC-Verfahren lasst sich ein kleines Kollektorgebiet ohne Zusatzmaske erzeugen. Aufgrund des kleinen Kollektorgebietes wird die parasitäre Basis-
Kollektor-Kapazitat im Vergleich zu einem breiteren Kollektor erheblich gesenkt. Die elektrischen Eigenschaften des pnp- Transistors verbessern sich weiter. Dies erhöht den Anreiz, Schaltungen zu nutzen, die sowohl npn- als auch pnp- Transistoren enthalten. Beispielsweise lassen sich Stromquellen an positivem Potential einfacher mit pnp-Transistoren realisieren als mit npn-Transistoren. Bisher war ein SIC- Verfahren bei der gleichzeitigen Herstellung von npn- und pnp-Transistoren nur im Bereich des npn-Transistors möglich.
Bei einer nächsten Weiterbildung der erfindungsgemaßen Schaltungsanordnung ist der pnp-Transistor als Multiemitter- Transistor ausgebildet, der mindestens zwei Aussparungen enthalt, an denen außerhalb der jeweilαgen Aussparung elekt- rαsch leitfahiges Materαal des Anschlussbereαches eαnes Emαt- ters angrenzt . Bei der er indungsgemaßen Schaltungsanordnung lasst sich die Breite des Emitters im Vergleich zu bisherigen pnp-Transistoren m Schaltungen mit npn-Transistoren verringern. Eine kleine Emitterbreite bewirkt gute Hochf equenzeigenschaften des Transistors, verringert aber den maximal zulassigen Schaltstrom. Um dennoch größere Strome schalten zu können wird auch die Anordnung mehrerer Emitterbereiche nebeneinander attraktiv, wobei die insgesamt benotigte Chipfla- che aufgrund der verringerten Emitterbreite klein ist. Es lassen sich also auf einer kleinen Chipflache Multαemαtter- pnp-Transistoren mit guten Hoch equenzeigenschaften und hohen schaltbaren Stromstarken herstellen.
Bei einer anderen Weiterbildung sind die an der erfandungsge- maßen Schaltungsanordnung enthaltenen Dotαerungen von dem entgegengesetzten Typ zu den oben angegebenen Typen. Demzu- folge wurde beαspαelsweise der Basisbereich des pnp- Transistors einer Aussparung angeordnet werden, die sich in der Isolierschicht befindet.
Die Erfindung betrifft einem weiteren Aspekt ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere der erfindungsgemaßen Schaltungsanordnung oder einer derer Weiterbildungen. Damit gelten die oben genannten technischen Wirkungen auch für das er mdungsgemaße Verfahren. Beim erfindungsgemaßen Verfahren werden die folgenden Schπt- te ausgeführt:
- Aufbringen einer Isolierschicht auf em emkristall es Halbleitermaterial, z.B. auf emkristallmes Silizium, Strukturieren der Isolierschicht unter Erzeugung einer Aussparung im Bereich des pnp-Transistors bzw. des noch herzustellenden pnp-Transistors. Unterhalb der Aussparung befindet sich der Basisbereich des pnp-Transistors bzw. wird der Basisbereich noch ausgebildet. - Aufbringen einer Anschlussschicht aus elektrisch leitfa- higem Material oder m ein solches Material umwandelbares Material auf die strukturierte Isolierschicht, d.h. insbesondere m-situ-Dotierung oder nachträgliche Dotierung von Halbleitermaterial,
- Strukturieren der Anschlussschicht unter Erzeugung eines Anschlussbereiches für den Emitterbereich des pnp- Transistors in der Aussparung und auf der Isolierschicht außerhalb der Aussparung, - Erzeugen des Basisbereiches des npn-Transistors der Isolierschicht nach dem Strukturieren der Anschlussschicht .
Zum Anschluss des Basisbereiches des pnp-Transistors werden bei einer Weiterbildung Anschlüsse aus Metall verwendet, die die Isolierschicht durchdringen. Bei einer alternativen Weiterbildung werden n-dotierte Anschlussbereiche verwendet, die den Anschlussbereich für den Emitter des pnp-Transistors überlappen. Für die Überlappung wird keine zusatzliche Chip- flache benotigt, da der Emitter bereits um einen vorgegebenen Abstand die Isolierschicht überlappt.
Im Folgenden werden Ausfuhrungsbeispiele der Erfindung an
Hand der beiliegenden Zeichnungen erläutert. Darm zeigen: Figur 1 die Anatzung eines Basisanschlussbereiches eines pnp-Transistors beim gleichzeitigen Uberatzen im Bereich eines npn-Transistors,
Figur 2 eme integrierte Schaltungsanordnung mit einem pnpTransistor und einem npn-Transistor, Figuren 3 und 4
Herstellungsstufen bei der Herstellung der in Figur 2 gezeigten Schaltungsanordnung, und
Figur 5 eine integrierte Schaltungsanordnung mit Multie it- ter-pnp-Transistor und mit npn-Transistor .
Figur 1 zeigt die Herstellung einer integrierten Schaltungsanordnung 8 gemäß der deutschen Patentschrift DE 19958062 C2. Die integrierte Schaltungsanordnung 8 enthalt ein nicht dargestelltes p-dotiertes Substrat aus Silizium. Auf dem Substrat befindet sich eine n-Epitaxieschicht 10, die im Bereich des pnp-Transistors an ihrer Oberflache n-dotiert worden ist, siehe Dotierbereich 12 der spater den Basisanschlussbereich des pnp-Transistors bildet. Die Dotierstoffkonzentration im Dotierbereich 12 betragt beispielsweise 10lε Dotierstoffatome je Kubikzentimeter, so dass der Dotierbereich 12 zur Ausbildung eines Basisbereiches des pnp-Transistors geeignet ist. Unterhalb des Dotierbereiches 12 befindet sich ein Dotierbereich 14, dem eme p-Dotierung von beispielsweise 1017 Dotieratomen je Kubikzentimeter erzeugt worden ist.
Im Bereich des npn-Transistors befindet sich an der Oberfla- ehe der n-Epitaxieschicht 10 em Dotierbereich 16, der n- dotiert ist und bei dieser Herstellungsstufe beispielsweise die Grunddotierung der n-Epitaxie von 1016 Dotieratomen je Kubαkzentαmeter hat. Der Dotαerbereich 16 wird spater als Kollektorbereich des npn-Transistors noch hoher dotiert.
Auf der n-Epitaxieschicht 10 befindet sich eine Isolierschicht 18, die beispielsweise eine Dicke von 100 nm hat und aus Siliziumdioxid besteht. Im Bereich des pnp-Transistors ist die Isolierschicht 18 großflächig ausgespart, so dass sie in Figur 1 nicht dargestellt ist. Im Bereich des npn- Transistors, insbesondere oberhalb des Dotierbereiches 16, ist dagegen die Isolierschicht 18 vorhanden und noch unstrukturiert . Nach dem Aufbringen der Isolierschicht 18 wurde eine stark p- dotierte polykπstalline Siliziumschicht 20 ganzflachig abgeschieden, die im folgenden kurz als Polysiliziumschicht 20 bezeichnet wird. Beispielsweise betragt in der Polysiliziumschicht 20 die Anzahl von Dotieratomen 1020 Dotieratome je Kubikzentimeter. Im Bereich des pnp-Transistors liegt die
Polysiliziumschicht 20 aufgrund der fehlenden Isolierschicht 18 auf dem Dotierbereich 12 auf. Im Bereich des npn- Transistors liegt die Polysiliziumschicht 20 dagegen auf der Isolierschicht 18 auf.
Oberhalb der Polysiliziumschicht 20 wurde eine isolierende Deckschicht 22 ganzflachig aufgebracht. Danach wurde Fotolack 24 auf die Deckschicht 22 aufgebracht, belichtet und entwickelt, so dass die m Fαgur 1 dargestellten Bereαche des Fotolacks 24 stehen geblαeben sind, d.h. oberhalb eines Emit- teranschlussbereach.es des pnp-Transastors und oberhalb eαnes Basisanschlussbereiches des npn-Transistors.
Anschließend wird eine Atzung zur Strukturierung der Deck- schαcht 22 und zur Strukturierung der darunterliegenden Polysiliziumschicht 20 durchgeführt, beispielsweise mit Hilfe von reaktivem lonenatzen, siehe Pfeile 26 und 28. Das reaktive
Ionenatzen wird beim Atzen der Polysiliziumschicht 20 selektiv zur Isolierschicht 18 durchgeführt. Um schräge Flanken 30 der Polysiliziumschicht 20 im Bereich des npn-Transistors vollständig zu beseitigen, wäre ein starkes Uberatzen erfor- derlich. Aufgrund der starken Uberatzung beim Atzen der Polysiliziumschicht 20 wurde im Bereich des pnp-Transistors der Dotierbereich 12 durchtrennt werden. Deshalb kann nur schwach uberatzt werden, wobei der Dotierbereich 12 angeatzt und somit dessen ursprungliche Dicke Dl um eme Dicke D2 vermm- dert wird. Hinzu kommt, dass die Selektivität im Bereich des pnp-Transistors beim Atzen der Polysiliziumschicht 20 aufgrund des unter der Polysiliziumschicht 20 liegenden Siliziums erheblich geringer als die Selektivität im Bereich des npn-Transistors ist, wo unter der Polysiliziumschicht 20 die Isolierschicht 18 aus Siliziumdioxid liegt.
Figur 2 zeigt eme integrierte Schaltungsanordnung 100, bei deren Herstellung die an Hand der Figur 1 erläuterten Probleme nicht mehr auftreten. Die integrierte Schaltungsanordnung enthalt einen im linken Teil der Figur 2 dargestellten pnpTransistor 102 und einen m rechten Teal der Fagur 2 dargestellten npn-Transαstor 104. Beαde Transαstoren 102 und 104 sind vertikale Transistoren, bei denen der aktive Emitterbereich, der Basisbereich und der aktive Kollektorbereich vertikal angeordnet sind, wenn eme den Transistor tragende Substratoberflache horizontal liegt, d.h. die aktiven Berei- ehe sind m Normalenrichtung eαner Hauptflache des Substrats aufgereαht, wobei eme Hauptflache eme Flache mit einem erheblich größeren Flächeninhalt, als beispielsweise eme Randflache des Substrats ist. Eine vertikale Linie 106 zwischen den Transistoren 102 und 104 verdeutlicht, dass die beiden Transistoren 102 und 104 sowohl nebeneinander als auch in we t voneinander entfernt liegenden Schaltungsteilen der integrierten Schaltungsanordnung 100 angeordnet werden können. Beispielsweise liegen mehrere andere Bauelemente zwischen den beiden Transistoren 102 und 104.
Der Transistor 102 enthalt ausgehend von einem Substrat 108 mit zunehmendem Abstand vom Substrat 108 in der angegebenen Reihenfolge anemandergrenzend: eine n-dotierte Wanne 110, eine p-dotierte vergrabene
Kollektorzuleitungsschicht 112,
- einen einkπstallinen p-dotierten Kollektorbereich 114,
- einen emkristall en n-dotierten Basisbereich 116, - einen emkristallmen p-dotierten Emitterbereich 118,
- einen polykπstallmen Emitteranschlussbereich 120 aus Silizium, und
- einen metallischen Emitteranschluss 124, beispielsweise aus Wolfram.
Auf dem Emitteranschlussbereich befindet sich eme isolierende Deckschicht 122, beispielsweise aus Siliziumdioxid, mit einer Aussparung für den Emitteranschluss.
Eme auf dem Substrat 102 aufgebrachte Epitaxieschicht 126 enthalt zwei den Transistor 102 lateral isolierende Isolati- onsgraben 128, 130 sowie einen zwischen diesen Isolationsgra- ben 128 und 130 angeordneten Isolationsgraben 132, der zur Isolation eines n-Dotierbereiches 134 zur Aufnahme des Basisbereiches 116 und zum Anschluss des Basisbereiches 116 von einem p-Dotierbereich 136 zum Anschluss der vergrabenen p- Kollektorzuleitung 112 dient. In dieser Ausführung reichen die Isoliergräben 128 bis 132 bis in die Kollektorzuleitung 180. Die Epitaxieschicht 126 hat beispielsweise eine Dicke von 300 nm. Bei einem anderen Ausführungsbeispiel ist die Kollektorzuleitung 112 des pnp-Transistors 102 tiefer im Substrat 108 angeordnet als die Kollektorzuleitung 180 des npn-Transistors 104.
Auf den Isoliergräben 128 bis 132 befindet sich eine Isolierschicht 140, die beispielsweise eine Dicke von 100 nm hat und aus Siliziumoxάd besteht. Die Isolierschicht 140 enthält eine Aussparung 142 zur Aufnahme des polykristallinen Emitteranschlussbereiches 120 und eine Aussparung 144 zur Aufnahme eines stark p-dotierten polykristallinen Kollektoranschlussbereiches 146, der ebenfalls von der isolierenden Deckschicht 122 bedeckt ist. Zum Kollektoranschlussbereich 146 führt ein metallischer Kollektoranschluss 148.
Die Isolierschicht 140 enthält außerdem beidseitig der Aussparung 142 Aussparungen für metallische Basisanschlüsse 150, 152, die über stark n-dotierte Anschlussbereiche 154 und 156 mit dem n-dotierten Dotierbereich 134 verbunden sind.
Außerdem sind seitlich des Emitteranschlussbereiches 120 und des Kollektoranschlussbereiches 146 Spacer 160 bis 164 ange- ordnet. Die Spacer 160 bis 164, die Basisanschlüsse 150, 152, der Emitteranschluss 124 und der Kollektoranschluss 128 liegen in einer Zwischenlagen-Isolierschicht 170, die beispielsweise aus Siliziumdioxid besteht. Weitere Metallisierungslagen zum Anschluss des Transistors 102 sind in Figur 2 nicht dargestellt. Zwischen dem p-Dotαerbereαch 136 und dem Kollektoranschluss- bereαch 146 befandet sich noch em stark p-dotierter Dotierbereich 172. Der Dotierbereich 172 entsteht durch Ausdiffusi- on von Dotierstoffen aus dem Kollektoranschlussbereich 146 in die Epitaxieschicht 126.
Der npn-Transistor 104 enthalt ausgehend von demselben Substrat 108 mit zunehmendem Abstand vom Substrat 108 in der angegebenen Reihenfolge anemandergrenzend: - eine n-dotierte vergrabene Kollektorzuleitung 180,
- einen emkristallmen n-dotierten Kollektorbereich 182,
- einen emkristallmen p-dotierten Basisbereich 184,
- einen emkristallmen n-dotierten Emitterbereich 186,
- einen n-dotierten polykπstallmen Emitteranschlussbe- reich 188, und
- einen metallischen Emitteranschluss 190.
Der Transistor 104 enthalt zwei bis zur Kollektorzuleitung 180 reichende Isolationsgraben 192 und 194. Zwischen den Isolationsgraben 192 und 194 ist em Isolationsgraben 196 angeordnet, der den Kollektorbereich 182 von einem n- dotierten Dotierbereich 198 isoliert. Der Dotierbereich 198 dient zum Anschluss der vergrabenen Kollektorzuleitung 180.
Auch auf den Isoliergraben 192 bis 196 ist die Isolierschicht 140 angeordnet. Die Isolierschicht 140 hat im Bereich des npn-Transistors 104 eine Aussparung 200, in der eine durch selektive Epitaxie aufgewachsene Schicht angeordnet ist, die üblicherweise teilweise aus Silizium-Germanium, teilweise aus Silizium besteht. Bspw. wird erst die Silizium-Germanium- schicht und dann die Siliziumschicht erzeugt . Die Aussparung 200 und damit die Epitaxieschicht enthalt den Basisbereich 184 und den Emitterbereich 186.
In der Isolierschicht 140 befindet sich im Bereich des npn- Transistors 104 außerdem eme Aussparung 202, m der eαn stark dotierter polykπstallmer Kollektoranschlussbereich 204 angeordnet ist. Der Kollektoranschlussbereich 204 besteht aus n-dotiertem polykristallinen Silizium, dessen Dotierstoffe zum Teil in die Epitaxieschicht 126 emdiffundiert worden sind und dort einen Dotierbereich 206 bilden, der an den Dotierbereich 198 angrenzt. Der Kollektoranschlussbereich 204 ist über einen metallischen Kollektorkontakt 208 angeschlossen .
Dem Rand der Aussparung 200 überlappend sind auf der Isolier- Schicht 140 im Bereich des npn-Transistors 104 außerdem zwei p-dotierte polykristalline Bereiche 210 und 212 aus polykn- stallmem Silizium angeordnet. Die polykπstallmen Bereiche 210 und 212 werden von verbliebenen Bereichen der Deckschicht 122 bedeckt. Der polykristalline Bereich 212 ist über einen metallischen Basisanschluss 230 angeschlossen.
An den Seitenflächen der polykrαstallαnen Bereαche 210, 212 und der Bereiche der Deckschicht 122 auf diesen polykristal- linen Bereichen sind Spacer 220 bis 226 angeordnet. An den beiden einander zugewandten Seitenflächen grenzen die Spacer 222 und 224 an den polykπstallmen Emitteranschlussbereich 188 an.
Aus den dotierten polykristallmen Bereichen 210 und 212 sind Dotierstoffe in den innerhalb der Aussparung 200 angeordneten S lizium-Germamumbereich eingedrungen und bilden dort Dotierbereiche 232 und 234. Die Transistoren 102 und 104 sind beispielsweise radialsymmetπsche Transistoren oder Transistoren, deren Schichten sich senkrecht zur Blattebene nach hinten oder nach vorne fortsetzen.
Figur 3 zeigt eme Herstellungsstufe der integrierten Schaltungsanordnung 100. Ausgehend vom p-dotierten Substrat 108 wird im Bereich des npn-Transistors 104 zunächst die n- dotierte vergrabene Kollektorzuleitung 180 durch bspw. Arsen- Implantation und anschließende Emdαffusαon erzeugt. Im Be- reαch des pnp-Transistors ward dae n-Wanne 110 αmplantαert, die zur Isolation des Transistors 102 gegen das Substrat 108 dient .
Danach wird durch ganzflachige Epitaxie die Epitaxieschicht 126 aufgebracht. Alternativ kann auf die Epitaxie auch verzichtet werden, sofern die Bereiche 110 und 180 mit höherer Energie implantiert werden. In der Epitaxieschicht 126 werden danach mit Hilfe eines fotolit ografischen Prozesses die Isoliergraben 128 bis 132 und 192 bis 196 gebildet, bei- spielsweise mit Hilfe einer reaktiven Ionenatzung. Danach werden die Isoliergraben 128 bis 132 und 192 bis 196 mit Siliziumdioxid gefüllt, das anschließend planarisiert wird. Alternativ lasst sich an Stelle der Isoliergraben 128 bis 132 bzw. 192 bis 196 auch eine LOCOS-Technik (LOCal Oxidization of Silicon) verwenden. Beim Erzeugen der Isolationsgraben 194 und 196 wird der Kollektorbereich 182 festgelegt.
In einem folgenden Implantationsschritt unter Verwendung einer nicht dargestellten Fotomaske wird der Dotierbereich 198 dotiert. Beispielsweise mit Hilfe einer Implantation und einer anschließenden Diffusion. Diese Implantation wird auch als npn-Kollektortief-Implantation bezeichnet.
Danach werden unter Zuhilfenahme weiterer Zusatzmasken die vergrabene Kollektorzuleitung 112, der n-Dotierbereich 134 und die Anschlussbereiche 154 und 156 implantiert. Außerdem wir mit Hilfe einer Zusatzmaske der p-Dotierbereich 136 erzeugt, der zum Anschluss des Kollektorbereiches 114 des pnp- Transistors dient.
Nach der Durchfuhrung dieser Implantationsschritte wird die Isolierschicht 140 aufgebracht. Auf die Isolierschicht 140 wird eme Fotolackschicht 250 au gebracht. Die Fotolackschicht 250 wird selektiv belichtet und entwickelt, um die Lage der Aussparungen 142, 146 und 202 festzulegen. Anschließend werden die Aussparungen 142, 146 und 202 in die Isolier- Schacht 140 geatzt, beαspαelsweαse mit Hilfe eines reaktiven Ionenatzprozesses oder nass-chemisch.
Ohne Verwendung einer zusatzlichen Maske lasst sich danach der Kollektorbereich 114 implantieren, der unterhalb der
Aussparung 142 angeordnet ist. Alternativ lasst sich jedoch für die Implantation des Kollektorbereiches 114 auch eme Zusatzmaske verwenden, oder die Implantation des Kollektorbe- reichs kann früher im Prozessablauf erfolgen, z.B. kann die Fototechnik zur Implantation des Bereichs 134 mitbenutzt werden.
Wie in Figur 4 dargestellt, werden anschließend die Reste der Fotolackschicht 250 entfernt. Es wird eme p-dotierte poly- kristalline Siliziumschicht 260 abgeschieden oder durch undotierte Abscheidung und anschließende Dotierung erzeugt. Auf die Siliziumschicht 260 wird die Deckschicht 122 aufgebracht, beispielsweise mit Hilfe eines Abscheαdungsprozesses . Anschließend wird eine Fotolackschicht 270 aufgebracht und selektiv belichtet. Die belichtete Fotolackschicht 270 wird entwickelt, um die Grenzen des polykristallinen Emitteran- schlussbereiches 120, des polykπstall en Kollektoran- schlussbereiches 146, des polykristallinen Bereiches 210 und des polykπstallinen Bereiches 212 festzulegen. Anschließend werden die Deckschicht 122 und die polykristallme Siliziumschicht 260 mit Hilfe der strukturierten Fotolackschicht 270 strukturiert, wobei der Emitteranschlussbereich 120, der Kollektoranschlussbereich 146, der polykristallme Bereich 210 und der polykristallme Bereich 212 aus der polykπstal- Imen Schicht 260 erzeugt werden. Beispielsweise wird eme reaktive Ionenatzung verwendet. Für alle vier genannten Be- reαche dαent die Isolierschicht 140 als Atzstoppschicht. Deshalb greift auch eine lange Uberatzung nicht den n- Dotαerbereαch 134 an. Im npn-Transistor 104 ist das Anatzen des n-Dotierbereiches 198 unkritisch. Wie wieder aus der Figur 2 ersichtlich, wird anschließend der npn-Transistor 104 vervollständigt, wobei jedoch keine weiteren bleibenden Schichten im Bereich des vertikalen pnp- Transistors 102 aufgebracht werden. Im Bereich des npn- Transistors 104 werden der folgenden Reihenfolge insbesondere erzeugt :
- die Aussparung 200 durch nass-chemisches Atzen der Isolierschicht 140, die epitaktische Schicht 184, - die Spacer 220 bis 226, wobei auch die Spacer 160 bis 166 entstehen,
- der Kollektoranschlussbereich 204 und der Emitteranschlussbereich 188 aus einer n-dotierten polykπstallinen Siliziumschicht mit Hilfe eines fotolithografischen Ver- ahrens .
Anschließend erfolgt eine Temperung zur Diffusion der Dotierstoffe auf dem polykπstallinem Silizium. Spätestens dabei werden der Emitterbereich 118, der Dotierbereich 172, der Dotierbereich 206, die Dotierbereiche 232, 234 und der Emitterbereich 186 erzeugt.
Anschließend wird die Zwisehenlayer-Isolierschicht 170 aufgebracht, planarisiert und mit Hilfe eines weiteren fotolitho- grafischen Verfahrens strukturiert. In die entstehenden Kontaktlocher werden die metallischen Kontakte eingebracht. Anschließend werden weitere Metallisierungslagen erzeugt.
Figur 5 zeigt eme integrierte Schaltungsanordnung 1100, bei deren Herstellung die gleichen Verfahrensschritte ausgeführt worden sind, wie beim Herstellen der Schaltungsanordnung 100. Jedoch wurde em dem pnp-Transistor 102 entsprechender pnpTransistor 1102 mit zwei voneinander getrennten Emitterbereichen 1118 und 1118b ausgeführt. Weiterhin enthalt der Tran- sistor 1102 zwei Kollektoranschlussbereiche 1144 und 1144b. In Figur 5 sind Elemente, die oben bereits erläutert worden sind, mit den gleichen Bezugszeichen gekennzeichnet, denen jedoch jeweils eine "1" vorangestellt worden ist. Diese Elemente werden nicht noch einmal erläutert. Doppelt ausgeführte Elemente mit dem gleichen Aufbau wie die bereits an Hand der Figuren 2 bis 4 erläuterten Elemente haben m Figur 5 das gleiche Bezugszeichen, dem jedoch eme "1" vorangestellt und der Kleinbuchstabe "b" nachgestellt worden ist, z.B. der zweite Emitteranschlussbereich 1120b zusätzlich zum Emitter- anschluss 1120. Der an Fagur 5 gezeigte mittlere Basisan- schluss 1150 ist optional. Außerdem lasst sich auch die oben an Hand der Figuren 2 bis 4 erläuterte Variante mit einem beidseitigen Kollektoranschluss ausfuhren. Bei einem anderen Ausfuhrungsbeispiel werden zusätzlich zu den beiden Bipolartransistortypen noch Feldeffekttransistoren in der integrierten Schaltungsanordnung 100 bis 1100 integriert, so dass bspw. eine BiCMOS-Schaltungsanordnung (Bipolar Co plementary Metal Oxide Semiconductor) entsteht.
Im Gegensatz zu bisher eingesetzten Verfahren ist bei den Verfahren gemäß der erläuterten Ausfuhrungsbeispiele zum Basisanschluss kein n-dotiertes polykristallines Silizium notwendig, welches teilweise über dem p-polykristallmen Silizium verlauf . Selbst wenn zum Basisanschluss polykn- stallmes Silizium verwendet wird, liegt eine Überlappung des polykristallinen Siliziums mit dem Emitteranschlussbereich über einen Chipflachenbereich, der bereits durch die Überlappung des Emitteranschlussbereiches 120 über die Isolier- Schicht 140 belegt ist. Die Überlappung des Emitterbereiches über die Isolierschicht beeinträchtigt die wirksame Breαte des Emαtterbereαches 118 jedoch n cht, so dass der Emαtter deutlαch schmaler gewählt werden kann als bisher. Dadurch lassen sich die elektrischen Eigenschaften des pnp- Transistors erheblich verbessern. Auch die Multiemitterkonfi- guratαon gemäß Figur 5, die z.B. für eme hohe Stromtragfa- higkeit pro Chipflache eingesetzt werden kann, gewinnt dadurch an Attraktivität.
Zusammenfassend gilt, dass die Integration eines vertikalen pnp-Transistors eine Technologie mit npn-Transistoren, insbesondere von npn-ϊransistoren mit selektiver Basisepita- xie, angegeben wird, bei der der Emitter des vertikalen pnp- Transistors durch eme - wenn auch mit anderen Offnungsabmes- sungen - ohnehin benotigte Öffnung, nämlich die Aussparung 142, m einer ohnehin benotigten Isolierschicht 140 definiert wird. Auch die Prozessschritte für die Herstellung der Öffnung der Isolierschicht 140 sind ohnehin für die Herstellung von Offnungen zur Substratkontaktierung auszufuhren. Die Herstellung eines vertikalen pnp-Transistors mit zusätzlichem Einfügen der Isolαerschαcht 140 und einer zusätzlichen Atzung für die Aussparung 142 ist ebenfalls möglich, falls pnp-Transistoren ohne die gleichzeitige Erzeugung von npn- Transistoren erzeugt werden sollen.

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung (100), mit mindestens einem npn-Transistor (104), der m der folgen- den Reihenfolge anemandergrenzend einen n-dotierten Emitterbereich (186) , einen p-dotierten Basisbereich (184) und einen n-dotierten Kollektorbereich (182) enthalt, und mit mindestens einem pnp-Transistor (102) , der der folgenden Reihenfolge anemandergrenzend einen p-dotierten Emitterbereich (118) , einen n-dotαerten Basαsbereαch (116) und einen p-dotierten Kollektorbereich (114) enthalt, und mit einer elektrisch isolierenden Isolierschicht (140) , die im Bereich des pnp-Transistors (102) mindestens eme Aussparung (142) enthalt, unter der der Basisbereich (116) des pnp-Transistors (102) angeordnet ist und in der elektrisch leitfahiges Material eines Emitteranschlussbereiches (120) angeordnet ist, der mit dem Emitterbereich (118) elektrisch leitfahig verbunden ist, und die im Bereich des npn- Transistors (104) eme weitere Aussparung (200) enthalt, dαe den Basαsbereαch (184) des npn-Transistors (104) enthalt, wobei die Aussparung (142) die Breite des elektrischen Kontakts des Emitteranschlussbereiches (120) zum Emitterbereich (118) des pnp-Transistors (102) begrenzt und/oder an den Emitteranschlussbereich (120) angrenzt, und wobei elektrisch leitfahiges Material des Emitteranschlussbereiches (120) auch außerhalb der Aussparung (142) die Isolierschicht (140) überlappt und/oder an die Isolierschicht angrenzt .
2. Schaltungsanordnung (100) nach Anspruch 1, dadurch gekenn z e i chnet , dass die Aussparung (142) an den Emitterbereich (118) des pnp-Transistors (102) angrenzt, und/oder dass das elektrisch leitfahige Material des Emitteranschlussbereiches (120) die Aussparung (142) vollständig füllt, und/oder dass die Isolαerschαcht (140) eαne ebene Schacht st, und/oder dass unterhalb der Aussparung (142) auch der Emitterbereich (118) des pnp-Transistors (102) angeordnet ist, und/oder dass in der weiteren Aussparung (200) auch der Emitterbereich des npn-Transistors (104) angeordnet ist.
3. Schaltungsanordnung (100) nach Anspruch 1 oder 2, dadurch gekenn z eichnet , dass in der weiteren Aussparung (200) eine emkristallme Schicht angeordnet ist, die em anderes Grundmaterial enthalt als der nicht in der Aussparung (200) angeordnete Kollektorbereich (182) des npn- Transistors (104), wobei die emkristallme Schicht vorzugsweise Silizium-Germanium oder Silizium-Germanium-Kohlenstoff als Grundmaterial enthalt, und wobei der nicht m der Aussparung (200) angeordnete Kollektorbereich (182) des npn- Transistors (104) vorzugsweise Silizium als Grundmaterial enthalt .
4. Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennz eichnet , dass das elektrisch leitfahige Material des Emitteranschlussbereiches (120) p-dotiertes Halbleitermaterial ist, vorzugsweise poly- kristallines Halbleitermaterial, insbesondere polykristalli- nes Silizium, und dass der Basisbereich (184) des npn-Transistors (102) mit p-dotiertem Halbleitermaterial angeschlossen ist, und/oder dass der Kollektorbereich (114) des pnp-Transistors (102) mit p-dotiertem Halbleitermaterial angeschlossen ist.
5. Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch geke nnz eichnet , dass an dem elektrischen leitfahigen Material des Emitteranschlussbereiches (120) und angrenzend an die Isolierschicht (140) Abstandselemente (160, 162) angeordnet sind, die sich vorzugsweise mit zunehmendem Abstand von der Isolierschicht (140) verjungen und die vorzugsweise elektrisch isolierendes Material enthalten oder aus elektrisch isolierendem Material bestehen.
6. Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadur ch gekennz e ichnet , dass der Basisbereich (116) des pnp-Transistors (102) über eine em- kristalline Schicht (134) angeschlossen ist, die sich unter der Isolierschicht (140) zu mindestens einer Basisanschlussaussparung in der Isolierschicht (140) erstreckt, und dass die eαnkrαstallme Schicht (134) im Bereich (154, 156) der Basisanschlussaussparung hoher als im Basisbereich (116) dotiert ist, und dass die Basisanschlussaussparung elektrisch leitfahiges Material (150, 152) enthalt.
7. Schaltungsanordnung (100) nach Anspruch 6, dadurch ge kenn z ei chnet , dass die Basisanschlussaussparung e Metall (150, 152) oder eme Metallverbmdung enthalt.
8. Schaltungsanordnung (100) nach Anspruch 6, dadurch ge kennz ei chnet , dass die Basisanschlussaussparung ein n-dotiertes Halbleitermaterial enthalt, vorzugsweise e polykristall es Halbleitermaterial, insbesondere polykri- stallmes Silizium, und dass der Kollektorbereich (182) oder der Emitterbereich (186) des npn-Transistors (104) oder sowohl der Kollektorbe- reich (182) als auch der Emitterbereich (186) des npn- Transistors (104) ebenfalls mit einem n-dotαerten Halbleitermaterial angeschlossen sind.
9. Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadur ch gekennz ei chnet , dass der
Kollektorbereich (114) des pnp-Transistors (102) und/oder der Emitterbereich (118)) des pnp-Transistors (102) die gleiche Umrissform wie die Aussparung (142) hat, und/oder dass vorzugsweise auch der Kollektorbereich (182) des npn-Transistors (104) und/oder der Emitterbereich (186) des npn-Transistors (104) die gleiche Umrissform wie die weitere Aussparung (200) hat.
10. Schaltungsanordnung (1100) nach einem der vorhergehenden Ansprüche, dadur ch gekennz e ichnet , dass der pnp-Transistor (1102) als Multiemittertransαstor ausgebildet ist, der mindestens zwei Aussparungen (1142, 1142b) enthalt, die außerhalb der jeweiligen Aussparung (1142, 1142b) von elektrisch leitfahigem Material eines Emitteranschlussbereiches (1120, 1120b) überlappt werden, und/oder dass der pnp-Transistor (102) und/oder der npn- Transistor (104) em vertikaler Transistor ist.
11. Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadu rch gekennz eichnet , dass die Dotierungen vom entgegengesetzten Dotiertyp zu den oben ge- nannten Dotiertypen sind, und/oder dass Emitterbereich und Kollektorbereich eines Transistors vertauscht sind.
12. Verfahren zum Herstellen einer integrierten Schaltungsan- Ordnung (100), insbesondere einer integrierten Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, die mindestens einen npn-Transistor (104) enthalt, der in der folgenden Reihenfolge anemandergrenzend einen n-dotierten Emitterbereich (186), einen p-dotierten Basisbereich (184) und einen n-dotierten Kollektorbereich (182) enthalt, und die mindestens einen pnp-Transistor (102) enthalt, der m der folgenden Reihenfolge anemandergrenzend einen p- dotierten Emitterbereich (118), einen n-dotierten Basisbereich (116) und einen p-dotierten Kollektorbereich (114) enthalt, mit den ohne Beschrankungen durch die vorgegebene Reihenfolge ausgeführten Verfahrensschritten :
Aufbringen einer Isolierschicht (140) auf em emkristallmes Halbleαtermaterαal (126), Strukturαeren der Isolαerschαcht (140) unter Erzeugung mindestens einer Aussparung (142), unter der der Basisbereich (116) des pnp-Transistors (102) angeordnet ist oder angeordnet wird,
Aufbringen einer Anschlussschicht (260) aus elektrisch leit- fahigem Material oder in em solches Material umwandelbares Material auf die strukturierte Isolierschicht (140) ,
Strukturieren der Anschlussschicht (260) unter Erzeugung eines Emαtteranschlussbereαches (120) für den Emitterbereich (118) des pnp-Transistors (102) m der Aussparung (142) und überlappend zur Isolierschicht (140) außerhalb der Aussparung (142),
Erzeugen des Basisbereiches (184) des npn-Transistors (104) in einer Aussparung der Isolierschicht (140) nach dem Strukturieren der Anschlussschicht (260) .
13. Verfahren nach Anspruch 12, g e k e n n z e i c hn e t d u r c h die Schritte:
Strukturieren der Anschlussschicht (260) unter gleichzeitiger Erzeugung eines vorzugsweise polykπstallinen Basisanschluss- bereichs (210, 212) zum Anschluss des Basisbereichs (184) des npn-Transistors (104) .
14. Verfahren nach Anspruch 12 oder 13, g e k e n n z e i c h n e t du r c h die Schritte: Aufbringen einer weiteren Anschlussschicht aus elektrisch leitfahigem Material oder aus m em solches Material umwandelbarem Material nach dem Erzeugen des Basisbereiches (184) des npn-Transistors (104), Strukturieren der weiteren Anschlussschicht unter Erzeugung eines Emitteranschlussbereiches (188) für den Emitterbereich (186) des npn-Transistors (104) oder eines Kollektoran- schlussbereiches (204) für den Kollektor (182) des npn- Transistors (104) oder unter Erzeugung sowohl eines Emitteranschlussbereiches (188) für den Emitterbereich (186) des npn-Transistors (104) als auch eines Kollektoranschlussbereiches (204) für den Kollektor (182) des npn-Transistors (104), wobei auch mindestens em Anschlussbereich für den Basisbereich (116) des pnp-Transistors (102) erzeugt wird oder wobei die weitere Anschlussschicht Gebieten des pnp-Transistors (102) vollständig entfernt wird.
15. Verfahren nach einem der Ansprüche 12 bis 14, gekenn z ei chnet durch die Schritte: Erzeugen von Anschlüssen (150, 152) aus Metall oder von metallhaltigen Anschlüssen, wobei mindestens em Anschluss zum Anschluss des Basisberei- ches (116) des pnp-Transistors (102) die Isolierschicht (140) durchdringt .
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