JPH10321730A - 半導体装置及びその製造方法並びに通信装置 - Google Patents
半導体装置及びその製造方法並びに通信装置Info
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- JPH10321730A JPH10321730A JP9133482A JP13348297A JPH10321730A JP H10321730 A JPH10321730 A JP H10321730A JP 9133482 A JP9133482 A JP 9133482A JP 13348297 A JP13348297 A JP 13348297A JP H10321730 A JPH10321730 A JP H10321730A
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Abstract
(57)【要約】
【課題】高電流増幅率、高耐圧のバイポーラトランジス
タと高速動作可能なバイポーラトランジスタを同一半導
体基板に形成する。 【解決手段】Ｎ型エピタキシャル層３の表面に設けたシ
リコン窒化膜６の開口７内に、イオン注入により比較的
低濃度のベース層１８を形成した高電流増幅率、高耐圧
のバイポーラトランジスタを形成するとともに、シリコ
ン窒化膜６の開口１４内に、エピタキシャルベース技術
で比較的高濃度且つ浅接合のベース層１５を形成した高
速動作可能なバイポーラトランジスタを形成する。
タと高速動作可能なバイポーラトランジスタを同一半導
体基板に形成する。 【解決手段】Ｎ型エピタキシャル層３の表面に設けたシ
リコン窒化膜６の開口７内に、イオン注入により比較的
低濃度のベース層１８を形成した高電流増幅率、高耐圧
のバイポーラトランジスタを形成するとともに、シリコ
ン窒化膜６の開口１４内に、エピタキシャルベース技術
で比較的高濃度且つ浅接合のベース層１５を形成した高
速動作可能なバイポーラトランジスタを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、高電流増
幅率、高耐圧等が要求されるバイポーラトランジスタと
高速動作が要求されるバイポーラトランジスタを同一半
導体基板に形成可能な半導体装置及びその製造方法並び
にその半導体装置を備えた通信装置に関する。
幅率、高耐圧等が要求されるバイポーラトランジスタと
高速動作が要求されるバイポーラトランジスタを同一半
導体基板に形成可能な半導体装置及びその製造方法並び
にその半導体装置を備えた通信装置に関する。
【０００２】
【従来の技術】例えば、通信装置の周波数変換器等に用
いられる高周波用のバイポーラトランジスタには高速動
作が要求される。このバイポーラトランジスタの高速化
のためには、ベースの浅接合化によるベース走行時間の
短縮とベースの低抵抗化が重要である。
いられる高周波用のバイポーラトランジスタには高速動
作が要求される。このバイポーラトランジスタの高速化
のためには、ベースの浅接合化によるベース走行時間の
短縮とベースの低抵抗化が重要である。
【０００３】しかし、従来多用されているイオン注入法
でベースを形成する方法では、不純物の濃度プロファイ
ルのチャネリングテイルの問題から、浅接合化は困難で
あり、また、低抵抗化のために不純物を高濃度にイオン
注入すると、イオン注入のダメージによる結晶欠陥発生
の問題も有った。
でベースを形成する方法では、不純物の濃度プロファイ
ルのチャネリングテイルの問題から、浅接合化は困難で
あり、また、低抵抗化のために不純物を高濃度にイオン
注入すると、イオン注入のダメージによる結晶欠陥発生
の問題も有った。
【０００４】そこで、バイポーラトランジスタのベース
層をエピタキシャル技術で形成するエピタキシャルベー
ス技術が、実質５０ｎｍ厚程度のベース層を高濃度且つ
高精度に形成することを可能とし、バイポーラトランジ
スタの高速化のためのキーテクノロジーとして注目され
ている。実際、このエピタキシャルベース技術により、
最大遮断周波数が５０ＧＨｚを越える高速なバイポーラ
トランジスタが実現されている。
層をエピタキシャル技術で形成するエピタキシャルベー
ス技術が、実質５０ｎｍ厚程度のベース層を高濃度且つ
高精度に形成することを可能とし、バイポーラトランジ
スタの高速化のためのキーテクノロジーとして注目され
ている。実際、このエピタキシャルベース技術により、
最大遮断周波数が５０ＧＨｚを越える高速なバイポーラ
トランジスタが実現されている。
【０００５】
【発明が解決しようとする課題】一方、バイポーラトラ
ンジスタに要求される性能は高速性のみならず、例え
ば、電力用のバイポーラトランジスタや、陰極線管（Ｃ
ＲＴ）等の駆動回路に用いられるバイポーラトランジス
タには、高電流増幅率、高耐圧等の要求が有る。
ンジスタに要求される性能は高速性のみならず、例え
ば、電力用のバイポーラトランジスタや、陰極線管（Ｃ
ＲＴ）等の駆動回路に用いられるバイポーラトランジス
タには、高電流増幅率、高耐圧等の要求が有る。
【０００６】この時、上述したベース層の高濃度化は、
バイポーラトランジスタの高速化のための重要技術であ
る一方で、次のような欠点も有する。
バイポーラトランジスタの高速化のための重要技術であ
る一方で、次のような欠点も有する。
【０００７】即ち、 （１）エミッタ注入効率の低下により電流増幅率βが低
下し、エミッタ蓄積時間τe が増大する。 （２）エミッタ−ベース間接合濃度の増大により電界強
度が増大し、エミッタ−ベース間耐圧ＢＶeb0 が低下す
る。
下し、エミッタ蓄積時間τe が増大する。 （２）エミッタ−ベース間接合濃度の増大により電界強
度が増大し、エミッタ−ベース間耐圧ＢＶeb0 が低下す
る。
【０００８】従って、高電流増幅率（高β）や高耐圧
（高ＢＶeb0 ）が要求される用途では、ベース層の高濃
度化は却って不適当である。即ち、この用途のバイポー
ラトランジスタは、上述したエピタキシャルベース技術
よりも、通常のイオン注入法で形成する方が好ましい。
（高ＢＶeb0 ）が要求される用途では、ベース層の高濃
度化は却って不適当である。即ち、この用途のバイポー
ラトランジスタは、上述したエピタキシャルベース技術
よりも、通常のイオン注入法で形成する方が好ましい。
【０００９】しかし、従来は、上述したエピタキシャル
ベース技術によるバイポーラトランジスタの形成プロセ
スと、通常のイオン注入法によるバイポーラトランジス
タの形成プロセスとを互いに整合させて並行的に行う技
術が確立されていなかったため、それらを同一チップに
形成することが極めて困難であった。
ベース技術によるバイポーラトランジスタの形成プロセ
スと、通常のイオン注入法によるバイポーラトランジス
タの形成プロセスとを互いに整合させて並行的に行う技
術が確立されていなかったため、それらを同一チップに
形成することが極めて困難であった。
【００１０】この結果、従来は、バイポーラトランジス
タに高速性が要求される回路と、バイポーラトランジス
タに高電流増幅率、高耐圧が要求される回路とは、互い
に別チップに形成されていた。このため、例えば、高速
動作が要求される周波数変換回路等と、高電流増幅率、
高耐圧が要求されるＣＲＴ用の駆動回路や外部記憶装置
に対する入出力回路等を備えた通信装置を製造する場
合、それらの回路を搭載したチップを個々に装置に組み
込んだり、それらのチップ間を配線で接続したりする工
程が必要であり、不便であった。
タに高速性が要求される回路と、バイポーラトランジス
タに高電流増幅率、高耐圧が要求される回路とは、互い
に別チップに形成されていた。このため、例えば、高速
動作が要求される周波数変換回路等と、高電流増幅率、
高耐圧が要求されるＣＲＴ用の駆動回路や外部記憶装置
に対する入出力回路等を備えた通信装置を製造する場
合、それらの回路を搭載したチップを個々に装置に組み
込んだり、それらのチップ間を配線で接続したりする工
程が必要であり、不便であった。
【００１１】そこで、本発明の目的は、例えば、イオン
注入法による高電流増幅率、高耐圧のバイポーラトラン
ジスタとエピタキシャルベース技術による高速動作可能
なバイポーラトランジスタとが同一半導体基板に形成さ
れた半導体装置及びその簡便な製造方法並びにその半導
体装置を備えた通信装置を提供することである。
注入法による高電流増幅率、高耐圧のバイポーラトラン
ジスタとエピタキシャルベース技術による高速動作可能
なバイポーラトランジスタとが同一半導体基板に形成さ
れた半導体装置及びその簡便な製造方法並びにその半導
体装置を備えた通信装置を提供することである。
【００１２】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置は、半導体基板の第１導電型の基板
表面部をコレクタ、前記基板表面部の表面領域に設けら
れた第２導電型の第１の拡散層をベース、前記第１の拡
散層の表面領域に設けられた第１導電型の第２の拡散層
をエミッタとする第１のバイポーラトランジスタと、前
記基板表面部をコレクタ、前記基板表面部の上に設けら
れた第２導電型の半導体エピタキシャル層をベース、前
記半導体エピタキシャル層の表面領域に設けられた第１
導電型の第３の拡散層をエミッタとする第２のバイポー
ラトランジスタと、を有する。
本発明の半導体装置は、半導体基板の第１導電型の基板
表面部をコレクタ、前記基板表面部の表面領域に設けら
れた第２導電型の第１の拡散層をベース、前記第１の拡
散層の表面領域に設けられた第１導電型の第２の拡散層
をエミッタとする第１のバイポーラトランジスタと、前
記基板表面部をコレクタ、前記基板表面部の上に設けら
れた第２導電型の半導体エピタキシャル層をベース、前
記半導体エピタキシャル層の表面領域に設けられた第１
導電型の第３の拡散層をエミッタとする第２のバイポー
ラトランジスタと、を有する。
【００１３】また、本発明の半導体装置の製造方法は、
半導体基板の第１導電型の基板表面部に第１の素子形成
領域及び第２の素子形成領域を夫々形成する工程と、前
記第１及び第２の素子形成領域を含む前記基板表面部上
に第１の絶縁膜を形成する工程と、前記第１の素子形成
領域の所定位置において前記第１の絶縁膜に第１の開口
を形成する工程と、前記第１の開口内の前記基板表面部
上及び前記第１の絶縁膜上に第１の導電膜を形成した
後、この第１の導電膜をパターニングして、前記第１の
素子形成領域においては前記第１の開口を含む所定領域
に、前記第２の素子形成領域においては所定領域に夫々
前記第１の導電膜を残す工程と、前記第１及び第２の素
子形成領域に夫々残された前記第１の導電膜上及び前記
第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記
第１の素子形成領域において、前記第１の開口内の所定
位置に前記第２の絶縁膜及び前記第１の導電膜を貫通す
る第１の貫通孔を形成するとともに、前記第２の素子形
成領域の所定位置に前記第２の絶縁膜及び前記第１の導
電膜を貫通する第２の貫通孔を形成する工程と、少なく
とも前記第１の素子形成領域において、前記第１の貫通
孔内に露出している前記基板表面部の表面及び前記第１
の導電膜の側面に第３の絶縁膜を形成する工程と、前記
第２の素子形成領域において、前記第２の貫通孔を通じ
て前記第１の絶縁膜をエッチングし、前記第１の絶縁膜
に前記貫通孔よりも大きい第２の開口を形成する工程
と、前記第２の素子形成領域において、前記第２の開口
内の前記基板表面部上に、第２導電型の不純物を含有す
る半導体エピタキシャル層を形成する工程と、前記第２
の素子形成領域をマスクした状態で、前記第１の素子形
成領域において、前記第１の貫通孔を通じて前記基板表
面部の表面領域に第２導電型の不純物を導入し、前記第
１の貫通孔の下の前記基板表面部の表面領域に第２導電
型の第１の拡散層を形成する工程と、前記第１及び第２
の貫通孔内を含む前記第２の絶縁膜上の全面に第４の絶
縁膜を形成した後、この第４の絶縁膜を異方性エッチン
グして、前記第１及び第２の貫通孔の側壁にのみ前記第
４の絶縁膜を残す工程と、前記第４の絶縁膜が側壁に残
された前記第１及び第２の貫通孔内を含む前記第２の絶
縁膜上の全面に、第１導電型の不純物を含有する第２の
導電膜を形成した後、この第２の導電膜をパターニング
して、前記第１及び第２の素子形成領域において夫々前
記第１及び第２の貫通孔を含む領域に前記第２の導電膜
を残す工程と、前記第２の導電膜から第１導電型の不純
物を拡散させて、前記第１の素子形成領域においては、
前記第２の導電膜の下の前記第１の拡散層の表面領域に
第１導電型の第２の拡散層を形成するとともに、前記第
２の素子形成領域においては、前記第２の導電膜の下の
前記半導体エピタキシャル層の表面領域に第１導電型の
第３の拡散層を形成する工程と、を有する。
半導体基板の第１導電型の基板表面部に第１の素子形成
領域及び第２の素子形成領域を夫々形成する工程と、前
記第１及び第２の素子形成領域を含む前記基板表面部上
に第１の絶縁膜を形成する工程と、前記第１の素子形成
領域の所定位置において前記第１の絶縁膜に第１の開口
を形成する工程と、前記第１の開口内の前記基板表面部
上及び前記第１の絶縁膜上に第１の導電膜を形成した
後、この第１の導電膜をパターニングして、前記第１の
素子形成領域においては前記第１の開口を含む所定領域
に、前記第２の素子形成領域においては所定領域に夫々
前記第１の導電膜を残す工程と、前記第１及び第２の素
子形成領域に夫々残された前記第１の導電膜上及び前記
第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記
第１の素子形成領域において、前記第１の開口内の所定
位置に前記第２の絶縁膜及び前記第１の導電膜を貫通す
る第１の貫通孔を形成するとともに、前記第２の素子形
成領域の所定位置に前記第２の絶縁膜及び前記第１の導
電膜を貫通する第２の貫通孔を形成する工程と、少なく
とも前記第１の素子形成領域において、前記第１の貫通
孔内に露出している前記基板表面部の表面及び前記第１
の導電膜の側面に第３の絶縁膜を形成する工程と、前記
第２の素子形成領域において、前記第２の貫通孔を通じ
て前記第１の絶縁膜をエッチングし、前記第１の絶縁膜
に前記貫通孔よりも大きい第２の開口を形成する工程
と、前記第２の素子形成領域において、前記第２の開口
内の前記基板表面部上に、第２導電型の不純物を含有す
る半導体エピタキシャル層を形成する工程と、前記第２
の素子形成領域をマスクした状態で、前記第１の素子形
成領域において、前記第１の貫通孔を通じて前記基板表
面部の表面領域に第２導電型の不純物を導入し、前記第
１の貫通孔の下の前記基板表面部の表面領域に第２導電
型の第１の拡散層を形成する工程と、前記第１及び第２
の貫通孔内を含む前記第２の絶縁膜上の全面に第４の絶
縁膜を形成した後、この第４の絶縁膜を異方性エッチン
グして、前記第１及び第２の貫通孔の側壁にのみ前記第
４の絶縁膜を残す工程と、前記第４の絶縁膜が側壁に残
された前記第１及び第２の貫通孔内を含む前記第２の絶
縁膜上の全面に、第１導電型の不純物を含有する第２の
導電膜を形成した後、この第２の導電膜をパターニング
して、前記第１及び第２の素子形成領域において夫々前
記第１及び第２の貫通孔を含む領域に前記第２の導電膜
を残す工程と、前記第２の導電膜から第１導電型の不純
物を拡散させて、前記第１の素子形成領域においては、
前記第２の導電膜の下の前記第１の拡散層の表面領域に
第１導電型の第２の拡散層を形成するとともに、前記第
２の素子形成領域においては、前記第２の導電膜の下の
前記半導体エピタキシャル層の表面領域に第１導電型の
第３の拡散層を形成する工程と、を有する。
【００１４】また、本発明の別の態様による半導体装置
は、第１導電型の第１の基板表面部と第２導電型の第２
の基板表面部とを有する半導体基板の前記第１の基板表
面部をコレクタ、前記第１の基板表面部の表面領域に設
けられた第２導電型の第１の拡散層をベース、前記第１
の拡散層の表面領域に設けられた第１導電型の第２の拡
散層をエミッタとする第１のバイポーラトランジスタ
と、前記第２の基板表面部をコレクタ、前記第２の基板
表面部の上に設けられた第１導電型の半導体エピタキシ
ャル層をベース、前記半導体エピタキシャル層の表面領
域に設けられた第２導電型の第３の拡散層をエミッタと
する第２のバイポーラトランジスタと、を有する。
は、第１導電型の第１の基板表面部と第２導電型の第２
の基板表面部とを有する半導体基板の前記第１の基板表
面部をコレクタ、前記第１の基板表面部の表面領域に設
けられた第２導電型の第１の拡散層をベース、前記第１
の拡散層の表面領域に設けられた第１導電型の第２の拡
散層をエミッタとする第１のバイポーラトランジスタ
と、前記第２の基板表面部をコレクタ、前記第２の基板
表面部の上に設けられた第１導電型の半導体エピタキシ
ャル層をベース、前記半導体エピタキシャル層の表面領
域に設けられた第２導電型の第３の拡散層をエミッタと
する第２のバイポーラトランジスタと、を有する。
【００１５】更に、本発明の通信装置は、半導体基板の
第１導電型の基板表面部をコレクタ、前記基板表面部の
表面領域に設けられた第２導電型の第１の拡散層をベー
ス、前記第１の拡散層の表面領域に設けられた第１導電
型の第２の拡散層をエミッタとする第１のバイポーラト
ランジスタを含む第１の回路と、前記基板表面部をコレ
クタ、前記基板表面部の上に設けられた第２導電型の半
導体エピタキシャル層をベース、前記半導体エピタキシ
ャル層の表面領域に設けられた第１導電型の第３の拡散
層をエミッタとする第２のバイポーラトランジスタを含
む第２の回路と、を備える。
第１導電型の基板表面部をコレクタ、前記基板表面部の
表面領域に設けられた第２導電型の第１の拡散層をベー
ス、前記第１の拡散層の表面領域に設けられた第１導電
型の第２の拡散層をエミッタとする第１のバイポーラト
ランジスタを含む第１の回路と、前記基板表面部をコレ
クタ、前記基板表面部の上に設けられた第２導電型の半
導体エピタキシャル層をベース、前記半導体エピタキシ
ャル層の表面領域に設けられた第１導電型の第３の拡散
層をエミッタとする第２のバイポーラトランジスタを含
む第２の回路と、を備える。
【００１６】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００１７】〔第１の実施の形態〕まず、図１〜図１１
を参照して、本発明の第１の実施の形態による半導体装
置を、その製造方法に従い説明する。
を参照して、本発明の第１の実施の形態による半導体装
置を、その製造方法に従い説明する。
【００１８】なお、図１〜図１１の各図において、左側
に、高電流増幅率、高耐圧のバイポーラトランジスタを
形成する領域を、右側に、高速動作可能なバイポーラト
ランジスタを形成する領域を夫々示す。
に、高電流増幅率、高耐圧のバイポーラトランジスタを
形成する領域を、右側に、高速動作可能なバイポーラト
ランジスタを形成する領域を夫々示す。
【００１９】まず、図１に示すように、Ｐ型単結晶シリ
コン半導体基板１の表面領域に、例えば、イオン注入法
により、Ｎ+ 埋め込み層２を形成した後、シリコン基板
１の表面全面にＮ型エピタキシャル層３を成長させる。
コン半導体基板１の表面領域に、例えば、イオン注入法
により、Ｎ+ 埋め込み層２を形成した後、シリコン基板
１の表面全面にＮ型エピタキシャル層３を成長させる。
【００２０】次に、例えば、この基板表面部を構成する
Ｎ型エピタキシャル層３を選択的に熱酸化して、フィー
ルド酸化膜４を形成し、これにより、相対的に、フィー
ルド酸化膜４で囲まれた素子形成領域Ａ、Ｂを夫々形成
する。更に、各素子形成領域Ａ、ＢのＮ型エピタキシャ
ル層３に、例えば、イオン注入法により、コレクタ取り
出し用のＮ+ 層５を形成する。
Ｎ型エピタキシャル層３を選択的に熱酸化して、フィー
ルド酸化膜４を形成し、これにより、相対的に、フィー
ルド酸化膜４で囲まれた素子形成領域Ａ、Ｂを夫々形成
する。更に、各素子形成領域Ａ、ＢのＮ型エピタキシャ
ル層３に、例えば、イオン注入法により、コレクタ取り
出し用のＮ+ 層５を形成する。
【００２１】しかる後、全面に、例えば、化学的気相成
長（ＣＶＤ）法により、膜厚１００ｎｍ程度のシリコン
窒化膜６を形成する。なお、このシリコン窒化膜６の代
わりに、例えば、シリコン窒化膜と比較的薄いシリコン
酸化膜との積層膜、いわゆるＮＯ複合膜を用いても良
い。
長（ＣＶＤ）法により、膜厚１００ｎｍ程度のシリコン
窒化膜６を形成する。なお、このシリコン窒化膜６の代
わりに、例えば、シリコン窒化膜と比較的薄いシリコン
酸化膜との積層膜、いわゆるＮＯ複合膜を用いても良
い。
【００２２】次に、図２に示すように、フォトリソグラ
フィー及びエッチングにより、素子形成領域Ａにおける
所定位置のシリコン窒化膜６に開口７を形成する。
フィー及びエッチングにより、素子形成領域Ａにおける
所定位置のシリコン窒化膜６に開口７を形成する。
【００２３】次に、図３に示すように、ＣＶＤ法によ
り、Ｐ型不純物が比較的高濃度にドープされた、例え
ば、膜厚２００ｎｍ程度のポリシリコン膜８を全面に形
成した後、フォトリソグラフィー及びドライエッチング
により、このポリシリコン膜８をパターニングして、図
示の如く、素子形成領域Ａにおいては、開口７を含む所
定領域に、素子形成領域Ｂにおいては、後にバイポーラ
トランジスタのベース層を形成する領域を含む所定領域
に、夫々、ポリシリコン膜８ａ、８ｂを残す。
り、Ｐ型不純物が比較的高濃度にドープされた、例え
ば、膜厚２００ｎｍ程度のポリシリコン膜８を全面に形
成した後、フォトリソグラフィー及びドライエッチング
により、このポリシリコン膜８をパターニングして、図
示の如く、素子形成領域Ａにおいては、開口７を含む所
定領域に、素子形成領域Ｂにおいては、後にバイポーラ
トランジスタのベース層を形成する領域を含む所定領域
に、夫々、ポリシリコン膜８ａ、８ｂを残す。
【００２４】なお、ポリシリコン膜８へのＰ型不純物の
導入は、ＣＶＤ時に同時に行っても良く、また、成膜後
のイオン注入により行っても良い。例えば、成膜後に、
加速エネルギー２０ＫｅＶ程度、ドーズ量５×１０15／
ｃｍ2 程度の条件でホウ素（Ｂ）をイオン注入すること
により、ポリシリコン膜８中の不純物濃度を１×１０20
／ｃｍ3 程度以上に高濃度化することができる。
導入は、ＣＶＤ時に同時に行っても良く、また、成膜後
のイオン注入により行っても良い。例えば、成膜後に、
加速エネルギー２０ＫｅＶ程度、ドーズ量５×１０15／
ｃｍ2 程度の条件でホウ素（Ｂ）をイオン注入すること
により、ポリシリコン膜８中の不純物濃度を１×１０20
／ｃｍ3 程度以上に高濃度化することができる。
【００２５】次に、図４に示すように、ＣＶＤ法によ
り、全面に、例えば、膜厚３００ｎｍ程度のシリコン酸
化膜９を形成する。
り、全面に、例えば、膜厚３００ｎｍ程度のシリコン酸
化膜９を形成する。
【００２６】次に、フォトリソグラフィー及びドライエ
ッチングにより、シリコン酸化膜９及びポリシリコン膜
８ａ、８ｂを順次加工して、それらの所定位置に夫々開
口を形成する。即ち、素子形成領域Ａにおいては、シリ
コン窒化膜６の開口７の領域内に、シリコン酸化膜９及
びポリシリコン膜８ａを貫通する貫通孔１０を形成し
て、基板表面部であるＮ型エピタキシャル層３を露出さ
せる。一方、素子形成領域Ｂにおいては、後にバイポー
ラトランジスタのベース層を形成する領域にシリコン酸
化膜９及びポリシリコン膜８ｂを貫通する貫通孔１１を
形成する。この時、この素子形成領域Ｂにおいては、シ
リコン窒化膜６がポリシリコン膜８ｂのエッチング時に
エッチングストッパーとして機能するので、貫通孔１１
は、このシリコン窒化膜６上のシリコン酸化膜９とポリ
シリコン膜８ｂのみを貫通して形成される。
ッチングにより、シリコン酸化膜９及びポリシリコン膜
８ａ、８ｂを順次加工して、それらの所定位置に夫々開
口を形成する。即ち、素子形成領域Ａにおいては、シリ
コン窒化膜６の開口７の領域内に、シリコン酸化膜９及
びポリシリコン膜８ａを貫通する貫通孔１０を形成し
て、基板表面部であるＮ型エピタキシャル層３を露出さ
せる。一方、素子形成領域Ｂにおいては、後にバイポー
ラトランジスタのベース層を形成する領域にシリコン酸
化膜９及びポリシリコン膜８ｂを貫通する貫通孔１１を
形成する。この時、この素子形成領域Ｂにおいては、シ
リコン窒化膜６がポリシリコン膜８ｂのエッチング時に
エッチングストッパーとして機能するので、貫通孔１１
は、このシリコン窒化膜６上のシリコン酸化膜９とポリ
シリコン膜８ｂのみを貫通して形成される。
【００２７】次に、図５に示すように、貫通孔１０内に
露出しているポリシリコン膜８ａの側面部分及びＮ型エ
ピタキシャル層３の表面部分、並びに、貫通孔１１内に
露出しているポリシリコン膜８ｂの側面部分を夫々熱酸
化して、それらの部分に、例えば、膜厚１０〜３０ｎｍ
程度のシリコン酸化膜１２、１３を形成する。なお、例
えば、素子形成領域Ｂにおけるポリシリコン膜８ｂの側
面部分に絶縁膜を設けない場合には、その素子形成領域
Ｂをマスクした状態で、素子形成領域Ａにおける貫通孔
１０内のポリシリコン膜８ａの側面上及びＮ型エピタキ
シャル層３上に、ＣＶＤ法により、シリコン酸化膜を形
成しても良い。
露出しているポリシリコン膜８ａの側面部分及びＮ型エ
ピタキシャル層３の表面部分、並びに、貫通孔１１内に
露出しているポリシリコン膜８ｂの側面部分を夫々熱酸
化して、それらの部分に、例えば、膜厚１０〜３０ｎｍ
程度のシリコン酸化膜１２、１３を形成する。なお、例
えば、素子形成領域Ｂにおけるポリシリコン膜８ｂの側
面部分に絶縁膜を設けない場合には、その素子形成領域
Ｂをマスクした状態で、素子形成領域Ａにおける貫通孔
１０内のポリシリコン膜８ａの側面上及びＮ型エピタキ
シャル層３上に、ＣＶＤ法により、シリコン酸化膜を形
成しても良い。
【００２８】次に、図６に示すように、例えば、加熱し
たリン酸溶液により、素子形成領域Ｂの貫通孔１１を通
じてシリコン窒化膜６をウェットエッチングし、このシ
リコン窒化膜６に、貫通孔１１よりも広い開口１４を形
成する。このように、開口１４は、特にマスク工程を必
要とせず、貫通孔１１に対しセルフアライン（自己整
合）で形成される。なお、このウェットエッチング時、
素子形成領域Ａの貫通孔１０内は、実質的に殆ど影響を
受けない。
たリン酸溶液により、素子形成領域Ｂの貫通孔１１を通
じてシリコン窒化膜６をウェットエッチングし、このシ
リコン窒化膜６に、貫通孔１１よりも広い開口１４を形
成する。このように、開口１４は、特にマスク工程を必
要とせず、貫通孔１１に対しセルフアライン（自己整
合）で形成される。なお、このウェットエッチング時、
素子形成領域Ａの貫通孔１０内は、実質的に殆ど影響を
受けない。
【００２９】次に、図７に示すように、素子形成領域Ｂ
の貫通孔１１及び開口１４を通じて、選択エピタキシャ
ル技術により、開口１４内に露出しているＮ型エピタキ
シャル層３上にＰ型のエピタキシャルベース層１５を成
長させる。
の貫通孔１１及び開口１４を通じて、選択エピタキシャ
ル技術により、開口１４内に露出しているＮ型エピタキ
シャル層３上にＰ型のエピタキシャルベース層１５を成
長させる。
【００３０】例えば、Ｈ2 ／ＳｉＨ2 Ｃｌ2 ／ＨＣＬ／
ＧｅＨ4 ／Ｂ2 Ｈ6 の混合ガスを用いた、例えば、７２
５℃、１０Torrの条件でエピタキシャル成長を行わせる
ことにより、ホウ素（Ｂ）を含有したＳｉＧｅからなる
Ｐ型エピタキシャルベース層１５を形成することができ
る。なお、バイポーラトランジスタの高速性という観点
からはベース層がＧｅ（ゲルマニウム）を含有している
方が好ましいが、上述した混合ガスの組成を変更するこ
とにより、Ｓｉ（シリコン）単独のＰ型エピタキシャル
ベース層を形成することも勿論可能である。
ＧｅＨ4 ／Ｂ2 Ｈ6 の混合ガスを用いた、例えば、７２
５℃、１０Torrの条件でエピタキシャル成長を行わせる
ことにより、ホウ素（Ｂ）を含有したＳｉＧｅからなる
Ｐ型エピタキシャルベース層１５を形成することができ
る。なお、バイポーラトランジスタの高速性という観点
からはベース層がＧｅ（ゲルマニウム）を含有している
方が好ましいが、上述した混合ガスの組成を変更するこ
とにより、Ｓｉ（シリコン）単独のＰ型エピタキシャル
ベース層を形成することも勿論可能である。
【００３１】また、シリコン窒化膜６の開口１４を、貫
通孔１１によるポリシリコン膜８ｂの開口よりも広く形
成しておくことにより、開口１４内のポリシリコン膜８
ｂとＮ型エピタキシャル層３とにより挟まれた空隙で
は、ポリシリコン膜８ｂの下面からも結晶が成長する。
この結果、ポリシリコン膜８ｂからＰ型不純物がエピタ
キシャルベース層１５に拡散するとともに、エピタキシ
ャルベース層１５全体の結晶性が良くなるという効果も
有る。
通孔１１によるポリシリコン膜８ｂの開口よりも広く形
成しておくことにより、開口１４内のポリシリコン膜８
ｂとＮ型エピタキシャル層３とにより挟まれた空隙で
は、ポリシリコン膜８ｂの下面からも結晶が成長する。
この結果、ポリシリコン膜８ｂからＰ型不純物がエピタ
キシャルベース層１５に拡散するとともに、エピタキシ
ャルベース層１５全体の結晶性が良くなるという効果も
有る。
【００３２】更に、貫通孔１１内面のポリシリコン膜８
ｂ側面に設けたシリコン酸化膜１３により、このポリシ
リコン膜８ｂ側面からのエピタキシャル成長が防止され
るので、エピタキシャルベース層１５は実質的に下から
のみ成長し、その結果、全体的に結晶性及び形状性の良
いエピタキシャルベース層１５が形成される。なお、こ
のポリシリコン膜８ｂ側面の絶縁膜は、必ずしも必要な
ものではない。
ｂ側面に設けたシリコン酸化膜１３により、このポリシ
リコン膜８ｂ側面からのエピタキシャル成長が防止され
るので、エピタキシャルベース層１５は実質的に下から
のみ成長し、その結果、全体的に結晶性及び形状性の良
いエピタキシャルベース層１５が形成される。なお、こ
のポリシリコン膜８ｂ側面の絶縁膜は、必ずしも必要な
ものではない。
【００３３】また、このエピタキシャル処理時、素子形
成領域Ａの貫通孔１０内では、先に形成したシリコン酸
化膜１２が保護膜として機能するので、エピタキシャル
層は成長しない。
成領域Ａの貫通孔１０内では、先に形成したシリコン酸
化膜１２が保護膜として機能するので、エピタキシャル
層は成長しない。
【００３４】次に、図８に示すように、素子形成領域Ｂ
をフォトレジスト１６で覆い、この状態で、全面に、ホ
ウ素（Ｂ）等のＰ型不純物１７をイオン注入する。これ
により、素子形成領域Ａの貫通孔１０を通じて、Ｐ型不
純物１７がＮ型エピタキシャル層３の表面領域に導入さ
れる。そこで、この後、熱処理を行って、そのＮ型エピ
タキシャル層３の表面領域に導入したＰ型不純物１７を
活性化することにより、図示の如く、Ｎ型エピタキシャ
ル層３の表面領域に貫通孔１０に実質的に整合したＰ型
ベース層１８が形成される。なお、このＰ型不純物１７
の活性化のための熱処理は、例えば、後の各種ＣＶＤ工
程の際の熱処理で兼用しても良い。
をフォトレジスト１６で覆い、この状態で、全面に、ホ
ウ素（Ｂ）等のＰ型不純物１７をイオン注入する。これ
により、素子形成領域Ａの貫通孔１０を通じて、Ｐ型不
純物１７がＮ型エピタキシャル層３の表面領域に導入さ
れる。そこで、この後、熱処理を行って、そのＮ型エピ
タキシャル層３の表面領域に導入したＰ型不純物１７を
活性化することにより、図示の如く、Ｎ型エピタキシャ
ル層３の表面領域に貫通孔１０に実質的に整合したＰ型
ベース層１８が形成される。なお、このＰ型不純物１７
の活性化のための熱処理は、例えば、後の各種ＣＶＤ工
程の際の熱処理で兼用しても良い。
【００３５】このイオン注入時、貫通孔１０内のＮ型エ
ピタキシャル層３表面に予め形成したシリコン酸化膜１
２が、イオン注入のバッファ層として機能するので、Ｎ
型エピタキシャル層３表面領域へのイオン注入によるダ
メージが少なくなる。
ピタキシャル層３表面に予め形成したシリコン酸化膜１
２が、イオン注入のバッファ層として機能するので、Ｎ
型エピタキシャル層３表面領域へのイオン注入によるダ
メージが少なくなる。
【００３６】このように、本実施の形態では、素子形成
領域Ａにおけるバイポーラトランジスタのベース層をイ
オン注入法で形成し、素子形成領域Ｂにおけるバイポー
ラトランジスタのベース層を、エピタキシャル技術で形
成する。従って、高電流増幅率、高耐圧のバイポーラト
ランジスタと高速のバイポーラトランジスタを同一基板
上に形成することが可能となる。
領域Ａにおけるバイポーラトランジスタのベース層をイ
オン注入法で形成し、素子形成領域Ｂにおけるバイポー
ラトランジスタのベース層を、エピタキシャル技術で形
成する。従って、高電流増幅率、高耐圧のバイポーラト
ランジスタと高速のバイポーラトランジスタを同一基板
上に形成することが可能となる。
【００３７】例えば、素子形成領域Ｂにおいてエピタキ
シャル技術でベース層を形成するバイポーラトランジス
タでは、高速化の要請から、高濃度且つ浅接合の濃度プ
ロファイルとするため、例えば、エミッタ接地の直流電
流増幅率ｈFEが、最大でも数百程度、エミッタ−ベース
間耐圧ＢＶeb0 が、最大でも５Ｖ程度であるのに対し、
素子形成領域Ａにおいてイオン注入でベース層を形成す
るバイポーラトランジスタでは、例えば、ホウ素（Ｂ）
のイオン注入条件を、加速電圧３０〜７０ＫｅＶ、ドー
ズ量１×１０12〜５×１０13／ｃｍ2 の範囲で制御する
ことにより、ｈ FEを７０〜１５００の範囲、ＢＶeb0 を
４〜１５Ｖの範囲に夫々制御することが可能である。
シャル技術でベース層を形成するバイポーラトランジス
タでは、高速化の要請から、高濃度且つ浅接合の濃度プ
ロファイルとするため、例えば、エミッタ接地の直流電
流増幅率ｈFEが、最大でも数百程度、エミッタ−ベース
間耐圧ＢＶeb0 が、最大でも５Ｖ程度であるのに対し、
素子形成領域Ａにおいてイオン注入でベース層を形成す
るバイポーラトランジスタでは、例えば、ホウ素（Ｂ）
のイオン注入条件を、加速電圧３０〜７０ＫｅＶ、ドー
ズ量１×１０12〜５×１０13／ｃｍ2 の範囲で制御する
ことにより、ｈ FEを７０〜１５００の範囲、ＢＶeb0 を
４〜１５Ｖの範囲に夫々制御することが可能である。
【００３８】なお、素子形成領域ＡにおけるＰ型ベース
層１８の形成は、上述したイオン注入法以外に、例え
ば、ドープドＳｉＯ2 やドープドポリシリコン等の固相
拡散源からの熱拡散や気相からのドーピングにより行っ
ても良い。
層１８の形成は、上述したイオン注入法以外に、例え
ば、ドープドＳｉＯ2 やドープドポリシリコン等の固相
拡散源からの熱拡散や気相からのドーピングにより行っ
ても良い。
【００３９】次に、図９に示すように、素子形成領域Ｂ
のフォトレジスト１６を除去した後、ＣＶＤ法により、
貫通孔１０、１１の内部を含む全面にシリコン酸化膜１
９を形成し、しかる後、このシリコン酸化膜１９を異方
性エッチングして、図示の如く、貫通孔１０、１１の内
部にのみ、側壁酸化膜１９を残す。なお、シリコン酸化
膜１９を形成した後、熱処理を行い、シリコン酸化膜１
９を通して、素子形成領域ＢにおけるＰ型エピタキシャ
ルベース層１５の表面を酸化処理するようにしても良
い。これにより、素子形成領域Ｂにおける高速バイポー
ラトランジスタの耐圧が向上し、また、ＣＶＤ法により
形成したシリコン酸化膜１９の膜質も向上する。
のフォトレジスト１６を除去した後、ＣＶＤ法により、
貫通孔１０、１１の内部を含む全面にシリコン酸化膜１
９を形成し、しかる後、このシリコン酸化膜１９を異方
性エッチングして、図示の如く、貫通孔１０、１１の内
部にのみ、側壁酸化膜１９を残す。なお、シリコン酸化
膜１９を形成した後、熱処理を行い、シリコン酸化膜１
９を通して、素子形成領域ＢにおけるＰ型エピタキシャ
ルベース層１５の表面を酸化処理するようにしても良
い。これにより、素子形成領域Ｂにおける高速バイポー
ラトランジスタの耐圧が向上し、また、ＣＶＤ法により
形成したシリコン酸化膜１９の膜質も向上する。
【００４０】上述したシリコン酸化膜１９の異方性エッ
チング時、素子形成領域ＡのＮ型エピタキシャル層３表
面に形成されたシリコン酸化膜１２も一部除去され、図
示の如く、貫通孔１０内の側壁酸化膜１９で囲まれた開
口内には、Ｎ型エピタキシャル層３表面が露出する。
チング時、素子形成領域ＡのＮ型エピタキシャル層３表
面に形成されたシリコン酸化膜１２も一部除去され、図
示の如く、貫通孔１０内の側壁酸化膜１９で囲まれた開
口内には、Ｎ型エピタキシャル層３表面が露出する。
【００４１】次に、図１０に示すように、貫通孔１０、
１１内の側壁酸化膜１９上を含むシリコン酸化膜９上の
全面に、ＣＶＤ法により、Ｎ型のポリシリコン膜２０を
形成し、しかる後、フォトリソグラフィー及びエッチン
グにより、このポリシリコン膜２０をパターニングし
て、図示の如く、貫通孔１０、１１の領域を含む所定領
域に、ポリシリコン膜２０からなるエミッタ取り出し電
極２０ａ、２０ｂを夫々形成する。なお、ポリシリコン
膜２０へのＮ型不純物の導入は、ポリシリコン膜２０の
成膜時に同時に行っても良く、また、ポリシリコン膜２
０の成膜後にイオン注入により行っても良い。
１１内の側壁酸化膜１９上を含むシリコン酸化膜９上の
全面に、ＣＶＤ法により、Ｎ型のポリシリコン膜２０を
形成し、しかる後、フォトリソグラフィー及びエッチン
グにより、このポリシリコン膜２０をパターニングし
て、図示の如く、貫通孔１０、１１の領域を含む所定領
域に、ポリシリコン膜２０からなるエミッタ取り出し電
極２０ａ、２０ｂを夫々形成する。なお、ポリシリコン
膜２０へのＮ型不純物の導入は、ポリシリコン膜２０の
成膜時に同時に行っても良く、また、ポリシリコン膜２
０の成膜後にイオン注入により行っても良い。
【００４２】この後、熱処理を行い、素子形成領域Ａに
おいては、エミッタ取り出し電極２０ａから、その下の
Ｎ型エピタキシャル層３表面領域に形成されたＰ型ベー
ス層１８の表面領域にＮ型不純物を拡散させて、そのＰ
型ベース層１８の表面領域にＮ型エミッタ領域２１を形
成するとともに、ベース取り出し電極となるポリシリコ
ン膜８ａから、その下のＮ型エピタキシャル層３表面領
域にＰ型不純物を拡散させて、Ｐ型ベース層１８の周囲
のＮ型エピタキシャル層３表面領域に、ベース接続抵抗
を下げるためのＰ+ 外部ベース領域２２を形成する。一
方、素子形成領域Ｂにおいては、エミッタ取り出し電極
２０ｂから、その下のＰ型エピタキシャルベース層１５
の表面領域にＮ型不純物を拡散させて、そのＰ型エピタ
キシャルベース層１５の表面領域にＮ型エミッタ領域２
３を形成するとともに、ベース取り出し電極となるポリ
シリコン膜８ｂから、その下のＰ型エピタキシャルベー
ス層１５の表面領域にＰ型不純物を拡散させて、そのＰ
型エピタキシャルベース層１５の表面領域に、やはりベ
ース接続抵抗を下げるためのより高濃度のＰ+ 外部ベー
ス領域２４を形成する。
おいては、エミッタ取り出し電極２０ａから、その下の
Ｎ型エピタキシャル層３表面領域に形成されたＰ型ベー
ス層１８の表面領域にＮ型不純物を拡散させて、そのＰ
型ベース層１８の表面領域にＮ型エミッタ領域２１を形
成するとともに、ベース取り出し電極となるポリシリコ
ン膜８ａから、その下のＮ型エピタキシャル層３表面領
域にＰ型不純物を拡散させて、Ｐ型ベース層１８の周囲
のＮ型エピタキシャル層３表面領域に、ベース接続抵抗
を下げるためのＰ+ 外部ベース領域２２を形成する。一
方、素子形成領域Ｂにおいては、エミッタ取り出し電極
２０ｂから、その下のＰ型エピタキシャルベース層１５
の表面領域にＮ型不純物を拡散させて、そのＰ型エピタ
キシャルベース層１５の表面領域にＮ型エミッタ領域２
３を形成するとともに、ベース取り出し電極となるポリ
シリコン膜８ｂから、その下のＰ型エピタキシャルベー
ス層１５の表面領域にＰ型不純物を拡散させて、そのＰ
型エピタキシャルベース層１５の表面領域に、やはりベ
ース接続抵抗を下げるためのより高濃度のＰ+ 外部ベー
ス領域２４を形成する。
【００４３】なお、素子形成領域ＡにおけるＰ+ 外部ベ
ース領域２２の形成は、Ｐ型ベース層１８の形成前に行
っておいても良い。
ース領域２２の形成は、Ｐ型ベース層１８の形成前に行
っておいても良い。
【００４４】次に、図１１に示すように、フォトリソグ
ラフィー及びエッチングにより、シリコン酸化膜９の所
定位置に、ベース取り出し電極となるポリシリコン膜８
ａ、８ｂに達する貫通孔２５ａ、２５ｂを形成するとと
もに、シリコン酸化膜９及びシリコン窒化膜６の所定位
置に、コレクタ取り出し用のＮ+ 層５に達する貫通孔２
６ａ、２６ｂを形成する。
ラフィー及びエッチングにより、シリコン酸化膜９の所
定位置に、ベース取り出し電極となるポリシリコン膜８
ａ、８ｂに達する貫通孔２５ａ、２５ｂを形成するとと
もに、シリコン酸化膜９及びシリコン窒化膜６の所定位
置に、コレクタ取り出し用のＮ+ 層５に達する貫通孔２
６ａ、２６ｂを形成する。
【００４５】次に、それらの貫通孔２５ａ、２５ｂ、２
６ａ、２６ｂを埋め込むように、全面に、アルミニウム
（Ａｌ）又はＡｌ系合金からなる金属膜を形成し、フォ
トリソグラフィー及びエッチングにより、この金属膜を
パターニングして、図示の如く、エミッタ取り出し電極
２０ａ、２０ｂ上にエミッタ電極２７ａ、２７ｂ、貫通
孔２５ａ、２５ｂを通じてポリシリコン膜８ａ、８ｂに
電気的に接続するベース電極２８ａ、２８ｂ、及び、貫
通孔２６ａ、２６ｂを通じてＮ+ 層５に電気的に接続す
るコレクタ電極２９ａ、２９ｂを夫々形成する。
６ａ、２６ｂを埋め込むように、全面に、アルミニウム
（Ａｌ）又はＡｌ系合金からなる金属膜を形成し、フォ
トリソグラフィー及びエッチングにより、この金属膜を
パターニングして、図示の如く、エミッタ取り出し電極
２０ａ、２０ｂ上にエミッタ電極２７ａ、２７ｂ、貫通
孔２５ａ、２５ｂを通じてポリシリコン膜８ａ、８ｂに
電気的に接続するベース電極２８ａ、２８ｂ、及び、貫
通孔２６ａ、２６ｂを通じてＮ+ 層５に電気的に接続す
るコレクタ電極２９ａ、２９ｂを夫々形成する。
【００４６】以上の工程により、素子形成領域Ａにおい
て、ベース層１８をイオン注入により形成した高電流増
幅率、高耐圧のバイポーラトランジスタと、素子形成領
域Ｂにおいて、ベース層１５をエピタキシャル技術によ
り形成した高速のバイポーラトランジスタとを同一シリ
コン半導体基板１上に形成することができる。
て、ベース層１８をイオン注入により形成した高電流増
幅率、高耐圧のバイポーラトランジスタと、素子形成領
域Ｂにおいて、ベース層１５をエピタキシャル技術によ
り形成した高速のバイポーラトランジスタとを同一シリ
コン半導体基板１上に形成することができる。
【００４７】この時、本実施の形態では、基板表面部で
あるＮ型エピタキシャル層３の上に設けたシリコン窒化
膜６の開口７及び１４を巧みに用いることにより、上述
したようなベース層の構造の異なる２種類のバイポーラ
トランジスタを、互いに整合性の比較的良いプロセスで
簡便に形成することができる。
あるＮ型エピタキシャル層３の上に設けたシリコン窒化
膜６の開口７及び１４を巧みに用いることにより、上述
したようなベース層の構造の異なる２種類のバイポーラ
トランジスタを、互いに整合性の比較的良いプロセスで
簡便に形成することができる。
【００４８】なお、以上に説明した第１の実施の形態で
は、素子形成領域Ａ、ＢのいずれにもＮＰＮ型バイポー
ラトランジスタを形成したが、例えば、素子形成領域
Ａ、Ｂの一方を、基板表面に設けられたＮウェル内、他
方をＰウェル内に夫々形成し、且つ、ベース取り出し電
極となるポリシリコン膜８及びエミッタ取り出し電極と
なるポリシリコン膜２０に対するイオン注入のイオン種
を夫々各領域で打ち分けることにより、素子形成領域
Ａ、Ｂの一方にＮＰＮ型、他方にＰＮＰ型のバイポーラ
トランジスタを夫々形成することが可能である。但し、
ベース層の導電型はＰ型の方が動作速度が速くなるの
で、少なくとも高速性が要求される素子形成領域Ｂのバ
イポーラトランジスタはＮＰＮ型であるのが好ましい。
は、素子形成領域Ａ、ＢのいずれにもＮＰＮ型バイポー
ラトランジスタを形成したが、例えば、素子形成領域
Ａ、Ｂの一方を、基板表面に設けられたＮウェル内、他
方をＰウェル内に夫々形成し、且つ、ベース取り出し電
極となるポリシリコン膜８及びエミッタ取り出し電極と
なるポリシリコン膜２０に対するイオン注入のイオン種
を夫々各領域で打ち分けることにより、素子形成領域
Ａ、Ｂの一方にＮＰＮ型、他方にＰＮＰ型のバイポーラ
トランジスタを夫々形成することが可能である。但し、
ベース層の導電型はＰ型の方が動作速度が速くなるの
で、少なくとも高速性が要求される素子形成領域Ｂのバ
イポーラトランジスタはＮＰＮ型であるのが好ましい。
【００４９】図１６に、上述した第１の実施の形態によ
る２種類のバイポーラトランジスタを夫々含む回路を備
えた通信装置の一例を示す。
る２種類のバイポーラトランジスタを夫々含む回路を備
えた通信装置の一例を示す。
【００５０】アンテナ１０１で受信した、例えば、数百
ＫＨｚ〜数ＧＨｚの高周波信号を通信制御回路１０２の
周波数変換器で中間周波数に変換し、信号処理回路１０
３で、例えば、ＭＰＥＧ等の信号処理を行う。その結果
得られた情報を、メモリ入出力（Ｉ／Ｏ）回路１０４を
介して、ハードディスクドライブ（ＨＤＤ）やフロッピ
ーディスクドライブ（ＦＤＤ）等の外部記憶装置である
メモリ１０６に記憶させ、或いは、ディスプレイドライ
バー回路１０５を介して、ＣＲＴ等のディスプレイ１０
７に表示させる。また、例えば、メモリ１０６からメモ
リＩ／Ｏ回路１０４を介して読み出した情報を、信号処
理回路１０３で信号処理した後、通信制御回路１０２か
らアンテナ１０１を介して発信する。なお、通信は、本
例のような無線通信に限らず、例えば、ＩＳＤＮ等の有
線の通信でも良い。
ＫＨｚ〜数ＧＨｚの高周波信号を通信制御回路１０２の
周波数変換器で中間周波数に変換し、信号処理回路１０
３で、例えば、ＭＰＥＧ等の信号処理を行う。その結果
得られた情報を、メモリ入出力（Ｉ／Ｏ）回路１０４を
介して、ハードディスクドライブ（ＨＤＤ）やフロッピ
ーディスクドライブ（ＦＤＤ）等の外部記憶装置である
メモリ１０６に記憶させ、或いは、ディスプレイドライ
バー回路１０５を介して、ＣＲＴ等のディスプレイ１０
７に表示させる。また、例えば、メモリ１０６からメモ
リＩ／Ｏ回路１０４を介して読み出した情報を、信号処
理回路１０３で信号処理した後、通信制御回路１０２か
らアンテナ１０１を介して発信する。なお、通信は、本
例のような無線通信に限らず、例えば、ＩＳＤＮ等の有
線の通信でも良い。
【００５１】この時、例えば、通信制御回路１０２の周
波数変換器等に用いられるバイポーラトランジスタに
は、高周波信号に対応すべく高速動作が要求され、一
方、メモリＩ／Ｏ回路１０４やディスプレイドライバー
回路１０５に用いられるバイポーラトランジスタには、
高電流増幅率、高耐圧等が要求される。なお、信号処理
回路１０３は、ＭＯＳトランジスタ等のＭＯＳ型素子で
構成されるのが一般的である。
波数変換器等に用いられるバイポーラトランジスタに
は、高周波信号に対応すべく高速動作が要求され、一
方、メモリＩ／Ｏ回路１０４やディスプレイドライバー
回路１０５に用いられるバイポーラトランジスタには、
高電流増幅率、高耐圧等が要求される。なお、信号処理
回路１０３は、ＭＯＳトランジスタ等のＭＯＳ型素子で
構成されるのが一般的である。
【００５２】上述した第１の実施の形態によれば、ＭＯ
Ｓ型素子で構成された信号処理回路１０３も含め、通信
制御回路１０２、メモリＩ／Ｏ回路１０４及びディスプ
レイドライバー回路１０５を全て１個のシリコン半導体
チップ１００に搭載することが可能である（なお、ＭＯ
Ｓ型素子で構成された信号処理回路１０３は、別チップ
でも良い。）。従って、それらを別々のチップに搭載し
た場合に必要な個々のチップの組み込み工程や各チップ
間の面倒な配線工程が不要になり、製造コストを大幅に
下げることができる。
Ｓ型素子で構成された信号処理回路１０３も含め、通信
制御回路１０２、メモリＩ／Ｏ回路１０４及びディスプ
レイドライバー回路１０５を全て１個のシリコン半導体
チップ１００に搭載することが可能である（なお、ＭＯ
Ｓ型素子で構成された信号処理回路１０３は、別チップ
でも良い。）。従って、それらを別々のチップに搭載し
た場合に必要な個々のチップの組み込み工程や各チップ
間の面倒な配線工程が不要になり、製造コストを大幅に
下げることができる。
【００５３】〔第２の実施の形態〕次に、図１２〜図１
５を参照して、本発明の第２の実施の形態を説明する。
なお、この第２の実施の形態において、上述した第１の
実施の形態に対応する部位には、上述した第１の実施の
形態と同一の符号を付す。
５を参照して、本発明の第２の実施の形態を説明する。
なお、この第２の実施の形態において、上述した第１の
実施の形態に対応する部位には、上述した第１の実施の
形態と同一の符号を付す。
【００５４】図１２に示すように、この第２の実施の形
態では、上述した第１の実施の形態の図１０までの工程
を行う。但し、図１２に示すように、各エミッタ取り出
し電極２０ａ、２０ｂの形成領域を、ベース取り出し電
極となるポリシリコン膜８ａ、８ｂの形成領域よりも全
体的に小さくなるようにする。
態では、上述した第１の実施の形態の図１０までの工程
を行う。但し、図１２に示すように、各エミッタ取り出
し電極２０ａ、２０ｂの形成領域を、ベース取り出し電
極となるポリシリコン膜８ａ、８ｂの形成領域よりも全
体的に小さくなるようにする。
【００５５】次に、図１３に示すように、各エミッタ取
り出し電極２０ａ、２０ｂをエッチングマスクとしてシ
リコン酸化膜９を異方性エッチングし、少なくともポリ
シリコン膜８ａ、８ｂの表面を露出させる。
り出し電極２０ａ、２０ｂをエッチングマスクとしてシ
リコン酸化膜９を異方性エッチングし、少なくともポリ
シリコン膜８ａ、８ｂの表面を露出させる。
【００５６】次に、図１４に示すように、露出したポリ
シリコン膜８ａ、８ｂ表面及びエミッタ取り出し電極２
０ａ、２０ｂ表面を含む全面に、例えば、チタン（Ｔ
ｉ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、白金
（Ｐｔ）等の高融点金属膜３０を形成する。
シリコン膜８ａ、８ｂ表面及びエミッタ取り出し電極２
０ａ、２０ｂ表面を含む全面に、例えば、チタン（Ｔ
ｉ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、白金
（Ｐｔ）等の高融点金属膜３０を形成する。
【００５７】次に、図１５に示すように、熱処理を行
い、高融点金属膜３０と、エミッタ取り出し電極２０
ａ、２０ｂ及びポリシリコン膜８ａ、８ｂとを合金化し
て、エミッタ取り出し電極２０ａ、２０ｂ及びポリシリ
コン膜８ａ、８ｂを夫々シリサイド化する。この後、不
要な部分の高融点金属膜３０を除去し、図示の如く、エ
ミッタ取り出し電極２０ａ、２０ｂがシリサイド化した
シリサイド膜３１ａ、３１ｂ及びポリシリコン膜８ａ、
８ｂがシリサイド化したシリサイド膜３２ａ、３２ｂを
夫々残す。なお、ポリシリコン膜８ａ、８ｂは、その一
部がシリサイド膜３２ａ、３２ｂになっているだけでも
良い。
い、高融点金属膜３０と、エミッタ取り出し電極２０
ａ、２０ｂ及びポリシリコン膜８ａ、８ｂとを合金化し
て、エミッタ取り出し電極２０ａ、２０ｂ及びポリシリ
コン膜８ａ、８ｂを夫々シリサイド化する。この後、不
要な部分の高融点金属膜３０を除去し、図示の如く、エ
ミッタ取り出し電極２０ａ、２０ｂがシリサイド化した
シリサイド膜３１ａ、３１ｂ及びポリシリコン膜８ａ、
８ｂがシリサイド化したシリサイド膜３２ａ、３２ｂを
夫々残す。なお、ポリシリコン膜８ａ、８ｂは、その一
部がシリサイド膜３２ａ、３２ｂになっているだけでも
良い。
【００５８】また、シリサイド膜３１ａ、３１ｂ、３２
ａ、３２ｂは、その表面部分のみがシリサイド化されて
いる、いわゆるポリサイド構造の膜であっても良い。
ａ、３２ｂは、その表面部分のみがシリサイド化されて
いる、いわゆるポリサイド構造の膜であっても良い。
【００５９】しかる後、図示は省略するが、全面に再び
層間膜となる絶縁膜を形成した後、その層間絶縁膜の所
定位置に貫通孔を形成し、その貫通孔の箇所にエミッ
タ、ベース及びコレクタの各電極を形成する。
層間膜となる絶縁膜を形成した後、その層間絶縁膜の所
定位置に貫通孔を形成し、その貫通孔の箇所にエミッ
タ、ベース及びコレクタの各電極を形成する。
【００６０】この第２の実施の形態では、各バイポーラ
トランジスタのエミッタ取り出し電極及びベース取り出
し電極を夫々シリサイド化することにより、低抵抗化す
ることができる。特に、ベース取り出し電極が低抵抗化
されることにより、ベース抵抗が下がり、各バイポーラ
トランジスタの高速性が向上する。
トランジスタのエミッタ取り出し電極及びベース取り出
し電極を夫々シリサイド化することにより、低抵抗化す
ることができる。特に、ベース取り出し電極が低抵抗化
されることにより、ベース抵抗が下がり、各バイポーラ
トランジスタの高速性が向上する。
【００６１】なお、この第２の実施の形態によるシリサ
イド化工程は、他の箇所でのシリサイド化工程、例え
ば、特許第２５７０７４９号公報に開示されているポリ
シリコン抵抗素子のコンタクト部表面のシリサイド化工
程等と同時に行うことができる。
イド化工程は、他の箇所でのシリサイド化工程、例え
ば、特許第２５７０７４９号公報に開示されているポリ
シリコン抵抗素子のコンタクト部表面のシリサイド化工
程等と同時に行うことができる。
【００６２】
【発明の効果】本発明においては、同一半導体基板に、
例えば、第１導電型の基板表面部をコレクタ、その基板
表面部の表面領域に設けられた第２導電型の第１の拡散
層をベース、その第１の拡散層の表面領域に設けられた
第１導電型の第２の拡散層をエミッタとする第１のバイ
ポーラトランジスタと、例えば、第１導電型の基板表面
部をコレクタ、その基板表面部の上に設けられた第２導
電型の半導体エピタキシャル層をベース、その半導体エ
ピタキシャル層の表面領域に設けられた第１導電型の第
３の拡散層をエミッタとする第２のバイポーラトランジ
スタとを形成することができる。
例えば、第１導電型の基板表面部をコレクタ、その基板
表面部の表面領域に設けられた第２導電型の第１の拡散
層をベース、その第１の拡散層の表面領域に設けられた
第１導電型の第２の拡散層をエミッタとする第１のバイ
ポーラトランジスタと、例えば、第１導電型の基板表面
部をコレクタ、その基板表面部の上に設けられた第２導
電型の半導体エピタキシャル層をベース、その半導体エ
ピタキシャル層の表面領域に設けられた第１導電型の第
３の拡散層をエミッタとする第２のバイポーラトランジ
スタとを形成することができる。
【００６３】従って、例えば、イオン注入法によりベー
スを形成する高電流増幅率、高耐圧のバイポーラトラン
ジスタと、エピタキシャルベース技術でベースを形成す
る高速動作可能なバイポーラトランジスタとを同一半導
体基板に形成することができる。この結果、高電流増幅
率、高耐圧が要求されるバイポーラトランジスタを含む
回路と高速動作が要求されるバイポーラトランジスタを
含む回路とを１つの半導体チップに搭載することが可能
となり、例えば、通信装置等の組み立てコストの低減を
達成することができて、その製造コストを下げることが
できる。
スを形成する高電流増幅率、高耐圧のバイポーラトラン
ジスタと、エピタキシャルベース技術でベースを形成す
る高速動作可能なバイポーラトランジスタとを同一半導
体基板に形成することができる。この結果、高電流増幅
率、高耐圧が要求されるバイポーラトランジスタを含む
回路と高速動作が要求されるバイポーラトランジスタを
含む回路とを１つの半導体チップに搭載することが可能
となり、例えば、通信装置等の組み立てコストの低減を
達成することができて、その製造コストを下げることが
できる。
【図１】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図３】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図４】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図５】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図６】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図７】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図８】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図９】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図１０】本発明の第１の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１１】本発明の第１の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１２】本発明の第２の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１３】本発明の第２の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１４】本発明の第２の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１５】本発明の第２の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１６】本発明を適用した通信装置の構成を示すブロ
ック図である。
ック図である。
１…Ｐ型シリコン半導体基板、 ２…Ｎ+ 埋め込み層、
３…Ｎ型エピタキシャル層、４…フィールド酸化膜、５
…Ｎ+ 層（コレクタ取り出し用）、６…シリコン窒化
膜、７、１４…開口、８ａ、８ｂ…ポリシリコン膜（ベ
ース取り出し電極）、９…シリコン酸化膜、１０、１１
…貫通孔、１２、１３…シリコン酸化膜、１５…Ｐ型エ
ピタキシャルベース層、１８…Ｐ型ベース層、１９…側
壁酸化膜、２０ａ、２０ｂ…エミッタ取り出し電極、２
１、２３…Ｎ型エミッタ領域、２２、２４…Ｐ+ 外部ベ
ース領域、３１ａ、３１ｂ、３２ａ、３２ｂ…シリサイ
ド膜
３…Ｎ型エピタキシャル層、４…フィールド酸化膜、５
…Ｎ+ 層（コレクタ取り出し用）、６…シリコン窒化
膜、７、１４…開口、８ａ、８ｂ…ポリシリコン膜（ベ
ース取り出し電極）、９…シリコン酸化膜、１０、１１
…貫通孔、１２、１３…シリコン酸化膜、１５…Ｐ型エ
ピタキシャルベース層、１８…Ｐ型ベース層、１９…側
壁酸化膜、２０ａ、２０ｂ…エミッタ取り出し電極、２
１、２３…Ｎ型エミッタ領域、２２、２４…Ｐ+ 外部ベ
ース領域、３１ａ、３１ｂ、３２ａ、３２ｂ…シリサイ
ド膜
Claims (18)
- 【請求項１】 半導体基板の第１導電型の基板表面部を
コレクタ、前記基板表面部の表面領域に設けられた第２
導電型の第１の拡散層をベース、前記第１の拡散層の表
面領域に設けられた第１導電型の第２の拡散層をエミッ
タとする第１のバイポーラトランジスタと、 前記基板表面部をコレクタ、前記基板表面部の上に設け
られた第２導電型の半導体エピタキシャル層をベース、
前記半導体エピタキシャル層の表面領域に設けられた第
１導電型の第３の拡散層をエミッタとする第２のバイポ
ーラトランジスタと、を有する、半導体装置。 - 【請求項２】 前記第１の拡散層の不純物濃度が、前記
半導体エピタキシャル層の不純物濃度よりも低い、請求
項１に記載の半導体装置。 - 【請求項３】 前記基板表面部の上に第１の絶縁膜が設
けられ、前記第１の拡散層が、前記第１の絶縁膜に設け
られた第１の開口内の前記基板表面部の表面領域に設け
られ、前記半導体エピタキシャル層が、前記第１の絶縁
膜に設けられた第２の開口内に設けられている、請求項
１に記載の半導体装置。 - 【請求項４】 前記第１の開口内の前記基板表面部上及
び少なくとも前記第１の開口の周囲の前記第１の絶縁膜
上に第１の導電膜が設けられ、前記第１の開口内におけ
る前記第１の導電膜に第３の開口が設けられ、前記第１
の拡散層が、前記第３の開口に実質的に整合した状態で
前記基板表面部の表面領域に設けられている、請求項３
に記載の半導体装置。 - 【請求項５】 前記第１の導電膜の下の前記基板表面部
の表面領域に、前記第１の拡散層に接して、第２導電型
の第４の拡散層が設けられている、請求項４に記載の半
導体装置。 - 【請求項６】 前記第１の導電膜の上に、前記第３の開
口に実質的に整合した第４の開口を有する第２の絶縁膜
が設けられ、前記第３及び第４の開口の側壁部に第３の
絶縁膜が設けられ、この第３の絶縁膜により囲まれて形
成される第５の開口を通じて前記第２の拡散層に電気的
に接続するエミッタ取り出し電極が前記第２及び第３の
絶縁膜上に設けられている、請求項４に記載の半導体装
置。 - 【請求項７】 前記第２の開口を含む領域の前記第１の
絶縁膜上に第２の導電膜が設けられ、前記第２の開口の
領域内における前記第２の導電膜に前記第２の開口より
も小さい第６の開口が設けられ、前記半導体エピタキシ
ャル層が、前記第２の開口と前記第６の開口とからなる
連続した空隙内に設けられている、請求項３に記載の半
導体装置。 - 【請求項８】 前記第６の開口の側面における前記第２
の導電膜表面に第４の絶縁膜が設けられている、請求項
７に記載の半導体装置。 - 【請求項９】 前記第２の導電膜の下の前記半導体エピ
タキシャル層の表面領域に第２導電型の第５の拡散層が
設けられている、請求項７に記載の半導体装置。 - 【請求項１０】 前記第２の導電膜の上に、前記第６の
開口に実質的に整合した第７の開口を有する第５の絶縁
膜が設けられ、前記第６及び第７の開口の側壁部に第６
の絶縁膜が設けられ、この第６の絶縁膜により囲まれて
形成される第８の開口を通じて前記第３の拡散層に電気
的に接続するエミッタ取り出し電極が前記第５及び第６
の絶縁膜上に設けられている、請求項７に記載の半導体
装置。 - 【請求項１１】 半導体基板の第１導電型の基板表面部
に第１の素子形成領域及び第２の素子形成領域を夫々形
成する工程と、 前記第１及び第２の素子形成領域を含む前記基板表面部
上に第１の絶縁膜を形成する工程と、 前記第１の素子形成領域の所定位置において前記第１の
絶縁膜に第１の開口を形成する工程と、 前記第１の開口内の前記基板表面部上及び前記第１の絶
縁膜上に第１の導電膜を形成した後、この第１の導電膜
をパターニングして、前記第１の素子形成領域において
は前記第１の開口を含む所定領域に、前記第２の素子形
成領域においては所定領域に夫々前記第１の導電膜を残
す工程と、 前記第１及び第２の素子形成領域に夫々残された前記第
１の導電膜上及び前記第１の絶縁膜上に第２の絶縁膜を
形成する工程と、 前記第１の素子形成領域において、前記第１の開口内の
所定位置に前記第２の絶縁膜及び前記第１の導電膜を貫
通する第１の貫通孔を形成するとともに、前記第２の素
子形成領域の所定位置に前記第２の絶縁膜及び前記第１
の導電膜を貫通する第２の貫通孔を形成する工程と、 少なくとも前記第１の素子形成領域において、前記第１
の貫通孔内に露出している前記基板表面部の表面及び前
記第１の導電膜の側面に第３の絶縁膜を形成する工程
と、 前記第２の素子形成領域において、前記第２の貫通孔を
通じて前記第１の絶縁膜をエッチングし、前記第１の絶
縁膜に前記貫通孔よりも大きい第２の開口を形成する工
程と、 前記第２の素子形成領域において、前記第２の開口内の
前記基板表面部上に、第２導電型の不純物を含有する半
導体エピタキシャル層を形成する工程と、 前記第２の素子形成領域をマスクした状態で、前記第１
の素子形成領域において、前記第１の貫通孔を通じて前
記基板表面部の表面領域に第２導電型の不純物を導入
し、前記第１の貫通孔の下の前記基板表面部の表面領域
に第２導電型の第１の拡散層を形成する工程と、 前記第１及び第２の貫通孔内を含む前記第２の絶縁膜上
の全面に第４の絶縁膜を形成した後、この第４の絶縁膜
を異方性エッチングして、前記第１及び第２の貫通孔の
側壁にのみ前記第４の絶縁膜を残す工程と、 前記第４の絶縁膜が側壁に残された前記第１及び第２の
貫通孔内を含む前記第２の絶縁膜上の全面に、第１導電
型の不純物を含有する第２の導電膜を形成した後、この
第２の導電膜をパターニングして、前記第１及び第２の
素子形成領域において夫々前記第１及び第２の貫通孔を
含む領域に前記第２の導電膜を残す工程と、 前記第２の導電膜から第１導電型の不純物を拡散させ
て、前記第１の素子形成領域においては、前記第２の導
電膜の下の前記第１の拡散層の表面領域に第１導電型の
第２の拡散層を形成するとともに、前記第２の素子形成
領域においては、前記第２の導電膜の下の前記半導体エ
ピタキシャル層の表面領域に第１導電型の第３の拡散層
を形成する工程と、を有する、半導体装置の製造方法。 - 【請求項１２】 前記第１及び第２の素子形成領域にお
いて、夫々、前記第２の導電膜を、前記第１の導電膜を
形成した領域よりも狭い領域に形成し、前記第２の導電
膜をエッチングマスクとして用いて前記第２の絶縁膜を
異方性エッチングし、これにより、前記第１の導電膜の
一部を露出させた後、少なくともその露出した前記第１
の導電膜上及び前記第２の導電膜上に金属膜を形成し、
しかる後、熱処理を行って、前記第１の導電膜の少なく
とも一部及び前記第２の導電膜をシリサイド化する、請
求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 第１導電型の第１の基板表面部と第２
導電型の第２の基板表面部とを有する半導体基板の前記
第１の基板表面部をコレクタ、前記第１の基板表面部の
表面領域に設けられた第２導電型の第１の拡散層をベー
ス、前記第１の拡散層の表面領域に設けられた第１導電
型の第２の拡散層をエミッタとする第１のバイポーラト
ランジスタと、 前記第２の基板表面部をコレクタ、前記第２の基板表面
部の上に設けられた第１導電型の半導体エピタキシャル
層をベース、前記半導体エピタキシャル層の表面領域に
設けられた第２導電型の第３の拡散層をエミッタとする
第２のバイポーラトランジスタと、を有する、半導体装
置。 - 【請求項１４】 半導体基板の第１導電型の基板表面部
をコレクタ、前記基板表面部の表面領域に設けられた第
２導電型の第１の拡散層をベース、前記第１の拡散層の
表面領域に設けられた第１導電型の第２の拡散層をエミ
ッタとする第１のバイポーラトランジスタを含む第１の
回路と、 前記基板表面部をコレクタ、前記基板表面部の上に設け
られた第２導電型の半導体エピタキシャル層をベース、
前記半導体エピタキシャル層の表面領域に設けられた第
１導電型の第３の拡散層をエミッタとする第２のバイポ
ーラトランジスタを含む第２の回路と、を備えた、通信
装置。 - 【請求項１５】 前記第１の拡散層の不純物濃度が、前
記半導体エピタキシャル層の不純物濃度よりも低い、請
求項１４に記載の通信装置。 - 【請求項１６】 前記第１の回路が、外部記憶装置に対
する入出力回路である、請求項１５に記載の通信装置。 - 【請求項１７】 前記第１の回路が、表示装置の駆動回
路である、請求項１５に記載の通信装置。 - 【請求項１８】 前記第２の回路が通信制御回路であ
る、請求項１５に記載の通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133482A JPH10321730A (ja) | 1997-05-23 | 1997-05-23 | 半導体装置及びその製造方法並びに通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133482A JPH10321730A (ja) | 1997-05-23 | 1997-05-23 | 半導体装置及びその製造方法並びに通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321730A true JPH10321730A (ja) | 1998-12-04 |
Family
ID=15105810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9133482A Pending JPH10321730A (ja) | 1997-05-23 | 1997-05-23 | 半導体装置及びその製造方法並びに通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10321730A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246478A (ja) * | 2001-02-20 | 2002-08-30 | Sony Corp | 半導体装置及びその製造方法 |
| WO2004114408A1 (de) | 2003-06-21 | 2004-12-29 | Infineon Technologies Ag | Integrierte schaltungsanordnung mit npn- und pnp-bipolartransistoren sowie herstellungsverfahren |
-
1997
- 1997-05-23 JP JP9133482A patent/JPH10321730A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246478A (ja) * | 2001-02-20 | 2002-08-30 | Sony Corp | 半導体装置及びその製造方法 |
| WO2004114408A1 (de) | 2003-06-21 | 2004-12-29 | Infineon Technologies Ag | Integrierte schaltungsanordnung mit npn- und pnp-bipolartransistoren sowie herstellungsverfahren |
| US7592648B2 (en) | 2003-06-21 | 2009-09-22 | Infineon Technologies Ag | Integrated circuit arrangement with NPN and PNP bipolar transistors and corresponding production method |
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