EP4548334A1 - Puce électronique à plusieurs fonctions - Google Patents

Puce électronique à plusieurs fonctions

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Publication number
EP4548334A1
EP4548334A1 EP23744531.7A EP23744531A EP4548334A1 EP 4548334 A1 EP4548334 A1 EP 4548334A1 EP 23744531 A EP23744531 A EP 23744531A EP 4548334 A1 EP4548334 A1 EP 4548334A1
Authority
EP
European Patent Office
Prior art keywords
circuit
electronic chip
electronic
connection terminals
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23744531.7A
Other languages
German (de)
English (en)
Inventor
Hugues Lebrun
Ivan Petkov
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aledia
Original Assignee
Aledia
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aledia filed Critical Aledia
Publication of EP4548334A1 publication Critical patent/EP4548334A1/fr
Pending legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0278—Details of driving circuits arranged to drive both scan and data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns

Definitions

  • the technical field of the invention concerns an electronic chip integrating several functions and more particularly, in a particular embodiment, an electronic chip for a display.
  • This solution requires managing different versions of electronic chips, which can cause supply problems, as well as clutter problems around the display.
  • this solution also requires that the controller chip, the pixel line control chip and the chosen pixel column control chip be compatible with each other in terms of communication protocols, which makes this solution more complex.
  • an electronic chip intended to be integrated into a display may comprise a pixel line control circuit to ensure the function of the pixel line control chip mentioned above, a pixel column control circuit to ensure the function of the pixel column control chip mentioned above and a control circuit (ensuring the function of the control chip) making it possible to control any of the pixel line control circuit and the control circuit columns of pixels within the corresponding electronic chip.
  • a control circuit ensuring the function of the control chip
  • connection terminals external in this case mainly output terminals, to be connected for example each to a corresponding pin of a housing for an electronic chip to be mounted for example on the display or on a logic card of the display.
  • Each external connection terminal occupies a certain surface area of the electronic chip and, depending on the electronic chip, the sum of the surfaces necessary to produce the external connection terminals associated with a particular function of the electronic chip may be greater than the implantation surface area.
  • the pins of its case may involve a complexity of the tracks printed on the logic card to connect said electronic chip to other components assembled on the logic card.
  • the aim of the invention is to provide an electronic chip with satisfactory flexibility of use.
  • the invention relates to an electronic chip comprising a first circuit associated with an electronic function and a second circuit associated with an electronic function different from the electronic function of the first circuit, the electronic chip comprising terminals of external connections, the first circuit comprising first connection terminals and the second circuit comprising second connection terminals.
  • This electronic chip comprises switches each electrically connected to one of the external connection terminals, to one of the first connection terminals and to one of the second connection terminals, each switch being configured to selectively adopt:
  • the electronic chip may also include one or more of the following characteristics.
  • the number of external connection terminals is strictly less than the sum of the number of first connection terminals and the number of second connection terminals. This makes it possible to limit the number of external terminals when they are intended to be used to be connected to either the first circuit or the second circuit.
  • the electronic chip comprises a control circuit electrically connected to the first circuit and to the second circuit, the control circuit being configured to control any of the first and second circuits.
  • the electronic chip According to a characteristic of the electronic chip, it is such that: at least part of the external connection terminals are each intended to be electrically connected to a circuit for controlling a pixel of a display; the first circuit is a pixel line control circuit of the display; the second circuit is a circuit for controlling columns of pixels of the display.
  • the electronic chip has the advantage of presenting two functions to allow the control of pixels respectively either in rows or in columns while limiting the number of external connection terminals.
  • the electronic chip comprises means for allowing the configuration of the switches. This has the advantage of allowing an easy choice of the state of each of the switches which can then be frozen or redefined each time a device using the electronic chip is started.
  • the means for allowing the configuration of the switches comprise a configuration input electrically connected to each of the switches so as to allow the propagation, from the configuration input, of a configuration signal switches. This allows the same configuration signal to simultaneously configure all the switches on the electronic chip.
  • the means for enabling the configuration of the switches comprise memory cells each associated with one of the switches to enable the operation of said switch to be configured, each memory cell being configurable, preferably definitively, by a configuration function implemented in the control circuit.
  • the first and second circuits are digital circuits, the first connection terminals and the second connection terminals all supporting the same low level voltage and the same high level voltage. This has the advantage that the external connection terminals, the first and second connection terminals can be dimensioned in a similar and narrow manner so as not to have to support different voltage amplitudes depending on the function chosen to be implemented among the electronic function of the first circuit and the electronic function of the second circuit.
  • the electronic chip comprises a chaining output intended to be electrically connected to another electronic chip.
  • the chaining output makes it possible to electrically connect several electronic chips in series to, for example, adapt to the number of rows of pixels or the number of columns of pixels of a display.
  • the chaining output is constituted by one of the external connection terminals and:
  • the first circuit when active, is configured to emit through one of its first connection terminals a chaining signal only after having sent a signal to each of the external connection terminals electrically connected to a corresponding line of pixels of the display;
  • the second circuit when active, is configured to emit the chaining signal through one of its second connection terminals only after having sent a signal to each of the connected external connection terminals electrically to a corresponding column of pixels of the display;
  • control circuit can be configured to send vertical control signals to the first circuit and to send horizontal control signals and data to be displayed to the second circuit. This is suitable for displaying images.
  • the invention also relates to a display comprising a matrix of pixels and at least one electronic chip as described for controlling the display of the pixels of the matrix of pixels Px.
  • the display may include several electronic chips as described
  • Such a display has the advantage that it can be manufactured with a limited number of component references and that the space occupied by such components, particularly on the periphery of the pixel matrix, can be limited.
  • Figure 1 schematically illustrates an electronic chip according to a particular embodiment of the present invention.
  • Figure 2 schematically illustrates the electronic chip according to a particular embodiment of the present invention.
  • Figure 3 schematically illustrates the electronic chip according to a particular embodiment of the present invention.
  • Figure 4 schematically illustrates the electronic chip according to a particular embodiment of the present invention.
  • Figure 5 schematically illustrates the electronic chip integrated in a housing.
  • Figure 6 schematically illustrates a display comprising electronic chips according to the present invention for controlling pixels arranged in the form of a matrix with rows and columns.
  • Figure 7 schematically illustrates a set of electronic chips chained.
  • An element can for example be a connection terminal, a circuit, an input, an output or a switch as will be seen later.
  • circuit associated with an electronic function it is understood that this electronic function is that to which the corresponding circuit is dedicated, this electronic function being implemented using electronic components integrated into said circuit.
  • an operating environment for an electronic chip is discussed below, this environment may in particular be a logic card on which the electronic chip is plugged/connected.
  • the invention relates to an electronic chip 100, embodiments of which are illustrated schematically in Figures 1 to 4.
  • the electronic chip 100 comprises a first circuit 101 associated with an electronic function and a second circuit 102 associated with a different electronic function of the electronic function of the first circuit 101.
  • the electronic chip 100 includes external connection terminals 103.
  • the first circuit 101 comprises first connection terminals 104 and the second circuit 102 comprises second connection terminals 105.
  • the electronic chip 100 comprises switches 106 each electrically connected to one of the external connection terminals 103, to one of the first connection terminals 104 and to one of the second connection terminals 105, each switch 106 being configured to selectively adopt:
  • the advantage of such an electronic chip 100 lies in its flexibility of use in the sense that its operation can be configured by choosing the operating state of the switches 106, this operating state being selected in particular, for each of the switches 106, from the first state and the second state.
  • a particular advantage of such an electronic chip 100 is that it makes it possible, if desired, to limit the number of external connection terminals 103 depending on the destination of use of the electronic chip 100 which can then be used to implement the electronic function of the first circuit 101 or the electronic function of the second circuit 102. Limiting the number of external connection terminals 103 of the electronic chip 100 makes it possible to limit the necessary surface area, for example on a support substrate as a silicon substrate, to form the electronic chip 100 and its external connection terminals 103 whatever the electronic function (for example chosen between the electronic function of the first circuit 101 and the electronic function of the second circuit 102) of the chip 100 electronic must be activated. In addition, the electronic chip 100 as described can, where appropriate, make it possible to limit the number of unused external connection terminals 103 when the electronic chip 100 is functionally connected in its operating environment.
  • first and second circuits 101, 102 are both functional when using the electronic chip 100
  • another particular advantage of the electronic chip 100 as described is that it allows, for example , to choose flexibly, via switches 106, which external connection terminals 103 must be electrically connected to the first circuit 101 and which external connection terminals 103 must be electrically connected to the second circuit 102 to adapt the electronic chip 100 to the operating environment in which it will be used. It can then be understood here that all the first connection terminals 104 and all the second connection terminals 105 are not necessary for the operation of the first circuit 101 and the second circuit 102 respectively.
  • switch 106 is meant in the present description any system allowing, for example, to implement as desired: an electrical link between the corresponding external connection terminal 103 and the first corresponding connection terminal 104; and an electrical link between the corresponding external connection terminal 103 and the second corresponding connection terminal 105. Therefore, the switch 106 can be a switch, for example formed by a set of field effect transistors behaving like a switch controlled by a logic signal varying for example from 0 to 1 and vice versa from 1 to 0.
  • each switch 106 is electrically connected to only one of the external connection terminals 103, to only one of the first connection terminals 104, and to only one of the second connection terminals 105;
  • each first connection terminal 104 is electrically connected to only one of the switches 106;
  • each second connection terminal 105 is electrically connected to only one of the switches 106;
  • each external connection terminal 103 is electrically connected to only one of the switches 106.
  • each of the external connection terminals 103 is intended to be electrically connected to an external connection member 201, also called a "pin” or “tab", of a housing 200 for housing the electronic chip 100 (this housing not being shown in Figures 1 to 4 but visible in Figure 5 in a schematic manner with the electronic chip 100 shown in dotted lines).
  • the box 200 makes it possible in particular to connect the electronic chip 100 into its operating environment.
  • connection members 201 of the housing 200 housing the electronic chip 100 for which all the electronic functions are not to be activated
  • this also makes it possible to reduce the number of connection members 201 and therefore the bulk of the housing 200 while allowing various uses of the housing 200 in the sense that it can be used in different ways depending on the electronic function chosen within the electronic chip 100 (ie the first circuit 101 or the second circuit 102) to be connected to the external connection terminals 103.
  • the external connection terminals 103 are output terminals of the electronic chip 100.
  • the first circuit 101 and the second circuit 102 are each staged, that is to say they each integrate shift registers, for example. Therefore, each stage of the first circuit 101 can be connected to only one of the first connection terminals 104 of this first circuit 101 and each stage of the second circuit 102 can be connected to only one of the second connection terminals 105 of this second circuit 102. This has the advantage of scheduling the processing within the first and second circuits 101, 102 in the sense that:
  • the invention also relates to a display 1000 comprising a matrix of pixels Px and at least one electronic chip 100a, 100b as described for controlling the display of the pixels Px of the matrix of pixels Px.
  • the display 1000 may include several electronic chips 100a, 100b to control the display of the pixels Px of the pixel matrix Px.
  • Such a display 1000 an exemplary embodiment of which is illustrated in Figure 6, has the advantage that it can be manufactured with a limited number of electronic chip references 100a, 100b and that the space occupied by such electronic chips 100a, 100b , particularly on the periphery of the matrix of pixels framed in dotted lines in Figure 6, can be limited.
  • the presence of a single electronic chip 100 as described in the display 1000 it is understood that its first and second circuits 101, 102 are functional.
  • the electronic chip 100 can be configured to present:
  • the choice of configuration makes it possible here to limit the references of electronic chips 100 in the context of the manufacture of devices using one or more electronic chips 100, such as for example the display 1000 described above, and therefore to improve management of the 100 electronic chip supply chain.
  • this choice also makes it possible to greatly limit the number of external connection terminals 103, for example by dividing it by two compared to a conventional electronic chip which would have a number of connection terminals external equal to the sum of the number of first connection terminals and the number of second connection terminals. Therefore, the electronic chip 100 makes it possible to have a reduced size and a satisfactory cost, particularly when it is of the “pad limited” type.
  • the switches 106 are notably all in their first state.
  • the switches 106 are notably all in their second state.
  • the first circuit 101 can be considered active when at least one (or more or all) of its first connection terminals 104 is electrically connected to one of the external connection terminals 103 using one of the corresponding switches 106 in its first state.
  • the first circuit 101 can be considered inactive when none of its first connection terminals 104 is electrically connected to any of the external connection terminals 103 of the electronic chip 100.
  • the second circuit 102 can be considered active when at least one (or more or all) of its second connection terminals 105 is electrically connected to one of the external connection terminals 103 using one of the corresponding switches 106 in its second state.
  • the second circuit 102 can be considered inactive when none of its second connection terminals 105 is electrically connected to any of the external connection terminals 103 of the electronic chip 100.
  • the first circuit 101, or the second circuit 102 When the first circuit 101, or the second circuit 102, is inactive and the electronic chip 100 is in operation in the display 1000, the first circuit 101 or the second inactive circuit 102 can be turned off, i.e. not supplied with power. energy to limit the overall energy consumption of the electronic chip 100.
  • this first or second active circuit 101, 102 can be supplied with energy to ensure its electronic function.
  • the number of external connection terminals 103 can be such that:
  • each first connection terminal 104 is electrically connected to only one of the external connection terminals 103 and none of the second connection terminals 105 is electrically connected to any of the external connection terminals 103;
  • each second connection terminal 105 is electrically connected to only one of the external connection terminals 103 and none of the first connection terminals 104 is electrically connected to any of the external connection terminals 103.
  • the number of external connection terminals 103 can be adapted to the design of the electronic chip 100 depending on the circuits (at least the first and second circuits 101, 102) that it integrates in order to ensure the chosen electronic function; either by choice to use the electronic chip 100 to implement the electronic function of the first circuit 101, or by choice to use the electronic chip 100 to implement the electronic function of the second circuit 102.
  • all the switches 106 are in the same state as for example in the case of a display 1000 with one hundred pixel lines and a chip 100 as described comprising one hundred switches 106 implying that the one hundred switches 106 are in their first state making it possible to connect one by one, via the external connection terminals 103, the hundred lines of the display 1000 to the first hundred connection terminals 104 of the first circuit 101 which is then a “line driver” circuit , i.e. a circuit making it possible to control the pixel lines of the display 1000.
  • an electronic chip 100 as described with a hundred switches 106 can be such that ninety-nine of its switches 106 allow (via their first state) to connect ninety-nine lines of pixels of the display 1000, via ninety-nine external connection terminals 103 of the chip 100, to ninety-nine first terminals 104 for connection of the first circuit 101 which is then a “line driver” circuit, and the remaining switch 106 (i.e. the hundredth) makes it possible to ensure the chaining to another electronic chip which connects other lines of pixels to be controlled from the display 1000.
  • the number of external connection terminals 103 may be strictly less than the sum of the number of first connection terminals 104 and the number of second connection terminals 105. This makes it possible to limit the number of external connection terminals 103 when they are intended to be used to be connected either to the first circuit 101 or to the second circuit 102.
  • the surface area of the electronic chip 100 can be limited, which is particularly advantageous when it is of the “Pad Limited” type.
  • the number of external connection terminals 103 can be equal to the largest of the numbers chosen from the number of first connection terminals 104 and the number of second connection terminals 105 in order to ensure that the necessary connections can be made by the switches 106 according to their state chosen from the first state and the second state.
  • N circuits including at least the first circuit 101 and the second circuit 102 formed on the electronic chip 100 and which can each be activated while the other N-l circuits remain in an inactive state; in this case, the number of external connection terminals 103 can be:
  • N is a positive integer greater than or equal to 3 and the switches 106 can include N states in order to ensure, as desired, the establishment of the desired electrical links.
  • the electronic chip 100 may comprise a control circuit 107, also called a controller, electrically connected to the first circuit 101 and to the second circuit 102 as shown by way of example in Figures 1 to 4.
  • the circuit 107 control is configured to control any of the first and second circuits 101, 102.
  • control it is here understood in particular to control the operation for example by transmitting appropriate data to be processed and, where appropriate, signals intended for timing its operation (e.g. signals conventionally used in the field of display such as a synchronization signal, a clock signal, an output activation signal, a scanning direction signal).
  • the output activation signal can, for example in the case of a shift register of the corresponding circuit (if applicable the first circuit 101 or the second circuit 102), validate when data is authorized at the output of the shift register for edge synchronization reasons.
  • the electronic chip 100 can also integrate a control function making it possible to control any of the first and second circuits 101, 102 for example depending on which one is ultimately active.
  • the integration of a control function i.e. the control circuit 107
  • this control function is necessary, of the first and second circuits 101, 102 allows the electronic chip 100 not to require an external chip to control it. .
  • the electronic chip 100 may comprise a vertical signal input, a horizontal signal input and a clock signal input connected to the control circuit 107 which determines then, depending on the clock signal and one or other of the vertical and horizontal signals, within the electronic chip 100 the signals necessary for the operation, where appropriate, of the first circuit 101 or the second circuit 102
  • this integration also makes it possible to simplify the electronic interfaces in the sense that the communication between the control circuit 107 and the first and second circuits 101, 102 will be directly provided within the electronic chip 100.
  • control circuit 107 is integrated into the electronic chip 100 for the reasons mentioned above, it is of course possible not to do so and therefore to deport the control circuit 107 within an electronic control chip, external to the electronic chip 100, which will be electrically connected to said electronic chip 100.
  • the control circuit 107 is configured to organize the operation, where appropriate, of the first circuit 101 or the second circuit 102 by providing it with electrical control and configuration signals.
  • the first circuit 101 is configured to process first data in order to ensure its function and the second circuit 102 is configured to process second data in order to ensure its function, the first data and the second data being different. These first or second data can be sent to the first circuit 101 or to the corresponding second circuit 102 via the control circuit 107.
  • the display 1000 also called a display panel, which can advantageously integrate several electronic chips 100.
  • the pixels Px of the pixel matrix Px of the display 1000 are particularly capable of being controlled to produce a display, for example of images and in particular in the form of a video stream.
  • Each Px pixel can include light-emitting diodes (not shown), such as LEDs (acronym for “Light-Emitting Diodes” in English) or OLEDs, to allow the pixel to emit at a desired wavelength.
  • the pixels Px of the pixel matrix Px are ordered in columns and rows so as to form a display panel 1001 (figure 6).
  • Px pixels can be controlled using one or more pixel row control circuits and one or more pixel column control circuits which are, taken independently, standard circuits well known in the art. skilled person.
  • electronic chips 100 such as described to control the rows of pixels (e.g. electronic function of the first circuit 101) and the columns of pixels Px (e.g. electronic function of the second circuit 102).
  • the display 1000 may comprise at least a first electronic chip 100a, and in particular first electronic chips 100a, the or each first electronic chip 100a corresponding to the electronic chip 100 as described for which the first circuit 101 is active and forms a pixel line control circuit of the display 1000, and at least one second electronic chip 100b, and in particular second electronic chips 100b, the or each second electronic chip 100b corresponding to the electronic chip 100 for which the second circuit 102 is active and forms a pixel column control circuit of the display 1000.
  • first electronic chip 100a and in particular first electronic chips 100a
  • the or each first electronic chip 100a corresponding to the electronic chip 100 as described for which the first circuit 101 is active and forms a pixel line control circuit of the display 1000
  • at least one second electronic chip 100b, and in particular second electronic chips 100b the or each second electronic chip 100b corresponding to the electronic chip 100 for which the second circuit 102 is active and forms a pixel column control circuit of the display 1000.
  • the number of first electronic chips 100a is equal to two and the number of second electronic chips 100b is equal to two; this is only illustrative in the sense that the number of electronic chips 100a, 100b within the display 1000 depends in particular on the resolution of the display 1000 in terms of the number of pixels Px and the capacities of the chips 100a, 100b electronics used in terms of the number of rows of pixels or the number of columns of pixels that they are each able to control.
  • the use of several electronic chips 100 to control the rows of pixels and/or the columns of pixels can be imposed by the fact that:
  • the matrix of pixels Px comprises n columns of pixels Px and p rows, with n>q where q is the number of second connection terminals 105 in the electronic chips 100 and/or with p>r where r is the number of first connection terminals 104 in electronic chips; • several electronic chips 100a with the first active circuit 101 are used if p>r;
  • the electronic chip 100 can be such that: at least part of the external connection terminals 103 (i.e. all or part of the external connection terminals 103) are each intended to be electrically connected to a circuit for controlling a pixel of the display 1000; the first circuit 101 is a pixel line control circuit of the display 1000; the second circuit 102 is a pixel column control circuit of the display 1000.
  • control circuit of a pixel of the display it is understood that the pixel control circuit (in particular integrated into Px in Figure 6 which also includes the pixel to be controlled) controls the emission of photons by the pixel according to the information received via an electronic chip whose first circuit 101 is active and an electronic chip whose second circuit 102 is active connected to said pixel control circuit within the display 1000 by one of the rows of pixels and one of the columns of pixels respectively to address the pixel control circuit as a function of the line of pixels which includes it and the column of pixels which includes it.
  • each row of pixels of the display 1000 is connected to one of the stages of a first circuit 101 of a corresponding electronic chip 100 and each column of pixels of the display 1000 is connected to one of the stages of the second circuit 102 of a corresponding electronic chip 100.
  • the first circuit 101 is connected, via all or part of the external connection terminals 103 of said electronic chip 100, to pixel lines, with an external connection terminal 103 electrically connected to only one of said pixel lines, which results in the connection of the pixel control circuits of each of said lines of pixels for example at one stage of said first circuit 101.
  • the second circuit 102 is connected, via all or part of the external connection terminals 103 of said electronic chip 100, to columns of pixels, with an external connection terminal 103 electrically connected to only one of said column of pixels, from which results the connection of the pixel control circuits of each of said columns of pixels, for example to a stage of said second circuit 102.
  • each pixel Px connected to these two electronic chips 100 can be addressed according to its position in the matrix of pixels given by the line of pixels to which it is connected (ie to the row of pixels which includes it) and the column of pixels to which it is connected (ie to the column of pixels which includes it).
  • the first and second circuits 101, 102 allow, by being used in synergy using two electronic chips 100, one of which has its first active circuit 101 and the other has its second active circuit 102, to store digital information in pixels of the display 1000 and to control the light emission, for example of light-emitting diodes, of the pixels as a function of the values of the digital information stored in the pixels.
  • such an electronic chip 100 has the advantage of presenting two electronic functions respectively to allow the control/command of pixels Px either in rows or in columns while benefiting from a reduced number of external connection terminals 103 by limiting or avoiding for example having unused external connection terminals 103 of the electronic chip 100 when one of the two electronic functions (ie the first circuit 101 or the second circuit 102) will be active while the other of the two electronic functions will be inactive.
  • Electronic chips 100 can thus be manufactured so as to offer the two electronic functions of controlling lines of pixels and controlling columns of pixels, the activation of one of the electronic functions can then be done subsequently within the display 1000.
  • the electronic chip 100 is used in the display 1000: either the first circuit 101 is active (as for the electronic chips 100a shown in Figure 6) and the switches 106 are then in their first state, or the second circuit 102 is active (as for the electronic chips 100b shown in Figure 6) and the switches 106 are in their second state. If the first circuit 101 is active then its first connection terminals 104 are electrically connected to all or part of the external connection terminals 103 which are each even electrically connected to a line of pixels Px of the display 1000. In particular, all the pixels of the same row of pixels of the display 1000 have at least one common electrode (i.e.
  • these pixels are electrically connected to each other) for the application of a VCC potential. If the second circuit 102 is active then its second connection terminals 105 are electrically connected to all or part of the external connection terminals 103 which are each even electrically connected to a column of pixels Px of the display 1000.
  • the electronic chip 100 may include a writing mode and a reading mode.
  • the pixel line control circuit ie the first circuit 101, allows, in the writing mode, to control the selection of a complete pixel line of the display 1000.
  • the first data can be used by the first circuit 101 to determine the line of pixels Px to select.
  • the pixel column control circuit ie the second circuit 102, allows, in the writing mode, to load digital data, where appropriate from the second data, into the pixels to which the second circuit 102 is connected and belonging to a line of pixels selected by the first circuit 101 of another chip 100 electronic.
  • the pixel line control circuit makes it possible, in the reading mode and for each line of pixels Px electrically connected to said pixel line control circuit, to control the emission of each pixel Px of said line of pixels and the light emission of said pixel controlled by pulse width modulation in a synchronized manner on the pixel line by the pixel line control circuit; the information necessary for controlling the emission of the pixels is contained in the first data.
  • Switches 106 have been described above, the state of which, in particular chosen from the first state and the second state, makes it possible to define to which the external connection terminals 103 are electrically connected, via the electrical links. within the electronic chip 100. This being said, there is a need to make it possible to implement an easy choice of the state of each of the switches 106. To meet this need, the electronic chip 100 can include means 108 to allow the configuration of the switches 106; i.e. allow you to configure the state in which they are each chosen from the first state and the second state. Different embodiments of these means are illustrated in Figures 1 to 4.
  • these means 108 for allowing the configuration of the switches 106 comprise a configuration input 109 electrically connected to each of the switches 106 so as to allow the propagation, from the configuration input 109, of a configuration signal. configuration of the switches 106.
  • This embodiment is in particular that illustrated in Figures 1 and 2 and can be implemented using switches 106 formed by NMOS transistors (“Metal Oxide Semiconductor” transistors of type N for insulated gate transistors of type N ) each connected to configuration input 109 to determine the state of the corresponding switch 106.
  • a switch 106 can be formed by a first NMOS transistor electrically connected to the first corresponding connection terminal 104 and to the external connection terminal 103 and a second NMOS transistor electrically connected to the second corresponding connection terminal 105 and to said external connection terminal 103.
  • the first and second NMOS transistors are controlled by a signal S (corresponding to the logic signal mentioned above), the signal S propagating according to one example directly to a gate electrode of the first NMOS transistor and, according to this example, by the intermediate an inverter to a gate electrode of the second NMOS transistor so that when the first NMOS transistor is on the second NMOS transistor is blocking (ie the first connection terminal 104 is electrically connected to the external connection terminal 103 while the second connection terminal 105 is electrically isolated from the external connection terminal 103) and vice versa when the second NMOS transistor is on the first NMOS transistor is blocking (ie the second connection terminal 105 is electrically connected to the external connection terminal 103 while the first connection terminal 104 is electrically isolated from the external connection terminal 103).
  • a signal S corresponding to the logic signal mentioned above
  • the same configuration signal (eg the signal S) makes it possible to simultaneously configure all the switches 106 of the electronic chip 100.
  • the use of the same configuration signal has the advantage that the electronic chip 100 concerned can be configured in an application external to the electronic chip 100 whereby it results that the electronic chip 100 does not need to be programmable: the propagation of the configuration signal generated by the external application and applied to the configuration input 109 within the chip 100 (in particular via wiring directly carried out within a printed circuit of the chip 100 electronic) is enough.
  • the means 108 for allowing the configuration of the switches 106 can also include a track 110 connecting the configuration input 109 to the switches 106 to allow the propagation of the configuration signal.
  • the means 108 for allowing the configuration of the switches 106 can comprise, as for example illustrated in Figures 3 and 4, memory cells 111, for example of 1 bit each, each associated with one of the switches 106 to make it possible to configure the operation of said switch 106 and therefore make it possible to choose the state of the latter at least from the first state and the second state .
  • a programmable static or fixed memory cell is required here for each pair of stages of the first circuit 101 and the second circuit 102, the stages of which are each able to be electrically connected selectively to the same corresponding switch 106.
  • Each memory cell can be configurable by a configuration function implemented in the control circuit 107, for example in configuration registers (which can be simple shift registers) of the control circuit 107 of said electronic chip 100. Furthermore, this is advantageous when the number of rows of pixels or the number of columns of pixels is not an integer multiple of the number of stages of the first circuit 101 or the second circuit 102: it can then be considered to share the operation of the electronic chip 100 so that the two electronic functions are active (i.e. that the first and second circuits 101, 102 are active), this allows optimization of the number of circuits and therefore of the cost of the display 1000.
  • each memory cell by the configuration function implemented in the control circuit 107 in the following manner.
  • the control circuit 107 of each electronic chip 100 will read the state that each of its switches 106 must present in an installation memory and at through a bus 117 for controlling the memory cells 111 making it possible to control the memory cells 111 (the control bus 117 making it possible to configure the switches 106 is visible in Figures 3 and 4), the control circuit 107 writes the state of each of the switches 106 in each memory cell 111.
  • each memory cell 111 is configurable in a manner definitive (in this case each memory cell 111 can be of the ROM type, acronym for “read only memory” for read-only memory).
  • a corresponding circuit ie the first circuit 101 or the second circuit 102 within the display 1000 is connected either to a row of pixels or to a column of pixels of the display 1000 definitively: any change electronic function causes that the display 1000 no longer functions correctly because this would amount to placing a signal for a row of pixels on a column of pixels and conversely a signal for a column of pixels on a row of pixels.
  • the first and second circuits 101, 102 are preferably digital circuits, therefore the first connection terminals 104 and the second connection terminals 105 all support the same low level voltage and the same level voltage high, in particular these voltages are also supported by the external connection terminals 103.
  • the first and second circuits 101, 102 are digital circuits”, it is understood that the latter are entirely digital , that is, they do not implement an analog function.
  • the first and second circuits 101, 102 could also be hybrid, i.e. present digital and analog functions.
  • An advantage of using digital circuits is that this makes it possible to rationalize the use of electronic chips 100 within the display 1000.
  • the line control circuits of pixels and columns of analog pixels are generally different and difficult to combine within the same electronic chip, unless its internal electrical connections are oversized, because the voltages required at the external connection terminals are very different depending on the electronic function.
  • the voltage on the pixel rows can be up to 45V and the voltage on the pixel columns can be up to 13V with an accuracy of 5mV in digital to analog conversion.
  • the voltage on the pixel rows can be up to 25V and the voltage on the pixel columns can be up to 10V with an accuracy of 5mV in digital to analog conversion.
  • Proposing circuits for controlling lines of pixels and columns of digital pixels makes it possible to benefit from an opportunity to integrate the corresponding electronic functions by using external connection terminals 103 compatible for the two electronic functions since the voltage levels will then be identical for both electronic functions.
  • the pixels Px of the display 1000 are digital and, in particular, are digitally controlled in row and column.
  • the display 1000 can in particular be such that it will include a set of first electronic chips 100a connected to the same first data bus 1006 and chained in series to control the pixels Px according to their line and a set of second chips 100b electronics connected to the same second data bus 1007 and chained in series to control the Px pixels according to their column. Therefore, there is a need to allow the chaining of electronic chips 100, also called cascade connection, within the display 1000.
  • the electronic chip 100 can include a chaining output 112 (as illustrated for example in Figures 1 and 4) intended to be electrically connected to another electronic chip 100; this chaining output 112 makes it possible in particular to synchronize the processing of data received by the electronic chips 100 chained together (for example these data correspond to the first data received by the electronic chips 100 connected to the first data bus 1006 or to the second data received by the electronic chips 100 connected to the second data bus 1007) in the sense that the chaining output 112 makes it possible to send a chaining signal to another electronic chip 100 to indicate to it the end of the processing sequence by the electronic chip 100 which precedes it and which sent it said chaining signal in order to authorize said other electronic chip 100 to begin its own data processing sequence which it received, where appropriate, by the first data bus 1006 or by the second bus 1007 data.
  • a chaining output 112 as illustrated for example in Figures 1 and 4
  • this chaining output 112 makes it possible in particular to synchronize the processing of data received by the electronic chips 100 chained together (for example
  • the chaining output 112 participates in forming, where appropriate, the set of first electronic chips 100a or the set of second electronic chips 100b within the framework of the display 1000 and in appropriately sequencing the processing of data to be produced by each of the electronic chips 100 (if applicable, the first electronic chips 100a or the second electronic chips 100b).
  • the electronic chip 100 can include a data reception input 113 (visible in particular in Figures 1 to 4). It is to this data reception input 113 that, where appropriate, the first data bus 1006 or the second data bus 1007 is connected as part of the display 1000.
  • the data presented on the input 113 receiving data during the operation of the electronic chip 100 are intended to be processed by the electronic chip 100, for example in whole or in part by the first circuit 101 or by the second circuit 102 and, where appropriate, by the control circuit 107 of the electronic chip 100.
  • control circuit 107 is electrically connected to the data reception input 113 as shown in Figures 1 to 4, which then allows it, in operation, to suitably control/control the first circuit 101 or the second circuit 102 by exploiting the data received via the data reception input 113.
  • its data reception input 113 is such that the data received are preferentially synchronization signals in particular to synchronize the operation of the pixels.
  • its data reception input 113 is such that the data received are preferably display data to be displayed by the display 1000.
  • the data reception inputs 113 of several electronic chips 100 can be connected to the same data bus (first data bus 1006 or second data bus 1007) so that the electronic chips 100 receive data which they can fully or partially process in a sequenced manner, for example using the propagation of the chaining signal sequentially to the electronic chips 100 intended to control rows of pixels or columns of pixels of the display 1000 .
  • the electronic chip 100 may further comprise a chaining input 115 as for example visible in Figures 1, 4 and 7.
  • This chaining input 115 can be connected to the first circuit 101 and to the second circuit 102.
  • This input 115 of chaining, of the so-called current electronic chip 100 is intended to be connected, where appropriate, to the chaining output 112 of a previous electronic chip 100. In this case, as long as the previous electronic chip 100 does not emit the chaining signal, the operation of the first active circuit 101 or the second active circuit 102 of the current electronic chip 100 is inhibited to satisfy synchronization needs.
  • the chaining signal can come directly from an external controller which allows you to ensure vertical or horizontal synchronization of a corresponding video.
  • the external controller belongs to the display 1000 and is notably configured to clock the writing of video information (images) in the pixels of the display 1000; the images are then presented sequentially for their writing in said pixels, and the horizontal and vertical synchronization signals trigger or clock the writing of each image in said pixels, therefore define when and how the image must be written in said pixels.
  • the data reception inputs 113, the chaining output(s) 112 and the chaining input(s) 115 of several electronic chips 100 make it possible to form the set of first electronic chips 100a or the set of second electronic chips 100b as part of the display 1000, the operation of which can then be sequenced in a suitable manner.
  • the chaining of the electronic chips 100 makes it possible to guarantee the writing of the new image at each frame of a video to be displayed on the display 1000
  • the chaining output 112 is constituted by one of the external connection terminals 103, as for example visible in Figures 1 and 4. In this particular example:
  • the first circuit 101 when active, is configured to emit through one of its first connection terminals 104 the chaining signal only after having sent a signal to each of the external connection terminals 103 electrically connected to a line of connection corresponding pixels of the display 1000, this can advantageously be ensured when the first circuit 101 has a succession of stages, certain stages of which are electrically connected to the pixel lines, the last stage of the succession of stages of the first circuit 101 is then electrically connected to said one of its first connection terminals 104 and is configured to ensure the propagation of the chaining signal;
  • the second circuit 102 when active, is configured to emit through one of its second connection terminals 105 the chaining signal only after having sent a signal to each of the external connection terminals 103 electrically connected to a column of corresponding pixels of the display 1000, this can advantageously be ensured when the second circuit 102 has a succession of stages, certain stages of which are electrically connected to the columns of pixels, the last stage of the succession of stages of the second circuit 102 is then electrically connected to said one of its second connection terminals 105 and is configured to ensure the propagation of the chaining signal;
  • this is the first terminal 104 of the first circuit
  • stages within the first circuit 101 and the second circuit 102 makes it possible to induce a temporality of data processing and to ensure that the last active stage (i.e. in the temporal sense) of the succession of stages corresponding is, depending on the case, connected to a line of pixels, a column of pixels or to the chaining output 112 to be connected to a circuit, where appropriate the first circuit 101 or the second circuit 102, of another chip 100 electronic.
  • the chaining function that the first circuit 101 and/or the second circuit 102 comprises can be ensured by a shift register internal to the first circuit 101, the last stage of which is connected to the chaining output 112 via the first corresponding connection terminal 104 when the associated switch 106 is in its first state and/or by a shift register internal to the second circuit 102, the last stage of which is connected to the chaining output 112 via the second corresponding connection terminal 105 when the associated switch 106 is in its second state.
  • This allows the chaining signal to be automatically transmitted to the chaining output 112 when the processing to be carried out by the first circuit 101, or the second circuit 102, is completed.
  • the chaining signal sent to the chaining output 112 can also come from a last stage of a shift register, integrated into the electronic chip 100, which would control the loading of data onto associated memory registers, the where appropriate, to the rows of pixels of the display 1000 or to the columns of pixels of the display 1000.
  • a set of chained electronic chips 100 What is described in connection with this set of electronic chips 100 can in particular apply indifferently to the set of first electronic chips 100a and to the set of second electronic chips 100b.
  • the set of chained electronic chips comprises (see Figure 7 as an example) a primary 100e electronic chip and a final 100g electronic chip between which is/are arranged one or more intermediate electronic lOOf chips (a intermediate electronic chip 107f in the example).
  • the primary electronic chip 100e, the intermediate electronic chip(s) lOOf and the last electronic chip 100g are in particular all physically identical, which makes it possible to limit the references of electronic chips 100 to be used in said set of electronic chips 100; in particular, the electronic chips 100 of the set of first electronic chips 100a and the electronic chips 100 of the set of second electronic chips 100b are also physically identical in the sense that they can be interchanged so that, for example, only the external wiring to the electronic chips 100, in particular via the external terminals 103 of the electronic chips 100, has an influence on their operation, ie the electronic chips in particular all come from the same manufacturing process.
  • the primary electronic chip 100e, the intermediate electronic lOOf chip(s) and the last electronic chip 100g each receive data on their data reception input 113 (the first data or the second data as appropriate) due to the connection of these chips 100e, lOOf, 100g, via their reception input 113, to a data bus 116 (either the first data bus 1006 mentioned above or the second bus 1007 of data mentioned above) making it possible to process the pixels Px of the display 1000 either according to their row or according to their column.
  • a data bus 116 either the first data bus 1006 mentioned above or the second bus 1007 of data mentioned above
  • the chaining output 112 of the primary electronic chip 100e is electrically connected to the chaining input 115 of the or one of the intermediate electronic lOOf chip(s) of the set of electronic chips and thus consecutively until the chaining output 112 of one of the electronic chips (the intermediate electronic lOOf chip in the example illustrated in Figure 7) is electrically connected to the chaining input 115 of the last electronic chip 100g electronic chips of the electronic chip assembly.
  • any intermediate electronic chip lOOf of the set of electronic chips and located between the primary electronic chip 100e of this set of electronic chips 100 and the last electronic chip 100g of this set of electronic chips 100 its chaining output 112 is electrically connected to the chaining input 115 of one of the electronic chips of the set of electronic chips and its chaining input 115 is electrically connected to the chaining output 112 of another of the electronic chips of the set electronic chips.
  • connecting elements 114a, 114b show the chaining of the first electronic chips 100a and the second electronic chips 100b.
  • control circuits 107 may have a role to play in the chaining of the electronic chips 100e, lOOf, 100g of the set of electronic chips.
  • each control circuit 107 can decide when to send a chaining signal to the chaining output 112 of the electronic chip 100e, lOOf, 100g which includes it.
  • it is generally the first active circuit 101 or the second active circuit 102 which activates the propagation of the chaining signal at the desired moment to ensure the synchronization of a series of electronic chips 100 chained together and connected to the same data bus 116 via their data reception input 113.
  • the control circuit 107 of the primary electronic chip 100 of the set of electronic chips can be a master circuit and it makes it possible to synchronize the operations of all the control circuits 107, then called control circuits slaves, other electronic chips in the electronic chip assembly (ie the intermediate electronic chip(s) and the last electronic chip of the corresponding series) in the sense that the control circuits 107 of the other electronic chips can be electrically connected in series from the control circuit 107 of the primary electronic chip 100th.
  • its chaining input 115 is connected to its control circuit 107 and its chaining output 112 is connected to its control circuit which then makes it possible to ensure the desired synchronization.
  • the circuit 107 for controlling the primary electronic chip 100 of the set of electronic chips is considered to be the master circuit because it is the only one to receive the global synchronization information for the set of corresponding electronic chips and that it initiates the scanning, ie that triggering the operation of the primary electronic chip 100th will induce the sequential propagation of the processing of the data received by the other electronic chips of said set of electronic chips chained in series from the primary electronic chip 100th.
  • a 100e, lOOf, 100g electronic chip of the set of electronic chips has finished its work and when a following electronic chip in the series is present, it sends, preferably automatically, the chaining signal.
  • the control circuits 107 are then, apart from the circuit 107 for controlling the primary electronic chip 100th, are almost inactive, that is to say they each have reduced functionality compared to the circuit 107 for controlling the 100th primary electronic chips.
  • the chaining input 115 can be electrically connected to the control circuit 107 and to the first and second circuits 101, 102 (not shown).
  • the master circuit can directly send the chaining signal which controls/commands the tasks of the slave circuits.
  • the master circuit indicates by a change of state of the chaining signal that the electronic chip concerned must start working. Therefore, for a given set of electronic chips, the electronic chip which comprises the master circuit is connected to all the other electronic chips of said set of electronic chips in order to appropriately control the synchronization of said other electronic chips by sending a specific synchronization signal for each of said other electronic chips.
  • the master circuit can count the number of clock ticks corresponding to the number of activated stages in each microchip of the microchip set.
  • Concerning the display 1000 it may include an image processing chip 1002 configured to:
  • first control signals 1003 via the first data bus 1006 of the display 1000, to the electronic chips 100a whose first circuits 101 are active, these first control signals 1003 including at least vertical synchronization data generated by the image processing chip 1002;
  • the first data mentioned above include, or are constituted by, the first control signals
  • the second data mentioned above include, or are constituted by, the display data and the second control signals.
  • the electronic chip 100 as described finds an industrial application in the field of electronic chips 100 with several integrated functions which can be partially or entirely activated.
  • an electronic chip 100 can be used, as mentioned above, as an integrated display chip comprising at least one pixel line control circuit and a pixel column control circuit in which no Any one of the pixel row driver circuit and the pixel column driver circuit can be activated either software or hardware.
  • the electronic chip 100 as described has the following advantages:

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Abstract

La puce (100) électronique comprend un premier circuit (101) associé à une fonction électronique et un deuxième circuit (102) associé à une fonction électronique différente de la fonction électronique du premier circuit (101). La puce (100) électronique comprend des bornes (103) de connexion externes, le premier circuit (101) comprend des premières bornes (104) de connexion et le deuxième circuit (102) comprend des deuxièmes bornes (105) de connexion. La puce électronique comprend des commutateurs (106) reliés électriquement chacun à l'une des bornes de connexion (103) externes, à l'une des premières bornes (104) de connexion et à l'une des deuxièmes bornes (105) de connexion.

Description

Puce électronique à plusieurs fonctions
Domaine technique de l’invention
[0001] Le domaine technique de l’invention concerne une puce électronique intégrant plusieurs fonctions et plus particulièrement, dans un mode de réalisation particulier, une puce électronique pour afficheur.
Etat de la technique antérieure
[0002] Il est connu, par exemple pour un afficheur de type écran à cristaux liquides aussi connu sous le sigle LCD (pour « Liquid Crystal Display » en langue anglaise) ou de type à diodes électroluminescentes organiques (aussi connu sous le sigle OLED pour « Organic Light-Emitting Diodes » en langue anglaise), d’utiliser des puces électroniques différentes associées chacune à une fonction prédéterminée. Par exemple, pour commander l’affichage via des pixels de l’afficheur agencés en colonnes et en lignes, il est connu d’utiliser une puce contrôleur connectée à une puce de commande de lignes de pixels et à une puce de commande de colonnes de pixels. La puce de commande de lignes de pixels permet de commander le fonctionnement de lignes de pixels connectées à cette puce de commande de lignes de pixels et la puce de commande de colonnes de pixels permet de commander, i.e. envoyer, les données à afficher par les pixels des colonnes de pixels connectées à cette puce de commande de colonnes de pixels. Cette solution nécessite de gérer différentes versions de puces électroniques ce qui peut poser des problèmes d’approvisionnement, ainsi que des problèmes d’encombrement en périphérie de l’afficheur. En outre, cette solution nécessite aussi que la puce contrôleur, la puce de commande de lignes de pixels et la puce de commande de colonnes de pixels choisies soient compatibles entre elles en termes de protocoles de communication, ce qui complexifie cette solution.
[0003] Pour répondre à la problématique de l’approvisionnement, il est connu, par exemple, d’utiliser des puces électroniques intégrant plusieurs fonctions. Pour une puce électronique à plusieurs fonctions, chaque fonction est apte à être mise en œuvre par un circuit dédié intégré à la puce électronique correspondante. Typiquement, une puce électronique destinée à être intégrée à un afficheur peut comprendre un circuit de commande de lignes de pixels pour assurer la fonction de la puce de commande de lignes de pixels évoquée ci-dessus, un circuit de commande de colonnes de pixels pour assurer la fonction de la puce de commande de colonnes de pixels évoquée ci-dessus et un circuit de contrôle (assurant la fonction de la puce de contrôle) permettant de contrôler n’importe lequel du circuit de commande de lignes de pixels et du circuit de commande de colonnes de pixels au sein de la puce électronique correspondante. Cela permet en outre de s’affranchir du problème de compatibilité puisque la puce électronique comprend tous les moyens nécessaires pour réaliser les communications entre les circuits qu’elle intègre. Bien qu’une telle intégration soit potentiellement satisfaisante car limitant le nombre de références de composants distincts à utiliser pour fabriquer un afficheur, elle induit la présence, au sein de chaque puce électronique, de nombreuses bornes de connexion externes, dans le cas présent majoritairement des bornes de sortie, à relier par exemple chacune à une broche correspondante d’un boîtier pour puce électronique à monter par exemple sur l’afficheur ou sur une carte logique de l’afficheur. Chaque borne de connexion externe occupe une certaine surface de la puce électronique et, selon la puce électronique, la somme des surfaces nécessaires pour réaliser les bornes de connexion externes associées à une fonction particulière de la puce électronique peut être supérieure à la surface d’implantation logique de ladite fonction au sein de la puce électronique : il en résulte que la surface de la puce électronique peut être majoritairement définie par ses bornes de connexion externes (en langue anglaise ce phénomène est appelé « pad limited ») ; ceci est d’autant plus problématique lorsque la puce électronique intègre plusieurs fonctions, sa taille peut alors être démesurée compte tenu des fonctions, ce qui peut poser des problèmes lors de l’intégration du boîtier contenant cette puce électronique dans un afficheur. Lorsqu’une telle puce électronique logée dans son boîtier est montée au sein de l’afficheur, seules les broches utiles pour la fonction souhaitée seront connectées de manière effective au sein de l’afficheur, par exemple sur la carte logique. Un inconvénient d’une telle puce électronique à plusieurs fonctions intégrées réside dans sa souplesse d’utilisation en particulier dans le sens où :
• la surface de la puce électronique est importante et donc l’encombrement général du boîtier intégrant la puce électronique correspondante est lui aussi important : il est donc plus difficile de connecter cette puce électronique sur une carte logique du fait de son encombrement ;
• dans le cadre d’un branchement de la puce électronique sur une carte logique, les broches de son boîtier peuvent impliquer une complexification des pistes imprimées sur la carte logique pour relier ladite puce électronique à d’autres composants assemblés sur la carte logique.
Par ailleurs, l’augmentation significative de la surface de la puce électronique intégrant plusieurs fonctions augmente son coût pour des fonctions qui peuvent n’être qu’en partie utilisées.
Objet de l’invention
[0004] L’invention a pour but une puce électronique présentant une souplesse d’utilisation satisfaisante.
[0005] A cet effet, l’invention est relative à une puce électronique comprenant un premier circuit associé à une fonction électronique et un deuxième circuit associé à une fonction électronique différente de la fonction électronique du premier circuit, la puce électronique comprenant des bornes de connexion externes, le premier circuit comprenant des premières bornes de connexion et le deuxième circuit comprenant des deuxièmes bornes de connexion. Cette puce électronique comprend des commutateurs reliés électriquement chacun à l’une des bornes de connexion externes, à l’une des premières bornes de connexion et à l’une des deuxièmes bornes de connexion, chaque commutateur étant configuré pour adopter sélectivement :
• un premier état d’où il résulte qu’un lien électrique est formé entre la borne de connexion externe à laquelle ledit commutateur est relié électriquement et la première borne de connexion à laquelle ledit commutateur est relié électriquement ;
• un deuxième état d’où il résulte qu’un lien électrique est formé entre la borne de connexion externe à laquelle ledit commutateur est relié électriquement et la deuxième borne de connexion à laquelle ledit commutateur est relié électriquement.
Ceci permet une grande souplesse d’utilisation de la puce électronique par exemple en choisissant lequel des premier et deuxième circuits est à utiliser ou encore en choisissant vers quelles bornes de connexion externes router les premières et deuxièmes bornes de connexion en vue de faciliter l’intégration de la puce électronique dans un environnement particulier tel qu’une carte logique.
[0006] La puce électronique peut comprendre en outre une ou plusieurs des caractéristiques suivantes.
[0007] Selon une caractéristique de la puce électronique, elle est configurée pour présenter :
• une première configuration dans laquelle le premier circuit est actif tandis que le deuxième circuit est inactif ;
• une deuxième configuration dans laquelle le deuxième circuit est actif tandis que le premier circuit est inactif.
Le choix de la configuration permet avantageusement de limiter les références de composants dans le cadre de la fabrication de dispositifs utilisant une ou plusieurs puces électroniques et donc d’améliorer la gestion de la chaîne d’approvisionnement en composants.
[0008] Selon une caractéristique de la puce électronique le nombre de bornes de connexion externes est strictement inférieur à la somme du nombre de premières bornes de connexion et du nombre de deuxièmes bornes de connexion. Ceci permet de limiter le nombre de bornes externes lorsqu’elles sont destinées à être utilisées pour être branchées soit au premier circuit soit au deuxième circuit.
[0009] Selon une caractéristique de la puce électronique, elle comprend un circuit de contrôle relié électriquement au premier circuit et au deuxième circuit, le circuit de contrôle étant configuré pour commander n’importe lequel des premier et deuxième circuits. Ceci présente l’avantage, lorsque les premier et deuxième circuits doivent être associés à un circuit de contrôle, que la fonction du circuit de contrôle soit directement intégrée au sein de la puce électronique, facilitant ainsi son utilisation sans avoir à se soucier d’y adjoindre une puce de contrôle, intégrant le circuit de contrôle, compatible.
[0010] Selon une caractéristique de la puce électronique, elle est telle que : au moins une partie des bornes de connexion externes sont destinées à être reliées électriquement chacune à un circuit de commande d’un pixel d’un afficheur ; le premier circuit est un circuit de commande de lignes de pixels de l’afficheur ; le deuxième circuit est un circuit de commande de colonnes de pixels de l’afficheur. Ainsi, la puce électronique a l’avantage de présenter deux fonctions pour permettre le contrôle de pixels respectivement soit en lignes soit en colonnes tout en limitant le nombre de bornes de connexion externes.
[0011] Selon une caractéristique de la puce électronique, la puce électronique comprend des moyens pour permettre la configuration des commutateurs. Ceci présente l’avantage d’autoriser un choix aisé de l’état de chacun des commutateurs qui peut alors être figé ou redéfini à chaque démarrage d’un dispositif utilisant la puce électronique.
[0012] Selon une caractéristique de la puce électronique, les moyens pour permettre la configuration des commutateurs comprennent une entrée de configuration reliée électriquement à chacun des commutateurs de sorte à permettre la propagation, depuis l’entrée de configuration, d’un signal de configuration des commutateurs. Ceci permet à un même signal de configuration de simultanément configurer tous les commutateurs de la puce électronique.
[0013] Selon une caractéristique de la puce électronique, en alternative au signal de configuration, les moyens pour permettre la configuration des commutateurs comprennent des cellules mémoires associées chacune à l’un des commutateurs pour permettre de configurer le fonctionnement dudit commutateur, chaque cellule mémoire étant configurable, de préférence de manière définitive, par une fonction de configuration implémentée dans le circuit de contrôle.
[0014] Selon une caractéristique de la puce électronique, les premier et deuxième circuits sont des circuits numériques, les premières bornes de connexion et les deuxièmes bornes de connexion supportant toutes une même tension de niveau bas et une même tension de niveau haut. Ceci présente l’avantage que les bornes de connexion externes, les premières et deuxièmes bornes de connexion peuvent être dimensionnées de manière similaire et au plus juste pour ne pas avoir à supporter des amplitudes de tension différentes dépendantes de la fonction choisie à mettre en œuvre parmi la fonction électronique du premier circuit et la fonction électronique du deuxième circuit.
[0015] Selon une caractéristique de la puce électronique, la puce électronique comprend une sortie de chaînage destinée à être reliée électriquement à une autre puce électronique. La sortie de chaînage permet de relier électriquement plusieurs puces électroniques en série pour, par exemple s’adapter au nombre de lignes de pixels ou au nombre de colonnes de pixels d’un afficheur.
[0016] Selon une caractéristique de la puce électronique, la sortie de chaînage est constituée par l’une des bornes de connexion externes et :
• lorsqu’il est actif, le premier circuit est configuré pour émettre par l’une de ses premières bornes de connexion un signal de chaînage seulement après avoir envoyé un signal sur chacune des bornes de connexion externes reliée électriquement à une ligne de pixels correspondante de l’afficheur ;
• lorsqu’il est actif, le deuxième circuit est configuré pour émettre par l’une de ses deuxièmes bornes de connexion le signal de chaînage seulement après avoir envoyé un signal sur chacune des bornes de connexion externes reliée électnquement à une colonne de pixels correspondante de f afficheur ;
• dans le premier état du commutateur relié électriquement à la sortie de chaînage, la première borne de connexion destinée à émettre le signal de chaînage est reliée électriquement audit commutateur ;
• dans le deuxième état du commutateur relié électriquement à la sortie de chaînage, la deuxième borne de connexion destinée à émettre le signal de chaînage est reliée électriquement audit commutateur.
Ceci permet de faire fonctionner des premiers ou deuxièmes circuits de puces électroniques distinctes les uns à la suite des autres sans avoir besoin de les synchroniser par un signal externe par exemple dans un mode balayage d’écran de l’afficheur.
[0017] Selon une caractéristique de la puce électronique, le circuit de contrôle peut être configuré pour envoyer des signaux de commande verticaux au premier circuit et pour envoyer des signaux de commande horizontaux et des données à afficher au deuxième circuit. Ceci étant adapté pour l’affichage d’images.
[0018] L’invention est aussi relative à un afficheur comprenant une matrice de pixels et au moins une puce électronique telle que décrite pour commander l’affichage des pixels de la matrice de pixels Px. En particulier, l’afficheur peut comprendre plusieurs puces électroniques telles que décrites
[0019] Un tel afficheur présente l’avantage qu’il peut être fabriqué avec un nombre limité de références de composants et que la place occupée par de tels composants, notamment en périphérie de la matrice de pixels peut être limitée.
[0020] D’autres avantages et caractéristiques pourront ressortir de la description détaillée qui suit.
Brève description des dessins
[0021] L’invention sera mieux comprise à la lecture de la description détaillée qui suit, donnée uniquement à titre d’exemple non limitatif et faite en se référant aux dessins annexés et listés ci-dessous.
[0022] La figure 1 illustre schématiquement une puce électronique selon un mode de réalisation particulier de la présente invention.
[0023] La figure 2 illustre schématiquement la puce électronique selon un mode de réalisation particulier de la présente invention.
[0024] La figure 3 illustre schématiquement la puce électronique selon un mode de réalisation particulier de la présente invention.
[0025] La figure 4 illustre schématiquement la puce électronique selon un mode de réalisation particulier de la présente invention.
[0026] La figure 5 illustre schématiquement la puce électronique intégrée dans un boîtier.
[0027] La figure 6 illustre schématiquement un afficheur comprenant des puces électroniques selon la présente invention pour commander des pixels agencés sous la forme d’une matrice à lignes et colonnes.
[0028] La figure 7 illustre schématiquement un ensemble de puces électroniques chaînées.
[0029] Sur ces figures, les mêmes références sont utilisées pour désigner les mêmes éléments. Les éléments représentés sur les différentes figures ne sont pas nécessairement réalisés à l’échelle afin de faciliter la compréhension des figures.
Description détaillée
[0030] Dans la présente description, lorsqu’il est évoqué deux éléments reliés électriquement, il est entendu la présence d’un lien physique, comme par exemple une piste électriquement conductrice, qui permet la propagation d’un signal électrique entre ces deux éléments. Un élément peut par exemple être une borne de connexion, un circuit, une entrée, une sortie ou un commutateur comme cela sera vu par la suite.
[0031] Par « circuit associé à une fonction électronique », il est entendu que cette fonction électronique est celle à laquelle le circuit correspondant est dédié, cette fonction électronique étant mise en œuvre à l’aide des composants électroniques intégrés dans ledit circuit.
[0032] Il est évoqué ci-après un environnement de fonctionnement pour une puce électronique, cet environnement peut notamment être une carte logique sur laquelle la puce électronique est branchée/connectée.
[0033] L’invention est relative à une puce 100 électronique dont des réalisations sont illustrées schématiquement en figures 1 à 4. La puce 100 électronique comprend un premier circuit 101 associé à une fonction électronique et un deuxième circuit 102 associé à une fonction électronique différente de la fonction électronique du premier circuit 101. La puce électronique 100 comprend des bornes 103 de connexion externes. Le premier circuit 101 comprend des premières bornes 104 de connexion et le deuxième circuit 102 comprend des deuxièmes bornes 105 de connexion. La puce 100 électronique comprend des commutateurs 106 reliés électriquement chacun à l’une des bornes 103 de connexion externes, à l’une des premières bornes 104 de connexion et à l’une des deuxièmes bornes 105 de connexion, chaque commutateur 106 étant configuré pour adopter sélectivement :
• un premier état d’où il résulte qu’un lien électrique est formé entre la borne 103 de connexion externe à laquelle ledit commutateur 106 est relié électriquement et la première borne 104 de connexion à laquelle ledit commutateur 106 est relié électriquement ;
• un deuxième état d’où il résulte qu’un lien électrique est formé entre la borne 103 de connexion externe à laquelle ledit commutateur 106 est relié électriquement et la deuxième borne 105 de connexion à laquelle ledit commutateur 106 est relié électriquement.
[0034] Ainsi, il est compris que pour chaque commutateur 106 :
• dans le premier état dudit commutateur 106, la borne 103 de connexion externe, à laquelle ledit commutateur 106 est relié électriquement, est isolé électriquement de la deuxième borne 105 de connexion à laquelle ledit commutateur 106 est relié électriquement ; • dans le deuxième état dudit commutateur 106, la borne 103 de connexion externe, à laquelle ledit commutateur 106 est relié électriquement, est isolé électriquement de la première borne 104 de connexion à laquelle ledit commutateur 106 est relié électriquement.
[0035] De manière générale, l’avantage d’une telle puce 100 électronique réside dans sa souplesse d’utilisation dans le sens où son fonctionnement peut être paramétré par le choix de l’état de fonctionnement des commutateurs 106, cet état de fonctionnement étant notamment sélectionné, pour chacun des commutateurs 106, parmi le premier état et le deuxième état.
[0036] Un avantage particulier d’une telle puce 100 électronique est qu’elle permet, si cela est souhaité, de limiter le nombre de bornes 103 de connexion externes en fonction de la destination d’utilisation de la puce 100 électronique qui peut alors être utilisée pour mettre en œuvre la fonction électronique du premier circuit 101 ou la fonction électronique du deuxième circuit 102. La limitation du nombre de bornes 103 de connexion externes de la puce 100 électronique permet de limiter la surface nécessaire, par exemple sur un substrat support comme un substrat de silicium, pour former la puce 100 électronique et ses bornes 103 de connexion externes quelle que soit la fonction électronique (par exemple choisie entre la fonction électronique du premier circuit 101 et la fonction électronique du deuxième circuit 102) de la puce 100 électronique devant être activée. En outre, la puce 100 électronique telle que décrite peut, le cas échéant, permettre de limiter le nombre de bornes 103 de connexion externes inutilisées lorsque la puce 100 électronique est connectée de manière fonctionnelle dans son environnement de fonctionnement.
[0037] Dans les exemples illustrés en figures 1 à 4, en prenant en exemple le fait que : le nombre de première bornes 104 de connexion est égal au nombre de deuxièmes bornes 105 de connexion ;
• en cas de fonctionnement du premier circuit 101 toutes ses premières bornes 104 de connexion sont utilisées ;
• en cas de fonctionnement du deuxième circuit 102 toutes ses deuxièmes bornes 105 de connexion sont utilisées ; cela permet in fine, que le premier circuit 101 soit activé ou que le deuxième circuit 102 soit activé, de diviser par deux le nombre de bornes 103 de connexion externes en comparaison à une solution connue où le nombre de bornes de connexion externes serait égal à la somme du nombre de premières bornes 104 de connexion et du nombre de deuxièmes bornes 105 de connexion.
[0038] Dans le cas où les premier et deuxième circuits 101, 102 seraient tous deux fonctionnels lors de l’utilisation de la puce 100 électronique, un autre avantage particulier de la puce 100 électronique telle que décrite est qu’elle permet, par exemple, de choisir de manière souple, via les commutateurs 106, quelles bornes 103 de connexion externes doivent être reliées électriquement au premier circuit 101 et quelles bornes 103 de connexion externes doivent être reliées électriquement au deuxième circuit 102 pour adapter la puce 100 électronique à l’environnement de fonctionnement dans lequel elle sera utilisée. On peut alors comprendre ici que toutes les premières bornes 104 de connexion et que toutes les deuxièmes bornes 105 de connexion ne sont pas nécessaires au fonctionnement respectivement du premier circuit 101 et du deuxième circuit 102. Ceci permet de présenter une modularité autorisant, par exemple, d’adapter la puce 100 électronique dans l’environnement de fonctionnement où elle sera branchée, par exemple en répartissant toutes les bornes 103 de connexion externes sur toute la périphérie d’une face de la puce 100 électronique (non représenté). Ainsi, les bornes 103 de connexion externes peuvent être configurées à la demande.
[0039] Par « commutateur 106 », il est entendu dans la présente description tout système permettant, par exemple, de mettre en œuvre au choix : un lien électrique entre la borne 103 de connexion externe correspondante et la première borne 104 de connexion correspondante ; et un lien électrique entre la borne 103 de connexion externe correspondante et la deuxième borne 105 de connexion correspondante. Dès lors, le commutateur 106 peut être un interrupteur, par exemple formé par un ensemble de transistors à effet de champ se comportant comme un interrupteur commandé par un signal logique variant par exemple de 0 à 1 et inversement de 1 à 0.
[0040] De préférence :
• chaque commutateur 106 est relié électriquement à une seule des bornes 103 de connexion externes, à une seule des premières bornes 104 de connexion, et à une seule des deuxièmes bornes 105 de connexion ;
• chaque première borne 104 de connexion est reliée électriquement à un seul des commutateurs 106 ;
• chaque deuxième borne 105 de connexion est reliée électriquement à un seul des commutateurs 106 ;
• chaque borne 103 de connexion externe est reliée électriquement à un seul des commutateurs 106.
Ceci permet d’assurer efficacement une souplesse de la gestion des connexions internes à la puce 100 électronique.
[0041] De préférence, chacune des bornes 103 de connexion externes est destinée à être reliée électriquement à un organe 201 de connexion externe, aussi appelé « broche » ou « patte », d’un boîtier 200 de logement de la puce 100 électronique (ce boîtier n’étant pas représenté en figures 1 à 4 mais visible en figure 5 de manière schématisée avec la puce 100 électronique représentée en pointillé). Le boîtier 200 permet notamment de brancher la puce 100 électronique dans son environnement de fonctionnement.
[0042] Dans le cas où les bornes 103 de connexion externes sont destinées à être reliées électriquement aux organes 201 de connexion du boîtier 200 de logement de la puce 100 électronique pour laquelle toutes les fonctions électroniques ne sont pas à activer, cela permet aussi de diminuer le nombre d’organes 201 de connexion et donc l’encombrement du boîtier 200 tout en permettant diverses utilisations du boîtier 200 dans le sens où il pourra être utilisé de différentes manières selon la fonction électronique choisie au sein de la puce 100 électronique (i.e. le premier circuit 101 ou le deuxième circuit 102) à connecter aux bornes 103 de connexion externes.
[0043] Selon une application particulière, notamment dans le domaine de l’affichage qui sera décrit plus en détail ci-après, les bornes 103 de connexion externes sont des bornes de sortie de la puce 100 électronique.
[0044] En particulier, le premier circuit 101 et le deuxième circuit 102 sont chacun à étages, c’est-à-dire qu’ils intègrent par exemple chacun des registres à décalage. Dès lors, chaque étage du premier circuit 101 peut être connecté à une seule des premières bornes 104 de connexion de ce premier circuit 101 et chaque étage du deuxième circuit 102 peut être connecté à une seule des deuxièmes bornes 105 de connexion de ce deuxième circuit 102. Ceci présente l’avantage d’ordonnancer le traitement au sein des premier et deuxième circuits 101, 102 dans le sens où :
• au sein du premier circuit 101, tout ou partie des premières bornes 104 de connexion recevront de manière séquentielle un signal à transmettre fonction de l’ordre de traitement dans le premier circuit 101 ;
• au sein du deuxième circuit 102 tout ou partie des deuxièmes bornes 105 de connexion recevront de manière séquentielle un signal à transmettre fonction de l’ordre de traitement dans le deuxième circuit 102.
[0045] Notamment, l’invention est aussi relative à un afficheur 1000 comprenant une matrice de pixels Px et au moins une puce 100a, 100b électronique telle que décrite pour commander l’affichage des pixels Px de la matrice de pixels Px. En particulier, l’afficheur 1000 peut comprendre plusieurs puces 100a, 100b électroniques pour commander l’affichage des pixels Px de la matrice de pixels Px. Un tel afficheur 1000, dont un exemple de réalisation est illustré en figure 6 présente l’avantage qu’il peut être fabriqué avec un nombre limité de références de puces 100a, 100b électroniques et que la place occupée par de telles puces 100a, 100b électroniques, notamment en périphérie de la matrice de pixels encadrée en pointillé en figure 6, peut être limitée. En cas de présence d’une seule puce 100 électronique telle que décrite dans l’afficheur 1000, il est compris que ses premier et deuxième circuits 101, 102 sont fonctionnels.
[0046] Dans un cas particulier, la puce 100 électronique peut être configurée pour présenter :
• une première configuration dans laquelle le premier circuit 101 est actif tandis que le deuxième circuit 102 est inactif (figure 1) ;
• une deuxième configuration dans laquelle le deuxième circuit 102 est actif tandis que le premier circuit 101 est inactif (figure 2).
Le choix de la configuration permet ici de limiter les références de puces 100 électroniques dans le cadre de la fabrication de dispositifs utilisant une ou plusieurs puces 100 électroniques, comme par exemple l’afficheur 1000 décrit ci-avant, et donc d’améliorer la gestion de la chaîne d’approvisionnement en puces 100 électroniques. Bien entendu, il résulte de ce qui a été décrit précédemment que ce choix permet aussi de limiter grandement le nombre de bornes 103 de connexion externes, par exemple en le divisant par deux par rapport à une puce électronique conventionnelle qui présenterait un nombre de bornes de connexion externes égal à la somme du nombre de premières bornes de connexion et du nombre de deuxièmes bornes de connexion. Dès lors, la puce 100 électronique permet de présenter un encombrement réduit et un coût satisfaisant, notamment lorsqu’elle est de type « pad limited ». Dans la première configuration, les commutateurs 106 sont notamment tous dans leur premier état. Dans la deuxième configuration, les commutateurs 106 sont notamment tous dans leur deuxième état.
[0047] Le premier circuit 101 peut être considéré comme actif lorsque au moins une (ou plusieurs ou l’intégralité) de ses premières bornes 104 de connexion est reliée électriquement à l’une des bornes 103 de connexion externes à l’aide d’un des commutateurs 106 correspondant dans son premier état. Le premier circuit 101 peut être considéré comme inactif lorsque aucune de ses premières bornes 104 de connexion n’est reliée électriquement à l’une quelconque des bornes 103 de connexion externes de la puce 100 électronique.
[0048] Le deuxième circuit 102 peut être considéré comme actif lorsque au moins une (ou plusieurs ou l’intégralité) de ses deuxièmes bornes 105 de connexion est reliée électriquement à l’une des bornes 103 de connexion externes à l’aide d’un des commutateurs 106 correspondant dans son deuxième état. Le deuxième circuit 102 peut être considéré comme inactif lorsque aucune de ses deuxièmes bornes 105 de connexion n’est reliée électriquement à l’une quelconque des bornes 103 de connexion externes de la puce 100 électronique.
[0049] Lorsque le premier circuit 101, ou le deuxième circuit 102, est inactif et que la puce 100 électronique est en fonctionnement dans l’afficheur 1000, le premier circuit 101 ou le deuxième circuit 102 inactif peut être éteint, i.e. non alimenté en énergie pour limiter la consommation globale en énergie de la puce 100 électronique.
[0050] Bien entendu, lorsque le premier circuit 101, ou le deuxième circuit 102, est actif et que la puce 100 électronique est en fonctionnement dans l’afficheur 1000, ce premier ou deuxième circuit 101, 102 actif peut être alimenté en énergie pour assurer sa fonction électronique.
[0051] Notamment, le nombre de bornes 103 de connexion externes peut être tel que :
• dans la première configuration, chaque première borne 104 de connexion est reliée électriquement à une seule des bornes 103 de connexion externes et aucune des deuxièmes bornes 105 de connexion n’est reliée électriquement à l’une quelconque des bornes 103 de connexion externes ;
• dans la deuxième configuration, chaque deuxième borne 105 de connexion est reliée électriquement à une seule des bornes 103 de connexion externes et aucune des premières bornes 104 de connexion n’est reliée électriquement à l’une quelconque des bornes 103 de connexion externes.
Ceci est bien entendu assuré par les états des commutateurs 106. Ainsi, le nombre de bornes 103 de connexion externes peut être adapté à la conception de la puce 100 électronique en fonction des circuits (au moins les premier et deuxième circuits 101, 102) qu’elle intègre afin de permettre d’assurer la fonction électronique choisie ; soit par choix d’utiliser la puce 100 électronique pour mettre en œuvre la fonction électronique du premier circuit 101, soit par choix d’utiliser la puce 100 électronique pour mettre en œuvre la fonction électronique du deuxième circuit 102.
[0052] Il est possible que tous les commutateurs 106 soient dans un même état comme par exemple dans le cas d’un afficheur 1000 à cent lignes de pixels et d’une puce 100 telle que décrite comprenant cent commutateurs 106 impliquant que les cent commutateurs 106 sont dans leur premier état permettant de relier une à une, via les bornes 103 de connexion externes, les cents lignes de l’afficheur 1000 à cent premières bornes 104 de connexion du premier circuit 101 qui est alors un circuit « driver de ligne », i.e. un circuit permettant de commander les lignes de pixels de l’afficheur 1000. Dans un autre exemple, si l’afficheur 1000 comprend plus de cent lignes de pixels, alors une puce 100 électronique telle que décrite à cent commutateurs 106 peut être telle que quatre-vingt- dix-neuf de ses commutateurs 106 permettent (via leur premier état) de relier quatre- vingt-dix-neuf lignes de pixels de l’afficheur 1000, via quatre-vingt-dix-neuf bornes 103 de connexion externes de la puce 100, à quatre-vingt-dix-neuf première bornes 104 de connexion du premier circuit 101 qui est alors un circuit « driver de ligne », et le commutateur 106 restant (i.e. le centième) permet d’assurer le chaînage à une autre puce électronique qui relie d’autres lignes de pixels à commander de l’afficheur 1000. Ce qui est décrit dans le présent paragraphe peut aussi s’appliquer pour relier des colonnes de pixels de l’afficheur 1000, et dans ce cas les commutateurs 106 sont dans leur deuxième état de sorte que le deuxième circuit 102 est actif et sert de circuit « driver de colonne », i.e. un circuit permettant de commander les colonnes de pixels de l’afficheur 1000.
[0053] En particulier, le nombre de bornes de connexion 103 externes peut être strictement inférieur à la somme du nombre de premières bornes 104 de connexion et du nombre de deuxièmes bornes 105 de connexion. Ceci permet de limiter le nombre de bornes 103 de connexion externes lorsqu’elles sont destinées à être utilisées pour être branchées soit au premier circuit 101 soit au deuxième circuit 102. Ainsi, la surface de la puce 100 électronique peut être limitée, ce qui est notamment avantageux lorsqu’elle est de type « Pad Limited ». De préférence, le nombre de bornes de connexion 103 externes peut être égal au plus grand des nombres choisis parmi le nombre de premières bornes 104 de connexion et le nombre de deuxièmes bornes 105 de connexion afin d’assurer que les connexions nécessaires puissent être réalisées par les commutateurs 106 en fonction de leur état choisi parmi le premier état et le deuxième état. Bien entendu, l’homme du métier comprendra que ceci peut aussi s’appliquer pour N circuits (incluant au moins le premier circuit 101 et le deuxième circuit 102) formés sur la puce 100 électronique et pouvant chacun être activé tandis que les autres N-l circuits restent à l’état inactif ; dans ce cas, le nombre de bornes 103 de connexion externes peut être :
• strictement inférieur à la somme du nombre de bornes de connexion, des N circuits, connectables via les commutateurs 106 aux bornes 103 de connexion externes ; et
• par exemple égal au nombre de bornes de connexion du circuit, choisi dans le groupe des N circuits, présentant le plus grand nombre de bornes de connexion connectables aux bornes 103 de connexion externes via les commutateurs 106.
Ici N est un entier positif supérieur ou égal à 3 et les commutateurs 106 peuvent comprendre N états afin d’assurer, au choix, l’établissement des liens électriques souhaités.
[0054] La puce 100 électronique peut comprendre un circuit 107 de contrôle, aussi appelé contrôleur, relié électriquement au premier circuit 101 et au deuxième circuit 102 comme le montrent à titre d’exemple les figures 1 à 4. Dans ce cas, le circuit 107 de contrôle est configuré pour commander n’importe lequel des premier et deuxième circuits 101, 102. Par « commander », il est ici notamment entendu piloter le fonctionnement par exemple en lui transmettant des données adéquates à traiter et, le cas échéant, des signaux destinés au cadencement de son fonctionnement (e.g. des signaux classiquement utilisés dans le domaine de l’affichage comme un signal de synchronisation, un signal d’horloge, un signal d’activation de sortie, un signal de sens de balayage). Le signal d’activation de sortie peut, par exemple dans le cas d’un registre à décalage du circuit correspondant (le cas échéant le premier circuit 101 ou le deuxième circuit 102), valider quand une donnée est autorisée en sortie du registre à décalage pour des raisons de synchronisation de fronts. Ainsi, la puce 100 électronique peut en outre intégrer une fonction de contrôle permettant de commander n’importe lequel des premier et deuxième circuits 101, 102 par exemple en fonction de celui qui est in fine actif. L’intégration d’une fonction de contrôle (i.e. le circuit 107 de contrôle), lorsque cette fonction de contrôle est nécessaire, des premier et deuxième circuits 101, 102 permet à la puce 100 électronique de ne pas nécessiter une puce externe pour la commander. Par exemple, dans le domaine d’application des afficheurs 1000 devant afficher une vidéo, la puce 100 électronique peut comprendre une entrée de signal vertical, une entrée de signal horizontal et une entrée de signal d’horloge reliées au circuit 107 de contrôle qui détermine ensuite, en fonction du signal d’horloge et de l’un ou l’autre des signaux vertical et horizontal, au sein de la puce 100 électronique les signaux nécessaires au fonctionnement, le cas échéant, du premier circuit 101 ou du deuxième circuit 102. En outre, cette intégration permet aussi de simplifier les interfaces électroniques dans le sens où la communication entre le circuit 107 de contrôle et les premier et deuxième circuits 101, 102 sera directement prévue au sein de la puce 100 électronique. Bien qu’il soit préféré d’intégrer le circuit 107 de contrôle à la puce 100 électronique pour les raisons évoquées ci-dessus, il est bien entendu possible de ne pas le faire et donc de déporter le circuit 107 de contrôle au sein d’une puce électronique de contrôle, externe à la puce 100 électronique, qui sera reliée électriquement à ladite puce 100 électronique.
[0055] De manière générale, le circuit 107 de contrôle est configuré pour organiser le fonctionnement, le cas échéant, du premier circuit 101 ou du deuxième circuit 102 en lui fournissant des signaux électriques de contrôle et de configuration. [0056] En particulier, le premier circuit 101 est configuré pour traiter des premières données afin d’assurer sa fonction et le deuxième circuit 102 est configuré pour traiter des deuxièmes données afin d’assurer sa fonction, les premières données et les deuxièmes données étant différentes. Ces premières ou deuxièmes données peuvent être envoyées au premier circuit 101 ou au deuxième circuit 102 correspondant par l’intermédiaire du circuit 107 de contrôle.
[0057] Il a été évoqué précédemment l’afficheur 1000, aussi appelé panneau d’affichage, pouvant avantageusement intégrer plusieurs puces 100 électroniques. Les pixels Px de la matrice de pixels Px de l’afficheur 1000 sont notamment aptes à être commandés pour produire un affichage, par exemple d’images et notamment sous la forme d’un flux vidéo. Chaque pixel Px peut comprendre des diodes électroluminescentes (non représentées), comme des LED (sigle de « Light-Emitting Diodes » en langue anglaise) ou des OLED, pour permettre au pixel d’émettre à une longueur d’onde souhaitée. Classiquement, les pixels Px de la matrice de pixels Px sont ordonnés en colonnes et lignes de sorte à former une dalle 1001 d’affichage (figure 6). Ces pixels Px peuvent être commandés à l’aide d’un ou de plusieurs circuits de commande de lignes de pixels et d’un ou de plusieurs circuits de commande de colonnes de pixels qui sont, pris indépendamment, des circuits standards bien connus de l’homme du métier. Dans le cas présent, il est avantageusement proposé d’utiliser des puces 100 électroniques telles que décrites pour commander les lignes de pixels (e.g. fonction électronique du premier circuit 101) et les colonnes de pixels Px (e.g. fonction électronique du deuxième circuit 102). A cet effet, l’afficheur 1000 peut comprendre au moins une première puce 100a électronique, et notamment des premières puces 100a électroniques, la ou chaque première puce 100a électronique correspondant à la puce 100 électronique telle que décrite pour laquelle le premier circuit 101 est actif et forme un circuit de commande de lignes de pixels de l’afficheur 1000, et au moins une deuxième puce 100b électronique, et notamment des deuxièmes puces 100b électroniques, la ou chaque deuxième puce 100b électronique correspondant à la puce 100 électronique pour laquelle le deuxième circuit 102 est actif et forme un circuit de commande de colonnes de pixels de l’afficheur 1000. En figure 6, le nombre de premières puces 100a électroniques est égal à deux et le nombre de deuxièmes puces 100b électroniques est égal à deux ; ceci n’étant qu’illustratif dans le sens où le nombre de puces 100a, 100b électroniques au sein de l’afficheur 1000 dépend notamment de la résolution de l’afficheur 1000 en terme de nombre de pixels Px et des capacités des puces 100a, 100b électroniques utilisées en terme de nombre de lignes de pixels ou de nombre de colonnes de pixels qu'elles sont chacune en mesure de commander. Par exemple, l’utilisation de plusieurs puces 100 électroniques pour commander les lignes de pixels et/ou les colonnes de pixels peut être imposée par le fait que :
• la matrice de pixels Px comprend n colonnes de pixels Px et p lignes, avec n>q où q est le nombre de deuxièmes bornes 105 de connexion dans les puces 100 électroniques et/ou avec p>r où r est le nombre de premières bornes 104 de connexion dans les puces électroniques ; • plusieurs puces 100a électroniques avec le premier circuit 101 actif sont utilisées si p>r ;
• plusieurs puces 100b électroniques avec le deuxième circuit 102 actif sont utilisées si n>q ;
• en cas de plusieurs puces 100a électroniques avec le premier circuit 101 actif utilisées elles peuvent être chaînées ;
• en cas de plusieurs puces 100b électroniques avec le deuxième circuit 102 actif utilisées elles peuvent être chaînées.
[0058] Ainsi, pour satisfaire le besoin d’être utilisée dans le cadre de l’afficheur 1000 par exemple tel que celui décrit au paragraphe précédent, la puce 100 électronique peut être telle que : au moins une partie des bornes 103 de connexion externes (i.e. tout ou partie des bornes 103 de connexion externes) sont destinées à être reliées électriquement chacune à un circuit de commande d’un pixel de l’afficheur 1000 ; le premier circuit 101 est un circuit de commande de lignes de pixels de l’afficheur 1000 ; le deuxième circuit 102 est un circuit de commande de colonnes de pixels de l’afficheur 1000.
[0059] Par « circuit de commande d’un pixel de l’afficheur » il est entendu que le circuit de commande du pixel (notamment intégré à Px en figure 6 qui comprend aussi le pixel à commander) commande l’émission de photons par le pixel en fonction des informations reçues par l’intermédiaire d’une puce électronique dont le premier circuit 101 est actif et d’une puce électronique dont le deuxième circuit 102 est actif connectées audit circuit de commande du pixel au sein de l’afficheur 1000 par une des lignes de pixels et une des colonnes de pixels respectivement pour adresser le circuit de commande du pixel en fonction de la ligne de pixels qui le comprend et de la colonne de pixels qui le comprend. [0060] Par exemple, chaque ligne de pixels de l’afficheur 1000 est reliée à un des étages d’un premier circuit 101 d’une puce 100 électronique correspondante et chaque colonne de pixels de l’afficheur 1000 est reliée à un des étages du deuxième circuit 102 d’une puce 100 électronique correspondante.
[0061] Dans le cadre de l’afficheur 1000 et dans le cas où la puce 100 électronique intégrée à cet afficheur 1000 présente le premier circuit 101 actif et le deuxième circuit 102 inactif, le premier circuit 101 est relié, via tout ou partie des bornes 103 de connexion externes de ladite puce 100 électronique, à des lignes de pixels, avec une borne 103 de connexion externe reliée électriquement à une seule desdites lignes de pixels, d’où il résulte la connexion des circuits de commande des pixels de chacune desdites lignes de pixels par exemple à un étage dudit premier circuit 101. Dans le cadre de l’afficheur 1000 et dans le cas où la puce 100 électronique intégrée à cet afficheur 1000 présente le premier circuit 101 inactif et le deuxième circuit 102 actif, le deuxième circuit 102 est relié, via tout ou partie des bornes 103 de connexion externes de ladite puce 100 électronique, à des colonnes de pixels, avec une borne 103 de connexion externe reliée électriquement à une seule desdites colonne de pixels, d’où il résulte la connexion des circuits de commande des pixels de chacune desdites colonnes de pixels par exemple à un étage dudit deuxième circuit 102. Dès lors, en utilisant au moins deux puces 100 électroniques, chaque pixel Px connecté à ces deux puces 100 électroniques peut être adressé en fonction de sa position dans la matrice de pixels donnée par la ligne de pixels à laquelle il est connecté (i.e. à la ligne de pixels qui le comprend) et la colonne de pixels à laquelle il est connecté (i.e. à la colonne de pixels qui le comprend). En particulier, les premier et deuxième circuits 101, 102 permettent, en étant utilisés en synergie à l’aide de deux puces 100 électroniques dont l’une a son premier circuit 101 actif et l’autre a son deuxième circuit 102 actif, de stocker une information numérique dans des pixels de l’afficheur 1000 et de commander l’émission lumineuse par exemple de diodes électroluminescentes des pixels en fonction des valeurs des informations numériques stockées dans les pixels. Ainsi, une telle puce 100 électronique a l’avantage de présenter deux fonctions électroniques respectivement pour permettre le contrôle/la commande de pixels Px soit en lignes soit en colonnes tout en bénéficiant d’un nombre réduit de bornes 103 de connexion externes en limitant ou évitant par exemple d’avoir des bornes 103 de connexion externes non utilisées de la puce 100 électronique lorsque l’une des deux fonctions électroniques (i.e. du premier circuit 101 ou du deuxième circuit 102) sera active tandis que l’autre des deux fonctions électroniques sera inactive. Des puces 100 électroniques peuvent ainsi être fabriquées de sorte à proposer les deux fonctions électroniques de commande de lignes de pixels et de commande de colonnes de pixels, l’activation de l’une des fonctions électroniques pouvant alors se faire ultérieurement au sein de l’afficheur 1000.
[0062] Autrement dit, il est par exemple possible de choisir la manière dont la puce 100 électronique est utilisée dans l’afficheur 1000 : soit le premier circuit 101 est actif (comme pour les puces 100a électroniques représentées en figure 6) et les commutateurs 106 sont alors dans leur premier état, soit le deuxième circuit 102 est actif (comme pour les puces 100b électroniques représentées en figure 6) et les commutateurs 106 sont dans leur deuxième état. Si le premier circuit 101 est actif alors ses premières bornes 104 de connexion sont reliées électriquement à tout ou partie des bornes 103 de connexion externes qui sont-elles même chacune reliées électriquement à une ligne de pixels Px de l’afficheur 1000. En particulier, tous les pixels d’une même ligne de pixels de l’afficheur 1000 ont au moins une électrode commune (i.e. que ces pixels sont reliés électriquement entre eux) pour l’application d’un potentiel VCC. Si le deuxième circuit 102 est actif alors ses deuxièmes bornes 105 de connexion sont reliées électriquement à tout ou partie des bornes 103 de connexion externes qui sont-elles même reliées électriquement chacune à une colonne de pixels Px de l’afficheur 1000.
[0063] Selon une réalisation particulière, la puce 100 électronique peut comprendre un mode d’écriture et un mode de lecture. Le circuit de commande de lignes de pixels, i.e. le premier circuit 101, permet, dans le mode d’écriture, de commander la sélection d’une ligne de pixels complète de l’afficheur 1000. Ainsi, le cas échéant, les premières données peuvent être utilisées par le premier circuit 101 pour déterminer la ligne de pixels Px à sélectionner. Le circuit de commande de colonnes de pixels, i.e. le deuxième circuit 102, permet, dans le mode d’écriture de charger des données numériques, le cas échéant issues des deuxièmes données, dans les pixels auquel le deuxième circuit 102 est relié et appartenant à une ligne de pixels sélectionnée par le premier circuit 101 d’une autre puce 100 électronique. Le circuit de commande de lignes de pixels permet, dans le mode de lecture et pour chaque ligne de pixels Px reliée électriquement audit circuit de commande de lignes de pixels, de commander l’émission de chaque pixel Px de ladite ligne de pixels et l’émission lumineuse dudit pixel commandée par modulation de largeur d’impulsion de manière synchronisée sur la ligne de pixels par le circuit de commande de lignes de pixels ; les informations nécessaires à la commande de l’émission des pixels sont contenues dans les premières données.
[0064] Il a été décrit ci-avant des commutateurs 106 dont l’état, notamment choisi parmi le premier état et le deuxième état, permet de définir à quoi sont connectées électriquement, via les liens électriques, les bornes 103 de connexion externes au sein de la puce 100 électronique. Ceci étant, il existe un besoin de permettre de mettre en œuvre un choix aisé de l’état de chacun des commutateurs 106. Pour répondre à ce besoin, la puce 100 électronique peut comprendre des moyens 108 pour permettre la configuration des commutateurs 106 ; i.e. permettre de configurer l’état dans lequel ils se trouvent chacun choisi parmi le premier état et le deuxième état. Différentes réalisations de ces moyens sont illustrées en figures 1 à 4.
[0065] Selon une réalisation, ces moyens 108 pour permettre la configuration des commutateurs 106 comprennent une entrée 109 de configuration reliée électriquement à chacun des commutateurs 106 de sorte à permettre la propagation, depuis l’entrée 109 de configuration, d’un signal de configuration des commutateurs 106. Cette réalisation est notamment celle illustrée en figures 1 et 2 et peut être mise en œuvre en utilisant des commutateurs 106 formés par des transistors NMOS (transistors « Métal Oxide Semiconductor » de type N pour transistors à grille isolée de type N) connectés chacun à l’entrée 109 de configuration pour déterminer l’état du commutateur 106 correspondant. Par exemple, un commutateur 106 peut être formé par un premier transistor NMOS relié électriquement à la première borne 104 de connexion correspondante et à la borne 103 de connexion externe et un deuxième transistor NMOS relié électriquement à la deuxième borne 105 de connexion correspondante et à ladite borne 103 de connexion externe. Les premier et deuxième transistors NMOS sont commandés par un signal S (correspondant au signal logique évoqué ci-avant), le signal S se propageant selon un exemple directement à une électrode de grille du premier transistor NMOS et, selon cet exemple, par l’intermédiaire d’un inverseur à une électrode de grille du deuxième transistor NMOS de sorte que lorsque le premier transistor NMOS est passant le deuxième transistor NMOS est bloquant (i.e. la première borne 104 de connexion est reliée électriquement à la borne 103 de connexion externe tandis que la deuxième borne 105 de connexion est isolée électriquement de la borne 103 de connexion externe) et inversement lorsque le deuxième transistor NMOS est passant le premier transistor NMOS est bloquant (i.e. la deuxième borne 105 de connexion est reliée électriquement à la borne 103 de connexion externe tandis que la première borne 104 de connexion est isolée électriquement de la borne 103 de connexion externe). Ainsi, un même signal de configuration (e.g. le signal S) permet de simultanément configurer tous les commutateurs 106 de la puce 100 électronique. En outre, l’utilisation d’un même signal de configuration présente l’avantage que la puce 100 électronique concernée peut être configurée dans une application externe à la puce 100 électronique d’où il résulte que la puce 100 électronique n’a pas besoin d’être programmable : la propagation du signal de configuration généré par l’application externe et appliqué sur l’entrée 109 de configuration au sein de la puce 100 (notamment via un câblage directement réalisé au sein d’un circuit imprimé de la puce 100 électronique) suffit. Bien entendu, les moyens 108 pour permettre la configuration des commutateurs 106 peuvent aussi comprendre une piste 110 connectant l’entrée 109 de configuration aux commutateurs 106 pour permettre la propagation du signal de configuration.
[0066] Alternativement à la solution décrite au précédent paragraphe pour répondre au besoin de choisir l’état de chacun des commutateurs 106, les moyens 108 pour permettre la configuration des commutateurs 106 peuvent comprendre, comme par exemple illustré en figures 3 et 4, des cellules 111 mémoires, par exemple de 1 bit chacune, associées chacune à l’un des commutateurs 106 pour permettre de configurer le fonctionnement dudit commutateur 106 et donc permettre de choisir l’état de ce dernier au moins parmi le premier état et le deuxième état. Notamment, il faut ici une cellule mémoire statique ou fixe programmable pour chaque couple d’étages du premier circuit 101 et du deuxième circuit 102 dont les étages sont chacun apte à être reliés électriquement de manière sélective à un même commutateur 106 correspondant. Chaque cellule mémoire peut être configurable par une fonction de configuration implémentée dans le circuit 107 de contrôle, par exemple dans des registres de configuration (qui peuvent être de simples registres à décalage) du circuit 107 de contrôle de ladite puce 100 électronique. En outre, ceci est avantageux lorsque le nombre de rangées de pixels ou le nombre de colonnes de pixels n’est pas un multiple entier du nombre d’étages du premier circuit 101 ou du deuxième circuit 102 : il peut alors être envisagé de partager le fonctionnement de la puce 100 électronique pour que les deux fonctions électroniques soient actives (i.e. que les premier et deuxième circuits 101, 102 soient actifs), cela permet une optimisation du nombre de circuits et donc du coût de l’afficheur 1000.
[0067] Par exemple, il est possible de configurer chaque cellule mémoire par la fonction de configuration implémentée dans le circuit 107 de contrôle de la manière suivante. Au démarrage de l’afficheur 1000 ou de tout dispositif comprenant la ou les puces 100 électroniques, le circuit 107 de contrôle de chaque puce 100 électronique va lire l’état que doit présenter chacun de ses commutateurs 106 dans une mémoire d’installation et au travers d’un bus 117 de contrôle des cellules 111 mémoires permettant de commander les cellules 111 mémoires (le bus 117 de contrôle permettant de configurer les commutateurs 106 est visible en figures 3 et 4), le circuit 107 de contrôle vient écrire l’état de chacun des commutateurs 106 dans chaque cellule 111 mémoire.
[0068] De préférence, chaque cellule 111 mémoire est configurable de manière définitive (dans ce cas chaque cellule 111 mémoire peut être de type ROM sigle de « read only memory » pour mémoire à lecture seule). Dans ce cas, lorsqu’une puce 100 électronique a été activée par choix du fonctionnement de son premier circuit 101 ou de son deuxième circuit 102, il n’est plus possible de changer ce fonctionnement. Dès lors, un circuit correspondant (i.e. le premier circuit 101 ou le deuxième circuit 102) au sein de l’afficheur 1000 est connecté soit à une ligne de pixels soit à une colonne de pixels de l’afficheur 1000 de façon définitive : tout changement de fonction électronique induit que l’afficheur 1000 ne fonctionne plus correctement car cela reviendrait à placer un signal pour une ligne de pixels sur une colonne de pixels et inversement un signal pour une colonne de pixels sur une ligne de pixels.
[0069] Selon une réalisation, les premier et deuxième circuits 101, 102 sont préférentiellement des circuits numériques, dès lors les premières bornes 104 de connexion et les deuxièmes bornes 105 de connexion supportent toutes une même tension de niveau bas et une même tension de niveau haut, notamment ces tensions sont aussi supportées par les bornes 103 de connexion externes. Ceci présente l’avantage que les premières et deuxièmes bornes 104, 105 de connexion, et notamment les bornes 103 de connexion externes peuvent être dimensionnées de manière similaire et au plus juste pour ne pas avoir à supporter des amplitudes de tension différentes dépendantes de la fonction électronique choisie à mettre en œuvre parmi la fonction électronique du premier circuit 101 et la fonction électronique du deuxième circuit 102. Notamment, par « les premier et deuxième circuits 101, 102 sont des circuits numériques », il est entendu que ces derniers sont entièrement numériques, c’est-à-dire qu’ils n’implémentent pas de fonction analogique. Bien entendu les premier et deuxième circuits 101, 102 pourraient aussi être hybrides, i.e. présenter des fonctions numériques et analogiques.
[0070] Un avantage d’utiliser des circuits numériques est que cela permet de rationaliser l’utilisation des puces 100 électroniques au sein de l’afficheur 1000. En effet, dans les afficheurs de type LCD ou OLED, les circuits de commande de lignes de pixels et de colonnes de pixels analogiques sont généralement différents et difficilement combinables au sein d’une même puce électronique, sauf à sur-dimensionner ses liaisons électriques internes, car les tensions nécessaires aux bornes de connexion externes sont très différentes selon la fonction électronique. Par exemple, pour un afficheur LCD, la tension sur les lignes de pixels peut aller jusqu’à 45 V et la tension sur les colonnes de pixels peut aller jusqu’à 13V avec une précision de 5mV dans la conversion numérique vers analogique. Par exemple, pour un afficheur OLED, la tension sur les lignes de pixels peut aller jusqu’à 25 V et la tension sur les colonnes de pixels peut aller jusqu’à 10V avec une précision de 5mV dans la conversion numérique vers analogique. Proposer des circuits de commande de lignes de pixels et de colonnes de pixels numériques permet de bénéficier d’une opportunité pour intégrer les fonctions électroniques correspondantes en utilisant des bornes 103 de connexions externes compatibles pour les deux fonctions électroniques puisque les niveaux de tension seront alors identiques pour les deux fonctions électroniques. Bien entendu, il convient alors que les pixels Px de l’afficheur 1000 soient numériques et, en particulier, soient en commande numérique en ligne et en colonne.
[0071] Dans le cadre de l’afficheur 1000, il a été évoqué ci-dessus la possibilité que plusieurs puces 100 électroniques soient nécessaires pour le bon fonctionnement de l’affichage des pixels Px de la dalle 1001 d’affichage ; ces puces électroniques étant alors réparties selon une ou plusieurs premières puces 100a électroniques et une ou plusieurs deuxièmes puces 100b électroniques. Dès lors, l’afficheur 1000 peut notamment être tel qu’il va comprendre un ensemble de premières puces 100a électroniques connectées à un même premier bus 1006 de données et chaînées en série pour commander les pixels Px selon leur ligne et un ensemble de deuxièmes puces 100b électroniques connectées à un même deuxième bus 1007 de données et chaînées en série pour commander les pixels Px selon leur colonne. Dès lors, il existe un besoin de permettre le chaînage de puces 100 électroniques, aussi appelée connexion en cascade, au sein de l’afficheur 1000. Acet effet, la puce 100 électronique peut comprendre une sortie 112 de chaînage (comme illustrée par exemple en figures 1 et 4) destinée à être à reliée électriquement à une autre puce 100 électronique ; cette sortie 112 de chaînage permet notamment de synchroniser le traitement de données reçues par les puces 100 électroniques chaînées entre elles (par exemple ces données correspondent aux premières données reçues par les puces 100 électroniques connectées au premier bus 1006 de données ou aux deuxièmes données reçues par les puces 100 électroniques connectées au deuxième bus 1007 de données) dans le sens où la sortie 112 de chaînage permet d’envoyer un signal de chaînage à une autre puce 100 électronique pour lui indiquer la fin de la séquence de traitement par la puce 100 électronique qui la précède et qui lui a envoyé ledit signal de chaînage afin d’autoriser ladite autre puce 100 électronique à débuter sa propre séquence de traitement des données qu’elle a reçu le cas échéant par le premier bus 1006 de données ou par le deuxième bus 1007 de données. Dès lors, la sortie 112 de chaînage participe à former, le cas échéant, l’ensemble de premières puces 100a électroniques ou l’ensemble de deuxièmes puces 100b électroniques dans le cadre de l’afficheur 1000 et de séquencer de manière adaptée le traitement de données à réaliser par chacune des puces 100 électroniques (le cas échéant, les premières puces 100a électroniques ou les deuxièmes puces 100b électroniques).
[0072] Bien entendu, la puce 100 électronique peut comprendre une entrée 113 de réception de données (visible notamment en figures 1 à 4). C’est sur cette entrée 113 de réception de données que, le cas échéant, le premier bus 1006 de données ou le deuxième bus 1007 de données est connecté dans le cadre de l’afficheur 1000. Les données se présentant sur l’entrée 113 de réception de données lors du fonctionnement de la puce 100 électronique sont destinées à être traitées par la puce 100 électronique par exemple en tout ou partie par le premier circuit 101 ou par le deuxième circuit 102 et, le cas échéant, par le circuit de contrôle 107 de la puce 100 électronique. Par exemple, le circuit de contrôle 107 est relié électriquement à l’entrée 113 de réception de données comme le montrent les figures 1 à 4, ce qui lui permet ensuite, en fonctionnement, de contrôler/commander de manière adaptée le premier circuit 101 ou le deuxième circuit 102 en exploitant les données reçues via l’entrée 113 de réception de données. Notamment, lorsque la puce 100 électronique concernée voit son premier circuit 101 actif au sein de l’ afficheur 1000, son entrée 113 de réception de données est telle que les données reçues sont préférentiellement des signaux de synchronisation notamment pour synchroniser le fonctionnement des pixels. Notamment, lorsque la puce 100 électronique concernée voit son deuxième circuit 101 actif au sein de l’afficheur 1000, son entrée 113 de réception de données est telle que les données reçues sont préférentiellement des données d’affichage à afficher par l’afficheur 1000. Comme évoqué ci-avant, les entrées 113 de réception de données de plusieurs puces 100 électroniques peuvent être reliées à un même bus de données (premier bus 1006 de données ou deuxième bus 1007 de données) de sorte que les puces 100 électroniques reçoivent des données qu’elles pourront en tout ou partie traiter de manière séquencée, par exemple à l’aide de la propagation du signal de chaînage de manière séquentielle aux puces 100 électroniques destinées à commander des lignes de pixels ou des colonnes de pixels de l’afficheur 1000.
[0073] La puce 100 électronique peut en outre comprendre une entrée 115 de chaînage comme par exemple visible en figures 1, 4 et 7. Cette entrée 115 de chaînage peut être reliée au premier circuit 101 et au deuxième circuit 102. Cette entrée 115 de chaînage, de la puce 100 électronique dite courante, est destinée à être reliée, le cas échéant, à la sortie 112 de chaînage d’une puce 100 électronique précédente. Dans ce cas, tant que la puce 100 électronique précédente n’émet pas le signal de chaînage, le fonctionnement du premier circuit 101 actif ou du deuxième circuit 102 actif de la puce 100 électronique courante est inhibé pour satisfaire les besoins de synchronisation. Bien entendu, lorsque la puce 100 électronique concernée ne présente pas de puce 100 électronique précédente le fonctionnement du premier circuit 101 ou du deuxième circuit 102 n’est pas inhibé et dans ce cas le signal de chaînage peut provenir directement d’un contrôleur externe qui permet d’assurer une synchronisation verticale ou horizontale d’une vidéo correspondante. En fait, le contrôleur externe appartient à l’afficheur 1000 et est notamment configuré pour cadencer l’écriture d’information vidéo (images) dans les pixels de l’afficheur 1000 ; les images sont alors présentées séquentiellement pour leur écriture dans lesdits pixels, et les signaux de synchronisation horizontale et verticale déclenchent ou cadencent l’écriture de chaque image dans lesdits pixels, donc définissent quand et comment l’image doit être écrite dans lesdits pixels.
[0074] Dès lors, les entrées 113 de réception de données, la ou les sorties 112 de chaînage et la ou les entrées 115 de chaînage de plusieurs puces 100 électroniques permettent de former l’ensemble de premières puces 100a électroniques ou l’ensemble de deuxièmes puces 100b électroniques dans le cadre de l’afficheur 1000 dont le fonctionnement peut alors être séquencé de manière adaptée.
[0075] Dans le cadre de l’afficheur 1000, le chaînage des puces 100 électroniques permet de garantir l’écriture de la nouvelle image à chaque trame d’une vidéo à afficher sur l’afficheur 1000 [0076] Selon un exemple particulier, la sortie 112 de chaînage est constituée par l’une des bornes 103 de connexion externes, comme par exemple visible en figures 1 et 4. Dans cet exemple particulier :
• lorsqu’il est actif, le premier circuit 101 est configuré pour émettre par l’une de ses premières bornes 104 de connexion le signal de chaînage seulement après avoir envoyé un signal sur chacune des bornes 103 de connexion externes reliée électriquement à une ligne de pixels correspondante de l’afficheur 1000, ceci peut avantageusement être assuré lorsque le premier circuit 101 est à succession d’étages dont certains étages sont reliés électriquement aux lignes de pixels, le dernier étage de la succession d’étages du premier circuit 101 est alors relié électriquement à ladite une de ses premières bornes 104 de connexion et est configuré pour assurer la propagation du signal de chaînage ;
• lorsqu’il est actif, le deuxième circuit 102 est configuré pour émettre par l’une de ses deuxièmes bornes 105 de connexion le signal de chaînage seulement après avoir envoyé un signal sur chacune des bornes 103 de connexion externes reliée électriquement à une colonne de pixels correspondante de l’afficheur 1000, ceci peut avantageusement être assuré lorsque le deuxième circuit 102 est à succession d’étages dont certains étages sont reliés électriquement aux colonnes de pixels, le dernier étage de la succession d’étages du deuxième circuit 102 est alors relié électriquement à ladite une de ses deuxièmes bornes 105 de connexion et est configuré pour assurer la propagation du signal de chaînage ;
• dans le premier état du commutateur 106 relié électriquement à la sortie 112 de chaînage, la première borne 104 de connexion destinée à émettre le signal de chaînage est reliée électriquement audit commutateur 106 ;
• dans le deuxième état du commutateur 106 relié électriquement à la sortie 112 de chaînage, la deuxième borne 105 de connexion destinée à émettre le signal de chaînage est reliée électriquement audit commutateur 106.
Ceci permet de s’assurer pour deux puces 100 électroniques consécutives que la puce 100 électronique suivante ne commence son traitement via son premier ou deuxième circuit 101, 102 que lorsque la puce 100 électronique qui la précède a terminé son traitement via son premier ou deuxième circuit 101, 102. Ainsi, il résulte que l’une des premières bornes 104 de connexion du premier circuit 101 et l’une des deuxièmes bornes 105 de connexion du deuxième circuit 102 sont réservées, le cas échéant, pour assurer le chaînage de puces
100 électroniques. De préférence, il s’agit de la première borne 104 du premier circuit
101 et de la deuxième borne 105 du deuxième circuit 102 qui sont généralement utilisées en dernier dans le cadre des traitements effectués par le circuit correspondant par exemple sur une image donnée d’un flux vidéo à afficher par l’afficheur 1000. Il résulte du présent paragraphe que, au sein de l’afficheur 1000 et ceci étant notamment valable pour chaque puce 100 électronique de l’afficheur 100 présentant sa sortie 112 de chaînage reliée électriquement à l’entrée 115 de chaînage d’une autre des puces électroniques de l’afficheur 1000, la borne 103 de connexion externe de ladite puce 100 électronique dédiée au chaînage n’est ni reliée électriquement à une ligne de pixels de l’afficheur 1000 ni reliée électriquement à une colonne de pixels de l’afficheur 1000.
[0077] La présente d’étages au sein du premier circuit 101 et du deuxième circuit 102 permet d’induire une temporalité de traitement des données et d’assurer que le dernier étage actif (i.e. au sens temporel) de la succession d’étages correspondante soit, selon le cas, relié à une ligne de pixels, une colonne de pixels ou à la sortie 112 de chaînage pour être relié à un circuit, le cas échéant le premier circuit 101 ou le deuxième circuit 102, d’une autre puce 100 électronique.
[0078] Autrement dit, la fonction de chaînage que comprend le premier circuit 101 et/ou le deuxième circuit 102 peut être assurée par un registre à décalage interne au premier circuit 101 dont le dernier étage est connecté à la sortie 112 de chaînage via la première borne 104 de connexion correspondante lorsque le commutateur 106 associé est dans son premier état et/ou par un registre à décalage interne au deuxième circuit 102 dont le dernier étage est connecté à la sortie 112 de chaînage via la deuxième borne 105 de connexion correspondante lorsque le commutateur 106 associé est dans son deuxième état. Ceci permettant au signal de chaînage d’être automatiquement transmis sur la sortie 112 de chaînage quand le traitement à effectuer par le premier circuit 101, ou le deuxième circuit 102, est terminé.
[0079] Le signal de chaînage envoyé sur la sortie 112 de chaînage peut aussi être issu d’un dernier étage d’un registre à décalage, intégré à la puce 100 électronique, qui piloterait le chargement de données sur des registres mémoires associés, le cas échéant, aux lignes de pixels de l’afficheur 1000 ou aux colonnes de pixels de l’afficheur 1000. [0080] Dans ce qui suit, il est fait référence à un ensemble de puces 100 électroniques chaînées. Ce qui est décrit en lien avec cet ensemble de puces 100 électroniques peut notamment s’appliquer indifféremment à l’ensemble de premières puces 100a électroniques et à l’ensemble de deuxièmes puces 100b électroniques.
[0081] Notamment, l’ensemble de puces électroniques chainées comprend (voir la figure 7 en exemple) une puce 100e électronique primaire et une dernière puce 100g électronique entre lesquelles est/sont agencée(s) une ou plusieurs puces lOOf électroniques intermédiaires (une puce 107f électronique intermédiaire dans l’exemple). La puce 100e électronique primaire, la ou les puces lOOf électroniques intermédiaires et la dernière puce 100g électronique sont notamment toutes identiques physiquement, ce qui permet de limiter les références de puces 100 électroniques à utiliser dans ledit ensemble de puces 100 électroniques ; en particulier, les puces 100 électroniques de l’ensemble de premières puces 100a électroniques et les puces 100 électroniques de l’ensemble de deuxièmes puces 100b électroniques sont aussi identiques physiquement dans le sens où elles peuvent être interchangées de sorte que, par exemple, seul le câblage externe aux puces 100 électroniques notamment via les bornes 103 externes des puces 100 électroniques a une influence sur leur fonctionnement, i.e. les puces électroniques sont notamment toutes issues du même processus de fabrication. [0082] De préférence, au sein de l’afficheur 1000, la puce 100e électronique primaire, la ou les puces lOOf électroniques intermédiaires et la dernière puce 100g électronique reçoivent chacune sur leur entrée 113 de réception de données des données (les premières données ou les deuxièmes données selon le cas) du fait de la connexion de ces puces 100e, lOOf, 100g, via leur entée 113 de réception, à un bus 116 de données (soit le premier bus 1006 de données évoqué ci-avant soit le deuxième bus 1007 de données évoqué ci-avant) permettant de traiter les pixels Px de l’afficheur 1000 soit selon leur ligne soit selon leur colonne. La sortie 112 de chaînage de la puce 100e électronique primaire est reliée électriquement à l’entrée 115 de chaînage de la ou d’une des puce(s) lOOf électronique(s) intermédiaire(s) de l’ensemble de puces électroniques et ainsi de suite jusqu’à ce que la sortie 112 de chaînage de l’une des puces électroniques (la puce lOOf électronique intermédiaire dans l’exemple illustrée en figure 7) soit reliée électriquement à l’entrée 115 de chaînage de la dernière puce 100g électronique des puces électroniques de l’ensemble de puces électroniques. Autrement dit, pour toute puce lOOf électronique intermédiaire de l’ensemble de puces électroniques et située entre la puce 100e électronique primaire de cet ensemble de puces 100 électroniques et la dernière puce 100g électronique de cet ensemble de puces 100 électroniques, sa sortie 112 de chaînage est reliée électriquement à l’entrée 115 de chaînage de l’une des puces électroniques de l’ensemble de puces électroniques et son entrée 115 de chaînage est reliée électriquement à la sortie 112 de chaînage d’une autre des puces électroniques de l’ensemble de puces électroniques. Ceci permet à la puce 100e électronique primaire, à la ou les puces lOOf électroniques intermédiaires et à la dernière puce 100g électronique de traiter les données de manière séquentielle ; i.e. une puce électronique ayant une sortie 112 de chaînage d’une puce électronique précédente reliée à son entrée 115 de chaînage attend de recevoir sur son entrée 115 de chaînage le signal de chaînage issu de la puce électronique précédente pour traiter les données reçues à son entrée 113 de réception de données. Notamment, en figure 6, des éléments 114a, 114b de liaison montrent le chaînage des premières puces 100a électroniques et des deuxièmes puces 100b électroniques.
[0083] Selon une réalisation non représentée, les circuits 107 de contrôle peuvent avoir un rôle à jouer dans le chaînage des puces 100e, lOOf, 100g électroniques de l’ensemble de puces électroniques. Par exemple, comme évoqué ci-avant, chaque circuit 107 de contrôle peut décider quand envoyer un signal de chaînage sur la sortie 112 de chaînage de la puce 100e, lOOf, 100g électronique qui le comprend. Bien que cette réalisation soit possible, c’est en général le premier circuit 101 actif ou le deuxième circuit 102 actif qui active la propagation du signal de chaînage au moment souhaité pour assurer la synchronisation d’une série de puce 100 électroniques chaînées entre elles et reliées à un même bus 116 de données via leur entrée 113 de réception de données.
[0084] Selon une réalisation, le circuit 107 de contrôle de la puce 100e électronique primaire de l’ensemble de puces électroniques peut être un circuit maître et il permet de synchroniser les opérations de tous les circuits 107 de contrôle, alors appelés circuits de contrôles esclaves, des autres puces électroniques de l’ensemble de puces électroniques (i.e. la ou les puces électroniques intermédiaires et la dernière puce électronique de la série correspondante) dans le sens où les circuits 107 de contrôles des autres puces électroniques peuvent être reliés électriquement en série depuis le circuit 107 de contrôle de la puce 100e électronique primaire. Selon cette réalisation, pour chaque puce 100 électronique, son entrée 115 de chaînage est reliée à son circuit 107 de contrôle et sa sortie 112 de chaînage est reliée à son circuit de contrôle qui permet alors d’assurer la synchronisation souhaitée. En fait, le circuit 107 de contrôle de la puce 100e électronique primaire de l’ensemble de puces électroniques est considéré comme étant le circuit maître car il le seul à recevoir les informations de synchronisation globale pour l’ensemble de puces électroniques correspondant et qu’il initie le balayage, i.e. que le déclenchement du fonctionnement de la puce 100e électronique primaire va induire la propagation séquentielle du traitement des données reçues par les autres puces électroniques dudit ensemble de puces électroniques chaînées en série depuis la puce 100e électronique primaire. Dans ce cas, il est possible de faire transiter, au sein d’un même ensemble de puces électroniques et d’une manière résultante du fonctionnement du circuit 107 de contrôle de la puce 100e électronique primaire de cet ensemble de puces électroniques d’un signal de chaînage dont la fonction est de synchroniser les puces électroniques de l’ensemble de puces électroniques. En particulier, dès qu’une puce 100e, lOOf, 100g électronique de l’ensemble de puces électroniques a fini son travail et lorsqu’une puce électronique suivante dans la série est présente, elle envoie, de préférence automatiquement, le signal de chaînage.
[0085] Il est noté que si les puces 100 électroniques sont chacune telles que l’entrée 115 de chaînage est directement reliée aux premier et deuxième circuits 101, 102 et que la sortie 112 de chaînage est directement reliée aux premier et deuxième circuits 101, 102, les circuits 107 de contrôle sont alors, hors le circuit 107 de contrôle de la puces 100e électronique primaire sont quasiment inactifs, c’est-à-dire qu’ils présentent chacun une fonctionnalité réduite par rapport au circuit 107 de contrôle de la puces 100e électronique primaire.
[0086] En fonction des besoins, l’entrée 115 de chaînage peut être reliée électriquement au circuit 107 de contrôle et aux premier et deuxième circuits 101, 102 (non représenté). [0087] Alternativement, le circuit maître peut envoyer directement le signal de chaînage qui contrôle/commande les tâches des circuits esclaves. Dans ce cas le circuit maître indique par un changement d’état du signal de chaînage que la puce électronique concernée doit commencer à travailler. Dès lors, pour un ensemble de puces électroniques donné, la puce électronique qui comprend le circuit maître est reliée à toutes les autres puces électroniques dudit ensemble de puces électroniques afin de commander de manière adaptée la synchronisation desdites autres puces électroniques par l’envoi d’un signal de synchronisation spécifique pour chacune desdites autres puces électroniques. Afin de changer l’état du signal de manière appropriée, le circuit maître peut compter le nombre de coups d’horloge correspondant au nombre d’étages activés dans chaque puce électronique de l’ensemble de puces électroniques. [0088] Concernant l’afficheur 1000, il peut comprendre une puce 1002 de traitement d’images configurée pour :
• envoyer des premiers signaux 1003 de commande, via le premier bus 1006 de données de l’afficheur 1000, aux puces 100a électroniques dont les premiers circuits 101 sont actifs, ces premiers signaux 1003 de commande incluant au moins des données de synchronisation verticales générées par la puce 1002 de traitement d’image ;
• envoyer des deuxièmes signaux 1004 de commande, via le deuxième bus 1007 de données de l’afficheur 1000, aux puces 100b électroniques dont les deuxièmes circuits 102 sont actifs, ces deuxièmes signaux de commande incluant au moins des données de synchronisation horizontale générées par la puce 1002 de traitement d’image ;
• envoyer des données 1005 d’affichage, via le deuxième bus 1007 de données de l’afficheur 1000, aux puces 100b électroniques dont les deuxièmes circuits 102 sont actifs.
En fait, la synchronisation verticale déclenche l’activation successive des lignes de pixels (ou balayage vertical) cadencées par une horloge de ligne et la synchronisation horizontale déclenche le transfert des données sur les colonnes de pixels (balayage horizontal). Notamment, les premières données évoquées ci-avant incluent, ou sont constituées par, les premiers signaux de contrôle, et les deuxièmes données évoquées ci- avant incluent, ou sont constituées par, les données d’affichage et les deuxièmes signaux de contrôle. Ceci permet d’écrire dans l’afficheur 1000 les informations d’une vidéo à afficher selon un balayage ligne par ligne de pixels. Dès lors, de manière générale le circuit 107 de contrôle peut être configuré pour :
• envoyer des signaux de commande verticaux (i.e. les premier signaux 1003) au premier circuit 101 ;
• envoyer des signaux de commande horizontaux et des données à afficher (i.e. les deuxièmes signaux 1004 et les données 1005 d’affichage) au deuxième circuit 102.
Ceci est adapté pour l’affichage d’images.
[0089] La puce 100 électronique telle que décrite trouve une application industrielle dans le domaine des puces 100 électroniques à plusieurs fonctions intégrées pouvant être en partie ou entièrement activées. Par exemple, une telle puce 100 électronique peut être utilisée, comme évoqué ci-avant, en tant que puce d’affichage intégrée comprenant au moins un circuit de commande de lignes de pixels et un circuit de commande de colonnes de pixels dans laquelle n’importe lequel du circuit de commande de lignes de pixels et du circuit de commande de colonnes de pixels peut être activé soit de manière logicielle soit de manière matérielle.
[0090] En résumé et selon ses caractéristiques, la puce 100 électronique telle que décrite présente les avantages suivants :
• elle présente une taille réduite ; • elle présente un coût réduit de fabrication en terme de surface de substrat nécessaire pour former les bornes de connexion externes, permettant ainsi par exemple de limiter le silicium utilisé pour une puce électronique considérée (une puce électronique multifonction à connexion interne configurable de circuits - i.e. les premier et deuxième circuits 101, 102 - aux bornes 103 de connexion externes permet de réduire la surface de silicium utilisée en comparaison à une puce électroniques dont chacun des circuits serait relié de manière définitive à des bornes de connexion externes);
• elle peut être aisément intégrée au sein d’un afficheur 1000 ; • elle permet de réduire le nombre d’organes de connexion du boîtier devant intégrer ladite puce 100 électronique.

Claims

Tl
Revendications
1. Puce (100) électronique comprenant un premier circuit (101) associé à une fonction électronique et un deuxième circuit (102) associé à une fonction électronique différente de la fonction électronique du premier circuit (101), la puce (100) électronique comprenant des bornes (103) de connexion externes, le premier circuit (101) comprenant des premières bornes (104) de connexion et le deuxième circuit (102) comprenant des deuxièmes bornes (105) de connexion, caractérisée en ce que la puce électronique comprend des commutateurs (106) reliés électriquement chacun à l’une des bornes de connexion (103) externes, à l’une des premières bornes (104) de connexion et à l’une des deuxièmes bornes (105) de connexion, chaque commutateur (106) étant configuré pour adopter sélectivement :
• un premier état d’où il résulte qu’un lien électrique est formé entre la borne (103) de connexion externe à laquelle ledit commutateur (106) est relié électriquement et la première borne (104) de connexion à laquelle ledit commutateur (106) est relié électriquement ;
• un deuxième état d’où il résulte qu’un lien électrique est formé entre la borne (103) de connexion externe à laquelle ledit commutateur (106) est relié électriquement et la deuxième borne (105) de connexion à laquelle ledit commutateur (106) est relié électriquement.
2. Puce (100) électronique selon la revendication 1, caractérisée en ce qu’elle est configurée pour présenter :
• une première configuration dans laquelle le premier circuit (104) est actif tandis que le deuxième circuit (105) est inactif ;
• une deuxième configuration dans laquelle le deuxième circuit (105) est actif tandis que le premier circuit (104) est inactif.
3. Puce (100) électronique selon la revendication 2, caractérisée en ce que le nombre de bornes de connexion (103) externes est strictement inférieur à la somme du nombre de premières bornes (104) de connexion et du nombre de deuxièmes bornes (105) de connexion.
4. Puce (100) électronique selon l’une quelconque des revendications 1 à 3, caractérisée en ce qu’elle comprend un circuit (107) de contrôle relié électriquement au premier circuit (101) et au deuxième circuit (102), le circuit (107) de contrôle étant configuré pour commander n’importe lequel des premier et deuxième circuits (101, 102). 5. Puce (100) électronique selon l’une quelconque des revendications 1 à 4, caractérisée en ce que :
• au moins une partie des bornes (103) de connexion externes sont destinées à être reliées électriquement chacune à un circuit de commande d’un pixel d’un afficheur ;
• le premier circuit (101) est un circuit de commande de lignes de pixels de l’afficheur (1000) ;
• le deuxième circuit (102) est un circuit de commande de colonnes de pixels de l’afficheur (1000).
6. Puce (100) électronique selon la revendication 5, caractérisée en ce qu’elle comprend une sortie (112) de chaînage destinée à être reliée électriquement à une autre puce (100) électronique.
7. Puce (100) électronique selon la revendication 6, caractérisée en ce que la sortie (112) de chaînage est constituée par l’une des bornes (103) de connexion externes et en ce que :
• lorsqu’il est actif, le premier circuit (101) est configuré pour émettre par l’une de ses premières bornes (104) de connexion un signal de chaînage seulement après avoir envoyé un signal sur chacune des bornes (103) de connexion externes reliée à une ligne de pixels correspondante de l’afficheur (1000) ;
• lorsqu’il est actif, le deuxième circuit (102) est configuré pour émettre par l’une de ses deuxièmes bornes (105) de connexion le signal de chaînage seulement après avoir envoyé un signal sur chacune des bornes (103) de connexion externes reliée à une colonne de pixels correspondante de l’afficheur (1000) ;
• dans le premier état du commutateur (106) relié électriquement à la sortie (112) de chaînage, la première borne (104) de connexion destinée à émettre le signal de chaînage est reliée électriquement audit commutateur (106) ;
• dans le deuxième état du commutateur (106) relié électriquement à la sortie (112) de chaînage, la deuxième borne (105) de connexion destinée à émettre le signal de chaînage est reliée électriquement audit commutateur (106).
8. Puce (100) électronique selon la revendication 4 et l’une quelconque des revendications 5 à 7, caractérisée en ce que le circuit (107) de contrôle est configuré pour : envoyer des signaux de commande verticaux au premier circuit (101) ;
• envoyer des signaux de commande horizontaux et des données à afficher au deuxième circuit (102).
9. Puce (100) électronique selon l’une quelconque des revendications 1 à 8, caractérisée en ce qu’elle comprend des moyens (108) pour permettre la configuration des commutateurs (106).
10. Puce (100) électronique selon la revendication 9, caractérisée en ce que les moyens
(108) pour permettre la configuration des commutateurs (106) comprennent une entrée
(109) de configuration reliée électriquement à chacun des commutateurs (106) de sorte à permettre la propagation, depuis l’entrée (109) de configuration, d’un signal de configuration des commutateurs (106).
11. Puce (100) électronique selon la revendication 4 et la revendication 9, caractérisée en ce que les moyens (108) pour permettre la configuration des commutateurs (106) comprennent des cellules (111) mémoire associées chacune à l’un des commutateurs (106) pour permettre de configurer le fonctionnement dudit commutateur (106), chaque cellule (111) mémoire étant configurable, de préférence de manière définitive, par une fonction de configuration implémentée dans le circuit (107) de contrôle.
12. Puce (100) électronique selon l’une quelconque des revendications précédentes, caractérisée en ce que les premier et deuxième circuits (101, 102) sont des circuits numériques, les premières bornes (104) de connexion et les deuxièmes bornes (105) de connexion supportant toutes une même tension de niveau bas et une même tension de niveau haut.
13. Afficheur (1000) comprenant une matrice de pixels (Px) et au moins une puce (100a, 100b) électronique selon l’une quelconque des revendications 1 à 12 pour commander l’affichage des pixels (Px).
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* Cited by examiner, † Cited by third party
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NL8501256A (nl) * 1985-05-03 1986-12-01 Philips Nv Geintegreerde electronische multiplex-schakeling en geintegreerde electronische schakeling met een dergelijke multiplex-schakeling.
DE10241385A1 (de) * 2002-09-06 2004-03-25 Infineon Technologies Ag Integrierter Schaltkreis
CN208970143U (zh) * 2018-11-07 2019-06-11 惠科股份有限公司 显示面板的驱动选择电路、显示面板及显示装置

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