ES2234678T3 - Procedimiento y dispositivo para generar codificaciones en expansion. - Google Patents

Abstract

Procedimiento para generar señales codificadas en expansión, siendo codificados y expandidos en banda los datos a enviar con un código de expansión (c1...c4) y siendo codificados los datos a enviar expandidos en banda con un código de aleatorización (si, sq) y a continuación sometidos a una formación de impulsos, caracterizado porque los datos de envío expandidos en banda y aleatorizados, se someten además a una corrección de frecuencia y a una compensación de deriva de DC y/o de amplitud, utilizándose para la corrección de frecuencia una eliminación digital de deriva de frecuencia, en la que un ángulo de rotación utilizado para la corrección de frecuencia se representa como combinación lineal de microrrotaciones y las microrrotaciones, utilizando el algoritmo CORDIC, se realizan selectivamente en función de la deriva de frecuencia.

Description

Procedimiento y dispositivo para generar señales codificadas en expansión.

La presente invención se refiere a un procedimiento según el concepto general de la reivindicación 1, así como a un dispositivo según el concepto general de la reivindicación 11, para generar señales codificadas en expansión, en particular señales de telefonía móvil codificadas en expansión.

Las telecomunicaciones pertenecen a las tecnologías que evolucionan con más rapidez. En el sector de la telefonía móvil se trabaja actualmente en la estandarización y desarrollo de la llamada tercera generación de telefonía móvil, que se denomina con en el concepto UMTS (Universal Mobile Telecommunication System) y que prevé un estándar de telefonía móvil unificado que abarque todo el mundo.

Según el estándar de telefonía móvil UMTS, se utiliza como procedimiento de acceso múltiple el llamado CDMA (Code Division Multiple Access), o técnica múltiplex en código. Al respecto, se trata de un procedimiento de acceso múltiple en el que a todos los abonados del correspondiente sistema de telefonía móvil se les permite utilizar simultáneamente todo el ancho de banda que se encuentra disponible en el sistema. Para no obstante poder evitar colisiones entre los distintos abonados, se dotan las distintas señales de abonado de distintas secuencias de código, que de esta manera permiten una asignación inequívoca de las señales recibidas. Durante este proceso tiene lugar una expansión de las señales individuales, con lo que la anchura de banda se multiplica, por lo que esta técnica se denomina también técnica de espectro expandido. En particular, los datos a transmitir de un abonado se multiplican o bien expanden con una secuencia de código que es independiente de los datos a transmitir. La señal expandida en banda así obtenida se modula a continuación sobre una portadora de alta frecuencia y se transmite al correspondiente receptor. El receptor desmodula esta señal expandida en banda y realiza una desexpansión, utilizando una secuencia de código que es síncrona respecto al emisor. El receptor recibe ciertamente no sólo la señal deseada del emisor, sino también señales adicionales de otros emisores que emiten en la misma gama de frecuencias. Mediante el proceso de desexpansión queda asegurado no obstante que sólo se desexpansiona y se reduce en cuanto a ancho de banda la señal que utiliza el mismo código de expansión que el receptor sincronizado, con lo que tras la desexpansión la señal deseada puede filtrarse de manera sencilla.

Mientras los dispositivos emisores para la generación digital de señales a emitir de telefonía móvil para diferentes estándares de telefonía móvil, en particular por ejemplo para el actualmente usual estándar de telefonía móvil GSM (Global System for Mobile Communication) ya son conocidos, el problema de la generación de señales moduladas en expansión en aparatos terminales móviles para la tercera generación de telefonía móvil, no está aún resuelto.

En el estándar UMTS "Ultra physical layer description FDD parts", Ovesjö Fredrik, European Telecommunication Standard, XX, XX, 25 de junio de 1998 (1998-06-25), págs. 1 a 41, se describe un procedimiento para generar señales codificadas en expansión, en el cual una señal se somete a una codificación en expansión y a una subsiguiente aleatorización. La señal expandida en banda y aleatorizada se filtra a continuación en un filtro RRC.

En el folleto "Transmit pulse shaping filtres and CORDIC algorithm based precompensation for digital satellite communications", M. Vandermaar y otros, IEEE Proceedings of the 39th Midwest Symposium on Circuits and Systems (Cat. nº 96CH35995), AMES, IA, USA, 18 - 21 de agosto de 1996, págs. 1219 a 1222, vol. 3, 1996, Nueva York, NY, USA, IEEE; USA ISBN: 0-7803-3636-4), se indica un algoritmo para la precompensación de faltas de linealidad que se presentan en un amplificador de señales. El compensador incluye dos etapas CORDIC, que realizan una transformación de las coordenadas de la señal, de coordenadas cartesianas a coordenadas polares y viceversa. Los pasos de cálculo para la compensación de señales propiamente dicha se realizan entre ambas etapas CORDIC.

En la memoria U.S. 5,838,733 se describe un equipo emisor en el que una señal digital a emitir es sometida a una amplificación programable y a una limitación de amplitud.

La presente invención tiene como tarea básica poner a disposición un procedimiento y un dispositivo para generar señales codificadas en expansión, pudiéndose aplicar la invención en particular en aparatos emisores de la tercera generación de la telefonía móvil.

Además, la presente invención debe permitir preferentemente también la generación de señales codificadas en expansión según distintos estándares de telefonía móvil, como por ejemplo según el estándar UMTS o bien IS-95.

Esta tarea se resuelve en el marco de la invención mediante un procedimiento con las particularidades de la reivindicación 1 y un dispositivo con las particularidades de la reivindicación 10. Las reivindicaciones secundarias definen en cada caso formas constructivas preferentes y ventajosas de la presente invención.

En el marco de la invención, los datos a emitir son, como es usual, codificados primeramente con un código de expansión o canalización y con ello expandidos en banda, así como a continuación codificados con un código de aleatorización. A la aleatorización le sigue una formación de impulsos, una corrección de frecuencia y una compensación de deriva DC y/o compensación de amplitud, para preparar los datos a emitir antes de su retransmisión a una interfaz de AF, desde la que los mismos serán transmitidos a través de un canal de comunicaciones a un receptor. Al respecto, se utiliza para la corrección de frecuencia un sistema de eliminación de deriva de frecuencias digital, en el que un ángulo de rotación utilizado para la corrección de frecuencia representa la combinación lineal de microrotaciones y las microrotaciones se realizan utilizando el algoritmo CORDIC selectivo en función de la deriva de frecuencia.

Para la formación de impulsos puede utilizarse un filtrado RRC con un llamado factor Roll-Off de aprox. 0,22, siendo preferentemente sobreexplorados a la vez los datos a emitir expandidos en banda y aleatorizados con un determinado factor.

Para la compensación de la deriva (Offset) de DC, se añade a los datos a emitir preferentemente un determinado valor de compensación de la deriva (Offset) de DC y se multiplica, para la compensación de amplitud, preferentemente un determinado valor de compensación de amplitud por los datos a emitir.

Preferentemente, los datos a emitir son ponderados antes de su codificación con el código de expansión mediante multiplicación por un factor de ponderación, y a continuación sobreeexplorados. La ponderación, sobreexploración y codificación en expansión se realiza preferentemente separadamente para los datos a emitir de diferentes canales físicos, combinándose tras la codificación con los distintos códigos de expansión los datos a emitir de los canales físicos para formar un ramal I y un ramal Q y realizándose a continuación separadamente para los datos a emitir conducidos a través del ramal I y del ramal Q la aleatorización y siendo sometidos a la formación de impulsos, la corrección de frecuencia y la compensación de la deriva (Offset) de DC y/o de amplitud. Para la sobreexploración realizada tras la ponderación, se utiliza preferentemente un factor que se corresponde con el máximo factor de expansión de los distintos códigos de expansión.

Para la generación antes descrita y el procesamiento de las señales moduladas en expansión o codificadas en expansión, se prevé en particular un modulador realizado en hardware, que accede a distintas memorias o registros programables, en los que están archivados los datos de control necesarios para el funcionamiento del modulador. La programación de estos registros se realiza preferentemente mediante un bus de control con ayuda de un procesador de señales digital (DSP) configurado en Firmware, con lo que se asegura gran flexibilidad, ya que incluso posteriormente solamente mediante la modificación del software pueden ser incluidos otros estándares de telefonía móvil sin modificación del hardware o bien puede influirse sobre la funcionalidad del modulador.

La presente invención se describirá a continuación más en detalle con referencia al dibujo adjunto, en base a ejemplos de ejecución preferentes.

La fig. 1 muestra un diagrama de bloque de un modulador según un ejemplo de ejecución preferente de la presente invención,

la fig. 2 muestra una representación para explicar el enlace del modulador mostrado en la fig. 1 a un procesador de señales digital y un convertidor D/A de un aparato de telefonía móvil,

la fig. 3 muestra una representación detallada de una interfaz de bus mostrada en la fig. 2 del modulador,

la fig. 4 muestra una representación para describir la generación del llamado código de expansión o canalización OVSF,

la fig. 5 muestra una estructura posible de un generador de código de expansión representado en la fig. 3,

la fig. 6 muestra una estructura posible de una unidad de corrección de frecuencia digital mostrada en la fig. 1, que funciona según el llamado algoritmo CORDIC,

la fig. 7 muestra una representación de diversos distintivos de preámbulo, y

la fig. 8 muestra una estructura posible de un generador de código de expansión de preámbulo mostrado en la fig. 3.

En la fig. 2 se representa el enlace de un modulador CDMA 1 correspondiente a la invención con otros componentes de un aparato de telefonía móvil. El modulador CDMA 1 sirve para expandir señales llevadas a través de una interfaz de bus 14 de distintos canales físicos. Tal como se describirá a continuación con más detalle, modula el modulador 1 tanto canales de datos (DPDCH, "Dedicated Physical Data Channel") como también canales de control (DPCCH, "Dedicated Physical Control Channel"). Además, el modulador 1 expande también una llamada "Physical Random Access Burst" (ráfaga física de acceso aleatorio). La expansión incluye entonces esencialmente una canalización ("channelization") y una aleatorización ("scrambling") de los datos a enviar. Los datos a emitir modulados en expansión repartidos en una ruta I y una ruta Q se preparan de una manera que se describirá más en detalle a continuación y son emitidos a través de un convertidor D/A 15 a la interfaz de AF del aparato de telefonía móvil, para ser transmitidos allí al correspondiente receptor.

El modulador 1 está unido mediante la interfaz de bus 14 con un bus de control 24. Mediante este bus de control 24 recibe el modulador 1 de un procesador de señales digital 10 tanto datos de control como también datos de emisión.

El procesador digital de señales 10 incluye un tramo 11, para someter los datos a enviar modulados sobre una señal portadora de AF (por ejemplo utilizando un código de expansión ("Convolutional Code")) a una codificación de canal y tras un proceso de interleaving, multiplexarlos y reproducirlos sobre varios canales de datos físicos (DPDCH) y un canal de control físico (DPCCH). Los canales de datos contienen las informaciones de comunicación propiamente dichas, mientras el canal de control dispone de informaciones de control (por ejemplo bits para la regulación de la potencia de emisión, bits piloto conocidos para la estimación de canal o bits de distintivo de formato) para el sistema de telefonía móvil o bien la estación de base que comunica con el aparato de telefonía móvil. Los datos de emisión preparados de esta manera se retransmiten a un tramo 12, donde son formateados, es decir, incluidos en una determinada estructura de marco y de ranuras de tiempo. Para el caso del envío del llamado "Random Access Burst" (ráfaga de acceso aleatorio), se transmite un preámbulo con la duración de 1 ms, generándose por el tramo 12 también los símbolos de este preámbulo. Además, presenta el procesador digital de señales 10 un tramo 13, que esencialmente genera datos de control para el modulador 1. Estos datos de control incluyen, como se describirá a continuación más en detalle, en particular los factores de ponderación a utilizar por el modulador 1 y códigos de expansión/factores de expansión, así como informaciones de control para una corrección de frecuencia a realizar por el modulador 1 y una compensación de deriva de DC y de amplitud. Mediante los datos de control pueden así programarse diversas funciones del modulador 1.

Mientras el procesador digital de señales 10 con sus tramos 11, 13 está realizado preferentemente en Firmware, el modulador 1 con la interfaz de bus 14, así como el convertidor D/A 15, se encuentran en hardware. Debido a la posibilidad de programar el modulador 1 mediante el procesador digital de señales 10, resulta una elevada proporción de flexibilidad, ya que de esta manera la modulación en expansión a realizar por el modulador 1 puede adaptarse fácilmente a diferentes estándares de telefonía móvil, sin tener que modificar para ello el hardware.

En la fig. 1 se representa en detalle la estructura del modulador 1, estando configurado el modulador 1 en particular para la transmisión de cuatro canales físicos: un canal físico de control k1 y tres canales físicos de datos d1-d3. La modulación de datos realizada corresponde a una modulación QPSK de dos canales ("Quadrature Phase Shift Keying"), llevándose los cuatro canales físicos a través de un ramal I o bien un ramal Q.

Primeramente se llevan los símbolos de entrada presentes con la frecuencia de símbolos 1/T_{S} del modulador digital 2 a una unidad de ponderación 2, donde los mismos son ponderados con factores de ponderación específicos de canal w1-w4 para, en caso de que los factores de expansión sean distintos, compensar diferencias de potencia entre los diferentes canales. A continuación, las palabras a emitir resultantes de ello se sobreexploran en unidades 3 con un factor tal que se logre la velocidad plena del chip. El factor de expansión puede variar por ejemplo entre 4 y 512 y es cargado por el procesador digital de señales 10 a través del bus de control 24 en la interfaz de bus 14 del modulador 1, con lo que el modulador 1 puede acceder a este valor. Mediante la sobreexploración aumenta así la velocidad de exploración a 1/T_{c} = SF*1/T_{s}.

En una unidad 4 tiene lugar a continuación la codificación o la canalización de los distintos canales con la ayuda de códigos de expansión o canalización específicos de canal c1-c4. Mediante la canalización se transforma cada símbolo de datos en una determinada cantidad de los llamados "chips". La cantidad de chips que de ello resulta por cada símbolo de datos se corresponde con el factor de expansión (SF).

Las señales preparadas y expandidas en banda de esta manera se añaden a continuación en un sumador de canales 5, tal como se muestra en la figura 1, sumándose en el ejemplo de ejecución mostrado en la figura 1 los distintos símbolos de datos de los canales d1 y d2 o bien d3 y k1 respectivamente, y repartiéndose así entre un canal I y un canal Q.

En una unidad de aleatorización 6 se multiplican las señales expandidas en banda por los símbolos si o bien sq de un código de aleatorización complejo. Finalmente tiene lugar en las unidades 7-9 una preparación de las señales del ramal I y del ramal Q.

Al respecto, la unidad 7 es la llamada unidad RRC 4 ("Root Raised Cosine"), que en principio corresponde a un filtro digital y sirve para lograr mediante la formación de impulsos RRC una limitación de banda óptima para una secuencia de frecuencias óptima a la vez. Al respecto puede emplearse en particular una formación de impulsos RRC con un llamado factor roll-off de 0,22. Mediante la unidad RRC 7, tiene lugar además una sobreexploración de las señales I y Q que llegan a la misma por el factor M, pudiendo presentar M en particular el valor 4.

La unidad 8 realiza una corrección digital de frecuencia en relación con las señales llevadas a través de los ramales I y Q, utilizándose preferentemente el llamado algoritmo CORDIC. Al respecto se trata de un algoritmo iterativo, con cuya ayuda puede eliminarse una determinada deriva de frecuencia. Los fundamentos generales del algoritmo CORDIC se describen por ejemplo en la "The CORDIC Trigometric Computing Technique", J.E. Volder, IRE Trans. Electronic Computers, vol.8, págs. 330-334, 1959 o en "A Unified Algorithm For Elementary Functions", J.S. Walter, Spring Joint Conference, págs. 370-385, 1971.

En el caso presente se utiliza el algoritmo CORDIC en el sistema de coordenadas trigonométrico, girándose un vector de entrada con el par de valores (I_{n}, Q_{n}) en el ángulo prescrito

\alpha_{n} = arctan(2^{-n}) \ con \ n = 0, 1, ..., N-1.

Aquí N designa la longitud de iteración.

La secuencia de ángulos {\alpha_{0}, \alpha_{1}, ..., \alpha_{N-1}} con \alpha_{0} > \alpha_{1} > ... > \alpha_{N-1} se determina de tal manera que en cada caso puede representarse un ángulo z, que cumple con la condición | z | \leq D con D = \alpha_{0} + \alpha_{1} + ... + \alpha_{N-1}, mediante una combinación lineal adecuada a los distintos ángulos \alpha_{n}:

z \approx \sigma_{0}\alpha_{0} + \sigma_{1}\alpha_{1} + ... + \sigma_{N-1}\alpha_{N-1} \ con \ \sigma_{n}= \pm 1

Aquí se denomina D zona de convergencia.

De esta manera el vector de entrada (I_{n},Q_{n}) no se gira directamente en el ángulo z, sino que mediante una secuencia de N "microrotaciones" sucesivas se gira en los ángulos pequeños \sigma_{n}\alpha_{n}. Al respecto \sigma_{n} se corresponde con el signo de la microrotación número n, que se determina en función del ángulo z.

La idea básica del algoritmo CORDIC consiste en realizar todas las microrotaciones mediante procesos sencillos de desplazamiento y adición:

I_{n+1} = I_{n} - \sigma_{n} \ 2^{-n}Q_{n}

Q_{n+1} = \sigma_{n} \ 2^{-n}I_{n} + Q_{n}

Tal como se deduce de la fórmula anterior para \alpha_{n}, puede representarse así el vector (I_{n},Q_{n}) en función del vector (I_{0},Q_{0}):

1

K es aquí un factor constante de escalación, que es independiente del ángulo de rotación z.

En la figura 6 se representa un sistema de circuitos de la unidad 8 para la realización de la corrección automática de frecuencia utilizando el algoritmo CORDIC. Al respecto, se supone que f_{0} representa la deriva de frecuencia a corregir, T_{c} el periodo de bits de recepción y M el factor de sobreexploración de la señal de banda básica a procesar con el algoritmo CORDIC.

La señal de banda básica i(k)+ jq(k) (k representa el índice de exploración) compleja definida mediante los componentes de señal i(k) y q(k), se multiplica por exp(jz(k)), siendo:

z(k) = -2\pi f_{0} \ \frac{T_{c}}{m} \ k

Esta multiplicación se realiza utilizando el algoritmo CORDIC, realizándose la acumulación de fases mediante el acumulador 36 mostrado en la figura 6. Por parte de una unidad de mando 34 configurada en forma de una memoria ROM, se generan los signos antepuestos de rotación \sigma_{0}...\sigma_{N-1} necesarios para el control de las distintas unidades de microrotación 33_{0..}.33_{N-1}. La longitud de iteración puede ser por ejemplo N = 16, con lo que correspondientemente se prevén 16 unidades de microrotación.

Tal como ya se ha indicado, se procesan por parte del algoritmo CORDIC solamente ángulos z con | z | \leq D. Para N = 16 es D \approx 99º. No obstante, el incremento en ángulo 0 en fase puede ser para cada periodo de bits tan grande que el valor z(k) puede alcanzar durante una ráfaga (burst) valores superiores a 360º.

En el sistema de circuitos mostrado en la figura 6, se reduce por lo tanto el ángulo z, de tal manera que el mismo es siempre como máximo de 90º. Para esta finalidad, se acumula según la figura 6, con ayuda del acumulador 36 y de una etapa de retardo 37, el valor w(k) = w(k-1) -f_{0}T_{c}, rigiendo:

w(k) =\frac{z(k)}{2\pi}

La muestra de bits 111...111 de w(k) corresponde en la representación en coma fija al valor máximo w(k) \approx 1 o bien z(k) \approx 2\pi. De esta manera queda realizada la operación de módulo w(k) mod 1 o bien z(k) mod 2\pi, con lo que el ángulo z(k) se limita siempre a la gama de valores 0 \leq z(k) \leq 2\pi.

Los distintos valores w(k) se memorizan en el registro 35 mostrado en la figura 6 y sirven para el control de la memoria ROM 34, lo cual se explicará a continuación más en detalle.

El algoritmo CORDIC presenta buenos resultados, siempre que el ángulo de fase z(k) se encuentre en el primer o en el cuarto cuadrante. Por lo tanto en el sistema de circuitos mostrado en la figura 6 se multiplica el signo de i(k) y q(k) por -1, en el caso de que z(k) se encuentre en el segundo o en el tercer cuadrante. A continuación, se gira el par de valores (-i(k), -q(k)) en el ángulo z(k) - \pi, encontrándose este ángulo con seguridad en el cuarto o en el primer cuadrante. Esta tarea es asumida por la unidad 32 mostrada en la figura 6, que en función de una señal de control s de la memoria ROM 34 niega o no, a elección, el signo de i(k) y q(k).

La memoria ROM 34 está configurada de tal manera que para cada valor w(k) = (w_{0}, w_{1},..., w_{N+1}) pueden leerse directamente los correspondientes valores para s y \sigma_{0}... \sigma_{N-1}, representando w_{0} el bit de más elevado valor (Most Significant Bit, MSB) de w(k). La bandera (flag) del signo s puede calcularse entonces directamente mediante la operación lógica w_{0} XOR w_{1}, ya que mediante estos dos bits queda determinado el cuadrante del ángulo de fase z(k). El signo de la primera microrotación \sigma_{0} es siempre idéntico a w_{1}, ya que en el primer y tercer cuadrante para la primera dirección de rotación rige siempre \sigma_{0} = +1.

Los restantes N-1 signos \sigma_{1}...\sigma_{N-1} se deducen por el contrario de los demás N bits w_{1}, w_{2}, ..., w_{N+1} del registro w(k) 35. La memoria ROM 34 puede en consecuencia estar realizada en forma de una tabla de N bits x (N-1) bits en combinación con una puerta XOR, estando archivados en esta tabla ROM para cada combinación de los bits w_{1},
w_{2}, ..., w_{N+1} los correspondientes valores para los signos \sigma_{1}...\sigma_{N-1}.

La unidad 9 sirve para la compensación de deriva de DC y de amplitud. La misma está configurada de tal manera que las palabras a emitir que llegan del ramal I y Q primeramente se multiplican por un valor de compensación de amplitud y a continuación se suman a un valor de compensación de deriva DC. La unidad 9 puede así formarse de manera sencilla mediante una estructura multiplicador/sumador a prever en cada caso para el ramal I y el ramal Q. Como gama para los valores puede utilizarse para el valor de compensación de la deriva de DC -1023....1023 y para el valor de compensación de amplitud 0...1023.

Una vez se ha descrito previamente de forma detallada la estructura del modulador 1, debe entrarse a continuación más en detalle en la estructura de la interfaz de bus 14 mostrada en la figura 2, así como en su interrelación con el procesador digital de señales 10 por un lado y con el modulador digital 1 por otro lado.

Tal como se ha indicado ya, se transmiten por el procesador digital 10 a través del bus de control 24, además de los propios datos de emisión, algunos datos de control o informaciones de control al modulador 1, para controlar o programar su funcionamiento. Esta interfaz de bus 14 incluye por lo tanto distintas memorias tampón o registros, en las que se memorizan las informaciones transmitidas por el procesador digital de señales 10.

Para los datos a emitir de los canales físicos d1-d3 y k1, presenta la interfaz de bus 14 del modulador digital 1 una memoria tampón de entrada 16, en la que el procesador digital de señales 10 memoriza una vez por cada ranura de tiempo ("Slot") los correspondientes símbolos de envío de los distintos canales físicos. Mediante una señal de control aplicada a la memoria tampón de entrada 16, que presenta bien el valor "slot-preamb-f" o bien "slot-preamb-r", pueden elegirse en el caso de un preámbulo a enviar los datos para un preámbulo normal o bien un preámbulo "Random Access Burst" (ráfaga de acceso aleatorio). Si esta señal de control posee el valor "slot-preamb-r", es decir, que debe enviarse un preámbulo para un "Random Access Burst", se llevan a través de la memoria tampón (buffer) de entrada 16 solamente los valores "1" que se encuentran en la memoria tampón de entrada 16 al modulador 1.

Los demás componentes mostrados en la figura 3 del interfaz de bus 14, se prevén por el contrario para los datos de control del procesador digital de señales 10. Una vez por cada enlace, transmite el procesador digital de señales 10 los factores de ponderación para los cuatro canales físicos y se memorizan en un registro de ponderación 17. Mediante un multiplexor 18, que análogamente al buffer de entrada 16 recibe la señal de control "slot_preamb_f/slot_preamb_r", pueden aplicarse a elección estos factores de ponderación o en cada caso el valor binario"1" a la unidad de ponderación 2 del modulador digital 1.

Por lo demás, el procesador digital de señales 10 transmite una vez por cada enlace los códigos de canalización a una memoria RAM 19 con zonas previstas para los distintos canales físicos (d1....d3, k1), donde para cada canal físico se memorizan las correspondientes informaciones de expansión o bien de canalización. Cada código de canalización se corresponde con una secuencia binaria de la longitud SF y es generado por el correspondiente algoritmo en el procesador digital de señales 10 o bien en el tramo 13 mostrado en la figura 2. En la figura 4 se representa a modo de ejemplo un árbol de código para la generación realizada por parte del procesador digital de señales 10 de los llamados códigos OVSF c_{i,j} ("Orthogonal Variable Spreading Factor") para distintos factores de expansión SF, indicando el índice i el correspondiente factor de expansión y índice j el correspondiente número de código. Al respecto hay que observar que los valores binarios "1" y "0" se han representado sobre los valores "+1" y "-1".

Además, presenta la interfaz de bus 14 asignada al modulador digital 1 un generador de códigos de aleatorización 23, que interacciona con dos registros 21 y 22 para la generación del código complejo de aleatorización. El procesador digital de señales 10 transmite a través del bus de control 24 valores de preajuste para la parte real si del código de aleatorización al registro 21, tan pronto como el correspondiente aparato de telefonía móvil está conectado o bien se ha iniciado un proceso de transferencia (handover). Una posible estructura del generador de códigos de aleatorización 23 se representa en la figura 5, en la cual puede verse que el generador de códigos de aleatorización 23 está compuesto esencialmente por dos sistemas de registros deslizantes con cadenas de registros deslizantes conectadas en paralelo a través de puertas XOR, estando previsto el sistema de registro deslizante superior en la figura 5 para la generación de la parte real si y el sistema de registro deslizante inferior para la generación de la parte imaginaria sq del código de aleatorización. Para generar el código de aleatorización, se ocupan primeramente ambos primeros registros deslizantes del sistema de registros deslizantes de la parte real con los valores iniciales del registro 21, que a su vez previamente ha estado ocupado por el procesador digital de señales, tal como ya se describió. A continuación funciona el sistema de registros deslizantes superior durante 1024 ciclos partiendo de estos valores iniciales, para a continuación memorizar los valores que de allí resultan de los registros deslizantes como valores iniciales para los registros deslizantes del sistema de registros deslizantes de la parte imaginaria en el registro 22. Es decir, los valores iniciales para la parte imaginaria sq del código de aleatorización se generan dentro del modulador 1 o bien su interfaz de bus 14. El contenido del registro de la parte imaginaria 22 puede ser leído y evaluado a continuación por el procesador digital de señales 10 para fines de prueba. Una vez que de esta manera se ha ocupado, además del registro de la parte real 21, también el registro de la parte imaginaria 22 con los valores iniciales para la cadena de registros deslizantes mostrados en la figura 5, se ocupan todos los registros deslizantes de ambos sistemas de registros deslizantes durante el funcionamiento con sus correspondientes valores iniciales a partir del registro de la parte real 21 y del registro de la parte imaginaria 22, realizándose esto en sincronismo con una señal de sincronización del marco, es decir, los registros deslizantes se ocupan en cada caso una vez en cada marco con sus valores iniciales. Tal como a continuación se describirá más en detalle, se prevé el multiplexor 20 mostrado en la figura 3, análogamente al multiplexor 18 para, en caso de un preámbulo "Random Access Burst" a enviar, en lugar de los valores de partida del generador de códigos de aleatorización 23, interconectar los valores de entrada del multiplexor 18 necesarios para la generación de este preámbulo y aportados por el generador de códigos de expansión del preámbulo con los componentes 25, 26 y 28.

Ya se indicó que en el caso de un "Random Access Burst" (ráfaga de acceso aleatorio) se envía un preámbulo con una duración de 1 ms. En este caso, a través de la señal de control "slot_preamb_r" y con ayuda de los multiplexores 16 y 18, se conmutan todas las líneas de acceso del modulador 1 que unen el modulador 1 con el registro de ponderación 17, la memoria de los códigos de canalización 19 y el generador de códigos de aleatorización 23, a los componentes del generador de códigos de expansión del preámbulo, es decir, a los registros 25, 26 y un multiplexor 28. El preámbulo presenta uno de los por ejemplo 16 distintivos complejos ortogonales distintos de la longitud 16, transmitiéndose una lista con los distintivos disponibles desde la correspondiente estación de base al aparato de telefonía móvil. El distintivo elegido en cada caso es cargado por el procesador digital de señales 10 mediante el bus de control 24 en un registro de distintivos 25. En la figura 7 se representa una relación de los distintivos de preámbulo disponibles, a modo de ejemplo. Como además se muestra en la figura 8, se multiplexan los distintos símbolos de distintivos con ayuda de un multiplexor y se exploran con ayuda de una unidad de sobreexploración 3 por ejemplo con 3,84 MHz o bien una velocidad de 3840 valores de exploración por segundo, con lo que cada símbolo de los memorizados en el distintivo de registros 25 se repite 256 veces, para así llenar la ranura de 1 ms para el preámbulo. Para cada chip se genera de esta manera un valor "1" o "-1" para el ramal I o bien Q, el cual se aplica como símbolo de código de expansión c1 y c2 al multiplexor 20. Los otros dos símbolos de códigos de expansión c3 y c4 se ocupan por el contrario siempre con "0", tal como se representa también en la figura 3.

El procesador digital de señales 10 transmite también valores iniciales para el código de expansión de preámbulos a generar a la interfaz de bus 14, memorizándose estos valores iniciales en registros de códigos de expansión de preámbulos 26. La estructura de los registros de códigos de expansión de preámbulo 26 y la generación del código de expansión que de ello resulta, se representa igualmente en la figura 8, de lo cual resulta que con la ayuda del registro de códigos de expansión de preámbulo 26, que preferentemente funcionan con 3,84 MHz, se generan solamente bits para la parte real si del código de expansión complejo, mientras que la parte imaginaria sq está ocupada siempre con el valor "0" (ver también al respecto la figura 3).

Además de los datos de control antes descritos, transmite el generador digital de señales 10 a través del bus de control 24 también datos de control para el funcionamiento de las unidades 8 y 9 (ver al respecto la figura 1). Así, el procesador digital de señales 10 carga una vez por cada ranura de tiempo un valor de corrección de frecuencia en un registro de corrección de frecuencia 29, un valor de compensación de deriva de DC en un registro de compensación de deriva de DC 30 y un valor de compensación de amplitud en un registro de compensación de amplitudes 31. La unidad de corrección de frecuencia 8 funciona a continuación con el valor memorizado en el registro 29, mientras la unidad de compensación de deriva de DC y de amplitud 9 funciona con los valores memorizados en los registros 30 y 31. Aún cuando esto no está previsto en el ejemplo de ejecución representado, puede pensarse básicamente también en programar de manera análoga la unidad de RRC 7.

Claims (21)

1. Procedimiento para generar señales codificadas en expansión, siendo codificados y expandidos en banda los datos a enviar con un código de expansión (c1...c4) y siendo codificados los datos a enviar expandidos en banda con un código de aleatorización (si, sq) y a continuación sometidos a una formación de impulsos,

caracterizado porque los datos de envío expandidos en banda y aleatorizados, se someten además a una corrección de frecuencia y a una compensación de deriva de DC y/o de amplitud, utilizándose para la corrección de frecuencia una eliminación digital de deriva de frecuencia, en la que un ángulo de rotación utilizado para la corrección de frecuencia se representa como combinación lineal de microrrotaciones y las microrrotaciones, utilizando el algoritmo CORDIC, se realizan selectivamente en función de la deriva de frecuencia.

2. Procedimiento según la reivindicación 1,

caracterizado porque para la formación de impulsos se utiliza un filtrado de RRC con un factor de roll-off de aprox. 0,22.

3. Procedimiento según la reivindicación 1 ó 2,

caracterizado porque los datos a enviar expandidos en banda y aleatorizados se sobreexploran durante la formación de impulsos con un determinado factor de sobreexploración (M).

4. Procedimiento según la reivindicación 3,

caracterizado porque el factor de sobreexploración (M) de la formación de impulsos tiene el valor 4.

5. Procedimiento según una de las reivindicaciones precedentes,

caracterizado porque la compensación de deriva de DC se realiza mediante adición de un valor determinado de compensación de deriva DC a los datos a enviar y

porque la compensación de amplitud se realiza mediante multiplicación de los datos a enviar por un determinado valor de compensación de amplitud.

6. Procedimiento según una de las reivindicaciones precedentes,

caracterizado porque los datos a enviar, antes de su codificación con el código de expansión (c1...c4), se ponderan mediante multiplicación por un factor de ponderación (w1...w4) y a continuación se sobreexploran.

7. Procedimiento según la reivindicación 6,

caracterizado porque los datos a enviar se encuentran en varios canales físicos (d1...d3, k1),

porque los datos a enviar de cada canal son ponderados separadamente, sobreexplorados y codificados con un código de expansión (c1...c4) específico de canal y

porque tras la codificación con el código de expansión (c1...c4), los datos a enviar de los canales físicos (d1...d3, k1), se combinan para formar un ramal I y un ramal Q, siendo llevados los datos a enviar a través del ramal I y del ramal Q aleatorizados a continuación separadamente y sometidos a la formación de impulsos, corrección de frecuencia y compensación de deriva de DC y/o de amplitud.

8. Procedimiento según la reivindicación 6 ó 7,

caracterizado porque la sobreexploración se realiza con un factor de sobreexploración de tal manera que mediante la subsiguiente codificación con los códigos de expansión se puede lograr una velocidad máxima de chips.

9. Procedimiento según una de las reivindicaciones precedentes,

caracterizado porque el procedimiento es realizado por un modulador (1), por parte del cual se programan los parámetros de servicio a través de un bus de control (24).

10. Dispositivo para generar señales codificadas en expansión, con un equipo de codificación en expansión (4) para codificar datos de envío a transmitir con un código de expansión (c1...c4) y con un equipo de aleatorización (6) para aleatorizar los datos a enviar codificados en expansión con un código de aleatorización (si, sq), y siendo llevados los datos a enviar emitidos por el equipo de aleatorización (6) a elementos de preparación de señales (7-9) que contienen elementos para la formación de impulsos,

caracterizado porque los elementos de preparación de señales (7-9) incluyen además elementos para la corrección de frecuencia y elementos para la compensación de deriva DC y/o amplitud, incluyendo los elementos para la corrección de frecuencia un equipo digital para la corrección de frecuencia (8), que contiene una conexión sucesiva de unidades de microrrotación (33_{0}...33_{N-1}) controlables selectivamente en función de la deriva de frecuencia, que eliminan la deriva de la frecuencia utilizando el algoritmo CORDIC.

11. Dispositivo según la reivindicación 10,

caracterizado porque los elementos para la formación de impulsos contienen un equipo de filtrado de RRC.

12. Dispositivo según la reivindicación 11,

caracterizado porque el equipo de filtrado de RRC posee un factor roll-off de aprox. 0,22.

13. Dispositivo según la reivindicación 11 ó 12,

caracterizado porque el equipo de filtrado de RRC (7) sobreexpolora los datos a enviar emitidos por el equipo de aleatorización (6) durante la formación de impulsos con un determinado factor de sobreexploración (M).

14. Dispositivo según una de las reivindicaciones 10-13,

caracterizado porque los elementos (7-9) para la compensación de deriva de DC y/o de amplitud, incluyen un equipo de compensación de deriva de DC y de amplitud (9), que realiza la compensación de deriva de DC mediante la adición de un determinado valor de compensación de deriva de DC a los datos a enviar y realiza la compensación de amplitud mediante la multiplicación de los datos a enviar por un determinado valor de compensación de amplitud.

15. Dispositivo según una de las reivindicaciones 10-14,

caracterizado porque el equipo de codificación en expansión (4) lleva preconectado un equipo de ponderación (2), que pondera los datos a enviar mediante multiplicación por un factor de ponderación (w1...w4).

16. Dispositivo según la reivindicación 15,

caracterizado porque entre el equipo de ponderación (2) y el equipo de codificación en expansión (4) está dispuesto un equipo de sobreexploración (3), que sobreexplora los datos a enviar ponderados por el equipo de ponderación (2) con un determinado factor de exploración.

17. Dispositivo según la reivindicación 15 ó 16,

caracterizado porque al dispositivo (1) se llevan los datos a enviar de varios canales físicos (d1...d3, k1),

porque el equipo de ponderación (2) pondera separadamente los datos a enviar de cada canal físico,

porque el equipo de codificación en expansión (4) codifica los datos a enviar ponderados de cada canal físico (d1...d3, k1) separadamente con un código de expansión (c1...c4) específico de canal, y

porque entre el equipo de codificación en expansión (4) y el equipo de aleatorización (6) está dispuesto un equipo sumador de canales (5), para combinar los datos a enviar de los distintos canales físicos (d1...d3, k1) según la codificación con el código de expansión (c1...c4), para formar un ramal I y un ramal Q, siendo llevados los datos a enviar a través del ramal I y del ramal Q separadamente al equipo de aleatorización (6) y a los elementos de preparación de señales (7-9).

18. Dispositivo según la reivindicación 16 y la reivindicación 17,

caracterizado porque el factor de sobreexploración del equipo de sobreexploración (3) está elegido de tal manera que mediante la subsiguiente codificación del equipo de codificación en expansión (4) puede lograrse la máxima velocidad de chips.

19. Dispositivo según una de las reivindicaciones 10-18,

caracterizado porque el dispositivo (1) está unido mediante una unidad de interfaz (14) con un bus de datos (24), a través del que un equipo procesador (10) transmite datos de control para controlar el funcionamiento del dispositivo (1).

20. Dispositivo según la reivindicación 19,

caracterizado porque la unidad de interfaz (14) con el dispositivo (1) presenta elementos de memoria (17, 19, 21, 22, 25, 26, 29-31) unidos para memorizar los datos de control transmitidos por el equipo procesador (10).

21. Dispositivo según la reivindicación 19 ó 20,

caracterizado porque el dispositivo (1) y la unidad de interfaz (14) están configurados en hardware, y

porque el equipo procesador (10) está configurado en firmware.