ES2238053T3 - Matriz pasiva no volatil y metodo para la lectura de la misma. - Google Patents
Matriz pasiva no volatil y metodo para la lectura de la misma.Info
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Abstract
Dispositivo (10) que constituye una memoria de matriz pasiva no volátil y comprende un material de memoria dieléctrico eléctricamente polarizable (12) que presenta histéresis, y en particular un material ferroeléctrico, estando dicho material de memoria (12) previsto de forma tal que está intercalado en una capa entre un primer conjunto y un segundo conjunto (14; 15) de respectivos electrodos de direccionamiento paralelos, constituyendo los electrodos del primer conjunto (14) líneas de palabra (WL1, ...m) del dispositivo que constituye una memoria y estando dichos electrodos del primer conjunto previstos de forma tal que guardan una relación prácticamente de ortogonalidad con los electrodos del segundo conjunto (15), constituyendo éstos últimos las líneas de bit (BL1, ...n) del dispositivo que constituye una memoria, estando una celda de memoria (13) con una estructura del tipo de la de un condensador definida en el material de memoria (12) en los cruces entre las líneas de palabra y las líneas de bit, constituyendo las celdas de memoria (13) del dispositivo que constituye una memoria los elementos de una matriz pasiva (11), pudiendo ser cada celda de memoria (13) direccionada selectivamente para una operación de grabación/lectura a través de una línea de palabra (WL) y de una línea de bit (BL), teniendo lugar una operación de grabación en una celda de memoria (13) a base de establecer un deseado estado de polarización en la celda por medio de un voltaje que es aplicado a la celda a través de la respectiva línea de palabra (WL) y de la respectiva línea de bit (BL) que definen la celda, estableciendo dicho voltaje aplicado un determinado estado de polarización en la celda de memoria (13) o siendo dicho voltaje aplicado capaz de conmutar entre los estados de polarización de la misma, y teniendo lugar una operación de lectura a base de aplicar un voltaje mayor que el voltaje coercitivo (Vc) a la celda de memoria (13) y de detectar al menos un parámetro eléctrico de una corrientede salida en las líneas de bit (BL).
Description
Matriz pasiva no volátil y método para la lectura
de la misma.
La presente invención se refiere a un dispositivo
que constituye una memoria de matriz pasiva no volátil y comprende
un material de memoria dieléctrico eléctricamente polarizable que
presenta histéresis, y en particular un material ferromagnético,
estando dicho material de memoria previsto de forma tal que está
intercalado en una capa entre un primer conjunto y un segundo
conjunto de respectivos electrodos paralelos de direccionamiento,
constituyendo los electrodos del primer conjunto líneas de palabra
del dispositivo de memoria y estando dichos electrodos del primer
conjunto previstos de forma tal que guardan una relación
prácticamente de ortogonalidad con los electrodos del segundo
conjunto, constituyendo éstos últimos líneas de bit del dispositivo
que constituye una memoria, estando definida en el material de
memoria en los cruces entre las líneas de palabra y las líneas de
bit una celda de memoria con una estructura del tipo de un
condensador, constituyendo las celdas de memoria del dispositivo que
constituye la memoria los elementos de una matriz pasiva, pudiendo
ser cada celda de memoria direccionada selectivamente para una
operación de grabación/lectura a través de una línea de palabra y de
una línea de bit, teniendo lugar una operación de grabación en una
memoria a base de establecer un deseado estado de polarización en la
celda por medio de un voltaje que es aplicado a la celda a través de
la respectiva línea de palabra y de la respectiva línea de bit que
definen la celda, estableciendo dicho voltaje aplicado un
determinado estado de polarización en la celda de memoria o siendo
dicho voltaje aplicado capaz de conmutar entre los estados de
polarización de la misma, y teniendo lugar una operación de lectura
a base de aplicar a la celda de memoria un voltaje de conmutación
V_{s} que es mayor que el voltaje coercitivo V_{c} y detectando
al menos un parámetro eléctrico de una corriente de salida en las
líneas de bit.
La invención se refiere además a un método según
la adjunta reivindicación independiente que se refiere al
método.
La invención se refiere también al uso de un
dispositivo que constituye una memoria de matriz pasiva no volátil
en un aparato de almacenamiento de datos volumétrico.
Los circuitos integrados ferroeléctricos tienen
propiedades revolucionarias en comparación con la tecnología
convencional. Las aplicaciones incluyen los dispositivos de
almacenamiento de información no volátil, y en particular las
memorias de matriz que tienen ventajas tales como las de una alta
velocidad, una durabilidad virtualmente ilimitada y una alta
velocidad de grabación, que son propiedades con las que tan sólo se
sueña últimamente.
Las memorias de matriz ferroeléctrica pueden
dividirse en dos tipos, que son un tipo que contiene elementos
activos enlazados a las celdas de memoria y un tipo que no tiene
elementos activos. Se describen a continuación estos dos tipos.
Una memoria de matriz ferroeléctrica que tiene
las celdas de memoria en forma de condensadores ferroeléctricos sin
elementos de acceso activos tales como un transistor de acceso
comprende una delgada película ferroeléctrica con un conjunto de
electrodos conductores paralelos ("líneas de palabra")
depositados sobre una cara y un conjunto en esencia ortogonal de
electrodos conductores ("líneas de bit") depositados sobre la
otra cara, siendo dicha configuración denominada de aquí en adelante
"memoria de matriz pasiva". En la memoria de matriz pasiva
están formadas celdas de memoria ferroeléctrica en los puntos de
cruce de los electrodos enfrentados creando una matriz de memoria
que comprende celdas de memoria a las que puede accederse de manera
individual eléctricamente mediante una excitación selectiva de los
apropiados electrodos desde el borde de la matriz.
Otra manera de obtener una memoria de matriz es
la consistente en modificar cada celda de memoria ferroeléctrica
incluyendo un elemento activo, o sea típicamente un transistor de
acceso en serie con el condensador ferroeléctrico. El transistor de
acceso controla el acceso al condensador y bloquea las indeseadas
señales perturbadoras procedentes por ejemplo de celdas de memoria
contiguas. La celda de memoria puede típicamente incluir un
condensador ferroeléctrico y un transistor de efecto de campo
metal-óxido-semiconductor de canal n (designado de
aquí en adelante de manera genéricamente abreviada con las siglas
"MOSFET" sin indicar si es del tipo n o del tipo p en aras de
la sencillez) que tiene su puerta conectada a una línea de palabra.
Una zona de la fuente/drenador del MOSFET es conectada a una línea
de bit. Un electrodo del condensador ferroeléctrico es conectado a
la zona de la fuente/drenador del MOSFET, y el otro electrodo del
condensador es conectado a una línea llamada "línea de
control". Éste es el concepto convencional de la actualidad, y se
prevé a menudo en forma de celdas de memoria de un transistor y un
condensador (1T-1C). Son también perfectamente
conocidos otros conceptos, incluyendo los de dos o más transistores.
Sin embargo, todos estos conceptos incrementan el número de
transistores en comparación con la memoria de matriz pasiva, lo cual
implica una serie de inconvenientes tales como una disminución del
número de celdas de memoria dentro de un área determinada, con una
mayor complejidad y un alto consumo de corriente. Se llama de aquí
en adelante en la presente a estos tipos de dispositivos memorias de
matriz "activa" debido al elemento "activo", o sea al
transistor que está presente en cada celda de memoria.
La presente invención se refiere sin embargo tan
sólo a las memorias de matriz pasiva sin elementos activos tales
como diodos o transistores localmente asociados a la celda de
memoria.
Las operaciones de lectura y grabación en las
memorias de matriz pasiva pueden ser llevadas a cabo por medio de un
direccionamiento llamado "direccionamiento de palabra parcial",
con el cual es leída o grabada tan sólo una parte, que es
típicamente una de las celdas de memoria en una determinada línea de
palabra. Para llevar a cabo una operación de lectura o grabación
parcial de este tipo, las celdas no direccionadas en las líneas de
palabra o líneas de bit no activadas son polarizadas con voltaje
según un protocolo llamado "protocolo de pulsación" a fin de
evitar la conmutación parcial de las celdas no direccionadas. La
elección del protocolo de pulsación depende de una serie de
factores, y en la bibliografía se han propuesto distintos sistemas
para aplicaciones que suponen materiales de memoria ferroeléctricos
que presentan histéresis. Esto está descrito, por ejemplo en la
solicitud de patente noruega copendiente Nº 20003508 del presente
solicitante presentada el 7 de julio de 2000. Esta solicitud
describe un protocolo para una memoria de matriz pasiva. Por otro
lado, normalmente la polarización de las células no direccionadas
ocasiona voltajes perturbadores, lo cual puede redundar en una
pérdida de contenido de la memoria o puede dar lugar a corrientes de
fuga y otras corrientes parásitas a las que aquí se llama
"corrientes vagabundas", que pueden enmascarar la corriente de
una celda de memoria direccionada durante una operación de lectura,
y con ello enmascarar el contenido de los datos durante la lectura.
En dependencia del tipo de dispositivo de que se trate, pueden
definirse distintos criterios para evitar o al menos reducir la
perturbación de las celdas de memoria no direccionadas, tales como
métodos para la anulación de las corrientes vagabundas. Otra manera
es la consistente en reducir la sensibilidad de cada celda de la
matriz a las perturbaciones ocasionadas por las pequeñas señales, lo
cual puede lograrse mediante celdas que presenten una respuesta de
corriente-voltaje no lineal, incorporando p. ej. un
establecimiento de umbral, una rectificación y/o varias formas de
histéresis.
A fin de mejorar el rendimiento de los
dispositivos que constituyen memorias ferroeléctricas tanto activas
como pasivas, la matriz de memoria puede ser dividida internamente,
o sea "segmentada", en bloques menores llamados
"segmentos", por ejemplo para reducir las demandas de energía
eléctrica. Esta segmentación es normalmente transparente para el
usuario. Otra de las razones para que se efectúe esta segmentación
es la que radica en el problema que presentan los condensadores
ferroeléctricos al padecer de lo que se llama "fatiga", lo cual
significa que después de haber sido un condensador ferroeléctrico
conmutado un gran número de veces, o sea digamos varios millones de
veces, el mismo no puede mantener una polarización remanente, y por
consiguiente deja de funcionar. Una solución a este problema
específico puede ser la consistente en prever menores segmentos de
matriz para así evitar que sea conmutada toda una fila de
condensadores. Esto está descrito por ejemplo en el documento
US-A-5 567 636. Otro documento que
describe una matriz de memoria segmentada es el de Gary F.
Derbenwick & et al., "Non-volatile
Ferroelectric Memory for Space Applications", Celis Semiconductor
Corporation, Colorado Springs. Este documento describe una matriz de
memoria segmentada que es capaz de reducir las demandas de energía
eléctrica en una matriz activa usando una arquitectura de celdas de
memoria de un transistor y un condensador (1T, 1C).
Pueden encontrarse en la bibliografía de hace
40-50 años ejemplos de memorias de matriz pasiva que
emplean material de memoria ferroeléctrico. Por ejemplo, W.J. Merz y
J.R. Anderson describieron una memoria basada en titanato de bario
en 1955 (W.J. Merz y J.R. Anderson, "Ferroelectric storage
devices", Bell. Lab. Record 1, pp. 335-342
(1955)), y poco después fueron descritos por otros trabajos
similares (véanse, p. ej. C.F. Pulvari "Ferroelectrics and their
memory applications", IRE Transactions CP-3, pp.
3-11 (1956), y D.S. Campbell, "Barium titanate and
its use as a memory store", J. Brit. IRE 17 (7), pp.
385-395 (1957)). En el IBM Technical Disclosure
Bulletin, Vol. 37, Nº 11, noviembre 1994, puede encontrarse otro
ejemplo de una memoria de matriz pasiva. Sin embargo, ninguno de
estos documentos describe una solución al problema de las celdas no
direccionadas que se ven perturbadas.
Otra solución para remediar el problema sería la
de modificar el material ferroeléctrico a fin de crear un ciclo de
histéresis de tipo cuadrático. Sin embargo, tampoco esto ha sido aún
descrito más en detalle.
En consecuencia, hay necesidad de una memoria de
matriz pasiva que carezca de los susodichos atributos negativos
tales como el de las celdas no direccionadas que se ven
perturbadas.
A la luz de lo expuesto anteriormente, un objeto
de la invención es el de aportar un dispositivo que constituya una
memoria de matriz pasiva y resuelva el problema de las celdas de
memoria no direccionadas que se ven perturbadas. Otro objeto de la
invención es el de aportar un dispositivo que constituya una memoria
de matriz pasiva y minimice la influencia de las señales
acumulativas procedentes de las celdas no direccionadas durante la
lectura de los datos almacenados. Finalmente, es también un objeto
de la invención el de aportar un método de lectura en un dispositivo
que constituye una memoria de matriz pasiva, siendo dicho método
compatible con los susodichos objetos.
Los susodichos objetos así como adicionales
ventajas y características son realizados con un dispositivo que
constituye una matriz de memoria pasiva no volátil según la
invención, estando dicho dispositivo caracterizado por el hecho de
que las líneas de palabra están divididas en una serie de segmentos,
comprendiendo cada segmento y estando cada segmento definido por una
pluralidad de líneas de bit contiguas en la matriz, y de que están
previstos medios para conectar cada línea de bit asignada a un
segmento con unos correspondientes medios detectores, permitiendo
así la conexión simultánea de todas las celdas de memoria asignadas
a una línea de palabra en un segmento para lectura a través de las
correspondientes líneas de bit del segmento, estando cada uno de los
medios detectores adaptado para detectar el flujo de carga en la
línea de bit conectada con el mismo a fin de determinar un valor
lógico almacenado en la celda de memoria definida por la línea de
bit.
En una primera realización ventajosa del
dispositivo que constituye una memoria según la invención, los
medios para la conexión simultánea de cada línea de bit de un
segmento con los correspondientes medios detectores durante el
direccionamiento son multiplexores. En ese caso, el número de
multiplexores puede corresponder al mayor número de líneas de bit
que definen un segmento, estando cada línea de bit de un segmento
conectada con un multiplexor específico. Se prefiere entonces que la
salida de cada multiplexor esté conectada con unos solos medios
detectores, y en particular los solos medios detectores pueden ser
entonces un amplificador sensible.
En una segunda realización ventajosa del
dispositivo que constituye una memoria según la invención, los
medios para la conexión simultánea de cada línea de bit de un
segmento a unos correspondientes medios detectores durante el
direccionamiento son unos medios que constituyen una puerta. En ese
caso todas las líneas de bit de un segmento pueden ser conectadas
con unos específicos medios que constituyen una puerta, teniendo los
medios que constituyen cada puerta un número de salidas que
corresponde al número de líneas de bit del respectivo segmento, y
estando cada salida de los medios que constituyen cada puerta
conectada con una específica línea de enlace común de un enlace
común de datos de salida, correspondiendo así el número de líneas de
enlace común al mayor número de líneas de bit de un segmento, y
estando cada línea enlace común conectada con unos solos medios
detectores.
Preferiblemente, los medios que constituyen
puertas comprenden entonces puertas de paso, y preferiblemente los
medios detectores son un amplificador sensible.
Los susodichos objetos y otras ventajas y
características son también realizados con un método de lectura para
un dispositivo que constituye una memoria según la invención,
estando el método caracterizado por los pasos de dividir las líneas
de palabra en una serie de segmentos, comprendiendo cada segmento y
estando cada segmento definido por una serie de líneas de bit
adyacentes en la matriz, conectar cada línea de bit dentro de un
segmento de línea de palabra con unos correspondientes medios
detectores, activar según el protocolo una línea de palabra de un
segmento cada vez poniendo el potencial de dicha línea de palabra
del segmento al voltaje de conmutación V_{s} durante al menos una
parte del ciclo de lectura, mientras se mantienen todas las líneas
de bit del segmento al potencial cero, y determinar el valor lógico
almacenado en las celdas de memoria individuales detectadas por los
medios detectores durante el ciclo de lectura.
En una realización ventajosa del método de
lectura según la invención, cuando ninguna celda de memoria es
objeto de lectura o grabación todas las líneas de palabra y las
líneas de bit son mantenidas a un voltaje quiescente de
aproximadamente 1/3 del voltaje de conmutación V_{s}, es activada
una línea de palabra cada vez según el protocolo poniendo el
potencial de dicha línea de palabra del segmento al voltaje de
conmutación V_{s} durante al menos una parte del ciclo de lectura,
mientras todas las líneas de bit del segmento son mantenidas a
potencial cero, y es determinado el valor lógico almacenado en las
celdas de memoria individuales detectadas por los medios detectores
durante el ciclo de lectura.
Finalmente, los susodichos objetos y otras
características y ventajas son también alcanzados según la invención
con el uso del dispositivo inventivo que constituye una memoria
pasiva no volátil y del método inventivo para la lectura en un
aparato de almacenamiento de datos volumétrico con una pluralidad de
capas apiladas, comprendiendo cada capa uno de los dispositivos que
constituyen memorias de matriz pasiva no volátiles.
Se describe a continuación más ampliamente la
invención a base de exposiciones de sus antecedentes generales y de
las realizaciones preferidas que se presentan de aquí en adelante,
leídas en conjunción con las adjuntas figuras de los dibujos, en las
cuales:
La fig. 1 muestra un dibujo de principio de una
curva de histéresis para un material de memoria ferroeléctrico;
la fig. 2 es una representación esquemática de
una parte de una matriz de memoria pasiva con líneas de electrodos
que se entrecruzan y en la que las celdas de memoria comprenden un
material ferroeléctrico situado entre estos electrodos allí donde
los mismos están superpuestos;
la fig. 3 es una vista ampliada en sección
practicada por la línea A-A de la fig. 2;
la fig. 4 es un diagrama de bloques funcional que
ilustra la lectura de palabra completa en una memoria de matriz
ferroeléctrica;
la fig. 5 es un diagrama de bloques funcional que
ilustra una memoria de matriz pasiva según una realización preferida
de la invención y con líneas de palabra segmentadas;
la fig. 6 es diagrama de bloques funcional que
ilustra una memoria de matriz pasiva según una realización preferida
de la invención y con líneas de palabra segmentadas;
la fig. 7a es un sencillo diagrama de
temporización de lectura de palabra completa con un siguiente ciclo
de grabación/refresco previsto para direccionar una línea de palabra
de un segmento de la matriz de memoria en "lectura de palabra
completa";
la fig. 7b es una variante del diagrama de
temporización de la fig. 7a; y
la fig. 8 es la misma realización como la de la
fig. 5, pero con segmentación eléctrica de las líneas de
palabra;
la fig. 9 es una realización como la de la fig.
6, pero con segmentación eléctrica de las líneas de palabra; y
la fig. 10 muestra esquemáticamente cómo la
matriz de memoria de la fig. 5 o 6 puede ser implementada en un
dispositivo que constituye una memoria volumétrica.
Antes de dar una descripción detallada de las
realizaciones preferidas, se expondrán los antecedentes generales de
la presente invención a fin de facilitar una mejor comprensión de
cómo funciona una memoria de matriz pasiva, o incluso una sola celda
de memoria en una memoria de este tipo. A este respecto se hace
referencia a la fig. 1, que muestra un típico ciclo llamado "ciclo
de histéresis" de un material ferroeléctrico, pudiendo estar la
polarización P del material ferroeléctrico referida al campo
eléctrico E y/o registrada gráficamente con referencia a una
diferencia de potencial V. El valor de la polarización recorrerá el
ciclo en la dirección indicada. Un material ferroeléctrico con un
ciclo de histéresis como el ilustrado en la Fig. 1 variará su
dirección de polarización neta ("conmutación") al ser aplicado
un campo eléctrico (un voltaje V_{s}) que sobrepase un campo
eléctrico llamado campo eléctrico coercitivo E_{c} (voltaje
V_{c}). Al sobrepasar el campo eléctrico E (el voltaje V) el campo
eléctrico coercitivo E_{c} (V_{c}), la polarización P cambia
repentinamente pasando a tener un gran valor positivo +P_{r}
(suponiendo un comienzo con polarización negativa con campo
eléctrico (potencial) cero). Esta polarización positiva +P_{r} se
mantiene hasta que un campo eléctrico negativo (un voltaje -V_{s})
que sobrepase el campo eléctrico coercitivo negativo E_{c} (el
voltaje -V_{c}) cambie la polarización convirtiéndola de nuevo en
polarización negativa. De esta manera, los dispositivos que
constituyen memorias y están provistos de condensadores que
comprenden material ferroeléctrico presentarán un efecto de memoria
en ausencia de un campo eléctrico externo aplicado, haciendo que sea
posible almacenar datos no volátiles aplicando una diferencia de
potencial de una a otra parte del material ferroeléctrico, lo cual
evoca una respuesta de polarización. Análogamente, el estado de
polarización puede ser determinado. Se describen más detalladamente
a continuación el almacenamiento y la determinación de los
datos.
En dependencia de la requerida velocidad de
conmutación, etc., típicamente se selecciona para controlar el
estado de polarización del material ferroeléctrico un voltaje
nominal V_{s} que es considerablemente mayor que el voltaje
coercitivo E_{c}. El voltaje nominal V_{s} está ilustrado
genéricamente con una línea de trazos en la fig. 1, pero en modo
alguno queda limitado a este valor específico. Pueden ser aplicables
otros valores.
La fig. 2 ilustra una parte de una matriz de
memoria de m\cdotn de una memoria de matriz pasiva 10 mostrando
dos conjuntos mútuamente enfrentados de electrodos paralelos, o sea
de electrodos de línea de palabra WL y electrodos de línea de bit
BL. Los electrodos de línea de palabra y los electrodos de línea de
bit WL, BL están dispuestos perpendicularmente entre sí, con lo cual
en las zonas de intersección definen paredes laterales de
específicos elementos volumétricos de un material ferroeléctrico
aislante (que se describe más detalladamente más adelante) que a su
vez definen el volumen de celdas de memoria tipo condensador en la
matriz de memoria 11. La fig. 3 muestra una vista en sección
practicada por la línea A-A de la fig. 2. El
dieléctrico de cada "condensador" es el material ferroeléctrico
de una capa ferroeléctrica 12, definiendo el espesor del material la
altura H de los elementos de volumen que a su vez definen las celdas
de memoria 13. En aras de la sencillez, en la fig. 2 están
ilustrados tan sólo tres puntos de cruce entre los electrodos de
línea de palabra y los electrodos de línea de bit WL, BL.
Mediante la aplicación de una diferencia de
potencial V_{s} entre dos electrodos enfrentados, o sea entre la
línea de palabra WL y la línea de bit BL en una celda 13, el
material ferroeléctrico de la celda 13 es sometido a un campo
eléctrico E que evoca una respuesta de polarización que tiene una
dirección que puede ponerse y dejarse en uno de dos estados
estables, o sea en un estado de polarización positiva o negativa,
según lo que se ilustra por ejemplo en la fig. 1. Los dos estados
representan los estados binarios "1" y "0". Análogamente,
el estado de polarización de la celda 13 puede ser alterado o
deducido mediante una renovada aplicación de una diferencia de
potencial entre los dos electrodos enfrentados WL y BL que
direccionan esa celda 13, lo cual hace que la polarización
permanezca invariable tras haber sido retirada la diferencia de
potencial, o bien cambie pasando a la dirección opuesta. En el
primer caso, circulará una pequeña corriente en respuesta al voltaje
aplicado, mientras que en el segundo caso el cambio de polarización
ocasiona una gran corriente. La corriente es comparada con una
referencia que puede preverse de varias maneras (no ilustradas) para
poder decidir si está presente un "0" o un "1". Si la
lectura es una lectura destructiva, el estado de polarización en
algunas de las celdas será conmutado pasando a ser el estado
opuesto. Por ejemplo, el estado de polarización de la celda puede
ser conmutado a "0" tanto si es el estado "1" como si es
el estado "0" el que es leído. El estado inicial debe ser
grabado de nuevo en una celda de la memoria para mantener la
información en la memoria, o sea el valor de lectura. Se dará más
adelante al describir una realización preferida de la invención una
descripción más detallada de cómo funciona una memoria de matriz
pasiva.
También a fin de permitir una mejor comprensión
de la presente invención puede hacerse referencia a la fig. 4, que
ilustra otro método de lectura para memorias de matriz pasiva al que
se llama de aquí en adelante "lectura de palabra completa", con
el cual una línea de palabra activa, que aquí es la primera línea de
palabra WL_{1} que comprende una deseada celda de memoria 13, es
detectada dentro de toda su longitud de palabra, es decir en cada
una de las celdas de memoria 13 definidas por las líneas de bit
BL_{1}, ... BL_{n}. La lectura de palabra completa es de por sí
un concepto conocido que está descrito por ejemplo en el documento
US-A-6 157 578. En dicho documento,
sin embargo, la solución está dirigida a un dispositivo que
constituye una memoria de matriz activa, con el propósito de
incrementar la velocidad de transferencia de los datos que están
almacenados en un bloque relativamente grande de una matriz de
memoria. La presente invención se refiere por el contrario a las
memorias de matriz pasiva, con lo cual no son relevantes los
conocimientos del estado de la técnica, relativos a las matrices
activas tales como las descritas en el documento
US-A-6 157 578, puesto que los
dispositivos activos no tienen el problema de las celdas no
direccionadas que son perturbadas.
Es importante señalar que según el protocolo de
pulsación para lectura de palabra completa en una memoria de matriz
pasiva las líneas de palabra no usadas, o sea en este caso las
líneas de palabra WL_{2,...m}, pueden ser mantenidas al mismo
potencial o prácticamente al mismo potencial como las líneas de bit
BL_{1,...n}. En consecuencia, no hay señal perturbadora en ninguna
de las celdas no direccionadas de la matriz de memoria 10. Para
lectura de datos (detección), la línea de palabra activa, que es en
este caso la primera línea de palabra WL_{1}, es puesta a un
potencial que hace que una corriente I circule a través de las
celdas en las líneas de bit cruzadas BL_{1,...n}. La magnitud de
la corriente I depende del estado de polarización de cada celda 13 y
es determinada por medios detectores 26, de los que hay uno para
cada línea de bit BL, como se muestra en la fig. 4. Los medios
detectores pueden ser por ejemplo amplificadores sensibles.
El método de lectura de palabra completa ofrece
varias ventajas. Por ejemplo, puede elegirse un voltaje de lectura
mucho más alto que el voltaje coercitivo sin incurrir en una
conmutación parcial en celdas no direccionadas, y el método es
compatible con una gran matriz.
Se ilustran en las figs. 5-7 de
los dibujos las realizaciones preferidas de la presente invención.
Se ilustra en las mismas un diagrama de temporización acompañante
que logra una perturbación de voltaje cero de las celdas de memoria
no direccionadas mientras se aplica el voltaje de conmutación
V_{s} a todas las celdas de la línea de palabra activa WL_{1}
durante la lectura de toda las celdas en un segmento activo. Se
ilustra en la fig. 7a un diagrama de temporización preferido, y se
ilustra en la fig. 7b un diagrama de temporización alternativo.
Haciendo referencia a la fig. 5, que ilustra una
realización preferida de la memoria de matriz pasiva según la
presente invención, la matriz propiamente dicha está realizada como
una matriz de m\cdotn formada por m líneas de palabra
WL_{1,...m} y n líneas de bit BL_{1,...n}. Las líneas de palabra
están divididas en q segmentos S, estando cada segmento S definido
por un número k de líneas de bit adyacentes BL en las BL de la
matriz. Preferiblemente, k es el mismo para cada segmento, de forma
tal que q\cdotk = n. Para lectura la primera línea de bit en cada
segmento S puede ser ahora acoplada por un primer multiplexor
25_{1} a unos primeros medios detectores 26_{1}. La segunda
línea de bit en cada segmento será correspondientemente acoplada a
otro multiplexor 25_{2}, de forma tal que la línea k^{ésima} en
cada segmento será acoplada al último multiplexor 25_{k}. El
número de multiplexores (MUX) 25 deberá ser en otras palabras igual
al máximo número de líneas de bit BL que define un segmento.
Naturalmente, nada hay que impida que el número de líneas de bit en
cada segmento S pueda ser diferente, pero si las celdas de memoria
en las líneas de bit del segmento contienen palabras de datos de la
misma longitud, k será el mismo para todos los segmentos. Cada
multiplexor 25 está en conexión con unos medios detectores 26 para
la lectura de datos, y el número de medios detectores 26 será por
consiguiente también igual al mayor número k de líneas de bit BL que
defina un segmento. A diferencia de las memorias de matriz pasiva
convencionales que usan lectura de palabra parcial, todas las celdas
de memoria 13 en un segmento de línea de palabra n son conectadas
simultáneamente a los medios detectores 26, de forma tal que todos
los puntos de bit en un segmento de línea de palabra pueden ser
leídos en paralelo. Específicamente, los medios detectores pueden
ser amplificadores sensibles. En aras de la sencillez, en la fig. 5
están representados tan sólo los dos primeros segmentos S_{1},
S_{2} y el último segmento S_{q}, y lo mismo es válido para los
correspondientes multiplexores 25 y amplificadores sensibles 26. A
los datos que están almacenados y/o deben ser almacenados en la
matriz de memoria 11 puede accederse por medio de un correspondiente
decodificador de fila y decodificador de columna que no está
ilustrado en la fig. 5, y los datos que están almacenados en las
celdas de memoria 13 en la matriz de memoria 11 pueden ser leídos
con un protocolo de pulsación p. ej. como el expuesto en conexión
con la fig. 7a a través de los amplificadores sensibles 26 que están
conectados a las líneas de bit a través de los multiplexores 25.
Todas las líneas de bit BL que definen un segmento de línea de
palabra S son encaminadas a los multiplexores 25 y son seleccionadas
tan sólo cuando está activa una determinada línea de palabra WL en
este segmento. De esta manera, todas las líneas de bit en la línea
de palabra activa WL en el segmento S son leídas en paralelo en una
"configuración de palabra completa", y todas las líneas de bit
están distribuidas entre los amplificadores sensibles 26.
En una realización práctica, el dispositivo que
constituye una memoria pasiva puede ser por ejemplo una memoria de
16 Mbits dividida en 8 segmentos S, es decir con q = 8, y puede
comprender 256.000 líneas de palabra WL de 64 bits cada una. Serán
entonces 8 líneas de bit BL en cada segmento S, o en otras palabras
k = 8. Naturalmente, son también posibles otras arquitecturas, como
p. ej. las de 9, 16 o 32 líneas de bit en cada segmento S.
En otras realización preferida de la invención,
se usan en cada segmento S al menos 256 celdas de memoria 13. Con el
uso de multiplexores 25 de 32:1 esto forma una memoria de 8192 bits
de ancho con tan sólo 32 duplicaciones de controladores de líneas de
palabra. Naturalmente, cada línea de palabra será segmentada de
acuerdo con el número de amplificadores sensibles 26 previstos.
En la fig. 6 se ilustra una realización
alternativa del dispositivo que constituye una memoria según la
presente invención, en el que los multiplexores están sustituidos
por medios 25 que constituyen puertas. Los medios 25 que constituyen
puertas activan las líneas de bit BL de la misma manera como los
multiplexores.
Preferiblemente, los medios 25 que constituyen
puertas están realizados como puertas de paso conectadas con cada
línea de bit BL en un segmento S. Mientras que el número de
multiplexores 25 en la realización de la fig. 5 deberá ser igual al
número de líneas de bit BL en el segmento S, o sea concretamente a
k, el número de puertas de paso 25 en la realización de la fig. 6
deberá corresponder al número q de segmentos S. El número de salidas
en cada puerta de paso 25 corresponde al número de líneas de bit BL
en el respectivo segmento S. A fin de mantener la lectura paralela
de las celdas de memoria 13 de la línea de palabra activa WL en el
segmento S, se usa un amplificador sensible 26 para cada línea de
bit BL en el segmento, estando cada amplificador sensible 26
conectado a una de las líneas 27 de un enlace común de datos 28. Una
primera salida de la puerta de paso está conectada a la primera
línea 27_{1} del enlace común y la segunda está conectada a la
segunda línea 27_{2} del enlace común, etc., y el número de líneas
de enlace común 27 y de amplificadores sensibles será naturalmente
el mayor número de líneas de bit BL que define un segmento S.
Las figs. 7a y 7b representan diagramas de
temporización alternativos para un ciclo de lectura de palabra
completa.
La fig. 7a muestra un diagrama de temporización
para lectura de palabra completa con un siguiente ciclo de
grabación/lectura ("refresco", "nueva grabación") para un
segmento de línea de palabra. Este diagrama de temporización está
basado en un protocolo de voltaje de cuatro niveles. Según este
diagrama de temporización, cuando ninguna celda de la matriz es
objeto de lectura o grabación todas las líneas de palabra y todas
las líneas de bit son mantenidas a un voltaje quiescente que es
igual a cero voltios. Todas las celdas de memoria tienen una
dirección que representa el cruce formado por una línea de palabra
activada WL y por cada una de todas las líneas de bit BL dentro de
este segmento que debe ser leído.
Las líneas de palabra WL inactivas y todas las
líneas de bit BL siguen las mismas curvas de potencial durante el
ciclo de lectura. Durante el ciclo de lectura la línea de palabra
que contacta las celdas a leer es puesta al voltaje de conmutación
V_{s}. En el mismo intervalo de tiempo todas las líneas de bit son
mantenidas a voltaje cero. En el diagrama de temporización ilustrado
se prevé que la aplicación del voltaje de conmutación V_{s} en el
lado de la línea de palabra de una celda y de un voltaje cero en el
lado de la línea de bit de la misma celda implica que es grabado en
la celda un "0". Según esto, en ambos diagramas de
temporización ilustrados todas las celdas que están en las líneas de
palabra activas son puestas al estado cero tras haber sido llevada a
cabo la operación de lectura. Por consiguiente, a fin de restablecer
los datos que estaban almacenados en la memoria, será necesario
grabar de nuevo un "1" tan sólo en las líneas de bit que tienen
celdas que deben contener un "1". Esto está ilustrado en ambos
ejemplos en las figuras 7a y 7b, donde un voltaje con polaridad
invertida es aplicado a la celda que debe ser grabada con "1"
durante el ciclo de lectura como se indica en el diagrama.
La fig. 7b ilustra un diagrama de temporización
alternativo basado un protocolo de voltaje de cuatro niveles. Según
esta realización, cuando ninguna celda de la matriz es sometida a
lectura o grabación todas las líneas de palabra y las líneas de bit
son mantenidas a un voltaje quiescente V_{s}/3.
Los valores exactos para todos los puntos de
temporización ilustrados como ejemplos en las figuras 7a y 7b son
dependientes de los materiales de las celdas de memoria y de los
detalles del diseño.
En las realizaciones de las figs. 5 y 6 las
líneas de palabra podrían ser en principio ininterrumpidas, es decir
que discurren sin solución de continuidad hasta los distintos
segmentos, estando los segmentos tan sólo definidos por las líneas
de bit en cuestión. El multiplexado y los protocolos para lectura y
grabación deben ser entonces adaptados a ello. Sin embargo, no
constituye una ventaja el hecho de que las líneas de palabra
devengan demasiado largas. Esto se evita con un número limitado de
segmentos y un número limitado de líneas de bit en cada segmento, p.
ej. como en el ejemplo anteriormente mencionado, en el que se usan
256.000 líneas de palabra y 8 segmentos con 8 líneas de bit en cada
segmento. Como se ha indicado, la memoria obtiene entonces una
capacidad de almacenamiento de 16 Mbits. Las líneas de palabra
continuas presentan también sin embargo otras desventajas. Si los
puntos de bit de las celdas de memoria en el segmento S se leen con
voltaje alto en la línea de palabra activa, el mismo voltaje alto
será establecido en la línea de palabra activa en todos los
segmentos, y aunque sean conectadas tan sólo las líneas de bit de
los segmentos direccionados, pueden formarse acoplamientos
capacitivos y corrientes vagabundas, y los mismos pueden influenciar
p. ej. las celdas de memoria que están en las líneas de palabra no
activas adyacentes en el segmento, lo cual es algo que puede
conducir a lecturas espurias o a la aparición de ruido. En una
realización práctica del dispositivo que constituye una memoria
según la invención será por consiguiente relevante poder también
segmentar las líneas de palabra eléctricamente de forma tal que tan
sólo la línea de palabra activa dentro del segmento direccionado sea
conectada eléctricamente al controlador, mientras que están
desconectados los correspondientes segmentos de línea de palabra en
los segmentos restantes. Esto será particularmente relevante cuando
se use el protocolo de la fig. 7 y cuando el mismo pueda tener lugar
con una realización del dispositivo que constituye una memoria tal
como el ilustrado en la fig. 8, que en principio corresponde a la de
la fig. 5. Un controlador no ilustrado de un grupo de controladores
20 es seleccionado por medio de un selector de segmentos 22, que
puede estar p. ej. realizado como enlace común selector, de forma
tal que la línea de palabra WL en el segmento S seleccionado es
activada para un ciclo de lectura o grabación. Los multiplexores 25
que son controlados por los medios 22 selectores de segmentos pueden
ser conectados con un controlador seleccionado del grupo 20 por
medio de conmutadores 24 y pueden ser controlados por medio de los
medios selectores 22 a través de una memoria de almacenamiento
temporal conmutable 21. El multiplexor 25 específico es
simultáneamente direccionado para conectar las líneas de bit BL del
segmento direccionado al amplificador sensible 26. En términos
puramente prácticos, cada línea de palabra WL de un segmento puede
ser conectada a una puerta Y, como p. ej. una puerta lógica CMOS
(CMOS = semiconductor complementario de óxido metálico) o una puerta
de paso, y el segmento puede ser direccionado desde una línea de
palabra o decodificador de dirección. Por ejemplo, se selecciona la
línea de palabra WL_{1} en el segmento S_{1} y se aplica
entonces voltaje tan sólo en esta línea de palabra dentro del
segmento S_{1}. Con lectura destructiva ahora todas las celdas de
memoria y las líneas de palabra WL_{1} en el segmento S_{1}
serán puestas al estado cero, mientras que el multiplexor 25 conecta
todas las líneas de bit del segmento S_{1} a los respectivos
amplificadores sensibles 26_{1} ... 26_{k}. Todas las celdas que
están en la línea de palabra activada pueden ser por consiguiente
leídas, es decir que se obtiene una lectura de palabra completa si
la línea de palabra del segmento está definida para contener una
palabra de datos. Mientras es entonces detectado el estado de todas
las celdas de la línea de palabra WL_{1} seleccionada, las
restantes líneas de palabra WL_{2} ... WL_{m} y líneas de bit
BL_{1}-BL_{k} son mantenidas a un voltaje
quiescente cercano a los puntos de polarización de los
amplificadores sensibles 26, y en principio no serán aportadas
perturbaciones por las restantes celdas del segmento. Tampoco en las
celdas de la línea de bit habrá voltaje de polarización alguno que
pudiese generar señales perturbadoras que serían aportadas a la
entrada de los amplificadores sensibles 26. La salida de datos del
amplificador sensible 26 es llevada a un enlace común de datos de
dos vías 23 mientras una lógica de grabación 29 es conectada en
paralelo a la salida de los multiplexores para la grabación de datos
en los puntos de bit de las celdas en una línea de palabra activa en
el segmento, siendo las líneas de palabra en los segmentos
seleccionadas de maneras correspondientes por medio de los medios
selectores 22 como en caso de lectura. Preferiblemente están
previstas memorias intermedias 21 en las salidas conmutables de los
medios selectores 22, y éstos últimos conectan los controladores y
multiplexores 25 a través de una serie de conmutadores de línea 24
controlados por los medios selectores 22.
La fig. 9 muestra una realización que es
funcionalmente equivalente a la de la fig. 8 pero que adicionalmente
corresponde a la realización de la fig. 6, en la que los
multiplexores han sido sustituidos por medios de paso 25. Los medios
de paso 25 pueden en cada caso comprender p. ej. transistores de
conmutación 25a que funcionan como puertas de paso, de las que habrá
una para cada línea, de forma tal que habrá un total de k
transistores de conmutación 25a en unos medios de paso 25. Al igual
como en el caso de la realización de la fig. 8, están previstos
grupos de controladores 20, uno para cada segmento, mientras que los
medios selectores 22 están ahora sustituidos por un selector 22a de
grupo de controladores. El direccionamiento de las distintas líneas
de palabra WL tiene lugar a través de la salida de un enlace común
30 de direcciones de líneas de palabra bajo el control del selector
de grupo 22a. En la lectura las líneas de bit 25a son conectadas a
la línea enlace común 27 del enlace común de datos 28 y la salida de
datos del amplificador sensible es conectada con un enlace común de
datos de dos vías 23. En consecuencia y como en la fig. 8, la lógica
de grabación 29 está prevista en paralelo con los amplificadores
sensibles 26, y cuando tiene lugar la grabación el segmento de línea
de palabra es seleccionado por medio de los selectores de grupo 22a
y con direccionamiento a través del enlace común 30 de direcciones
de las líneas de palabra.
Básicamente, los dispositivos y medios necesarios
para la selección, la decodificación y el direccionamiento, al igual
como la lógica de temporización no ilustrada, son perfectamente
conocidos en la técnica y comúnmente empleados en las memorias de
matriz direccionable tanto si las mismas son activas como si son
pasivas, y por consiguiente no se tratará más detalladamente acerca
de los mismos en la presente.
El número de niveles de voltaje y los propios
niveles de voltaje en el protocolo de pulsación pueden ser
seleccionados arbitrariamente siempre que se satisfagan las
exigencias para llevar a cabo la lectura de palabra completa.
Además, puede asimismo invertirse la polaridad de los voltajes según
los protocolos ilustrados.
En una tecnología de circuitos aplicada en la
práctica para la realización del dispositivo que constituye una
memoria según la presente invención, la matriz de memoria puede
preverse sobre un sustrato y los controladores de línea de palabra
pueden ser integrados en el mismo, de forma tal que no aumente el
área total del dispositivo.
Las líneas de palabra segmentadas podrían ser
asimismo implementadas en planos de memoria apilados, con las líneas
de bit BL conectadas verticalmente a los multiplexores o medios 25
que constituyen puertas. Esto está ilustrado en la fig. 10, que
muestra esquemáticamente y en sección una realización en la que
están apilados dispositivos 10 que constituyen memorias según la
invención. Esto realiza un aparato de almacenamiento de datos
volumétrico en el que cada capa o plano de memoria P comprende un
dispositivo 10 que constituye una memoria. A base de prever los
dispositivos que constituyen memorias de forma tal que queden
alternados, las respectivas líneas de palabra y líneas de bit pueden
ser conectadas por vías a las que se llama vías alternadas, es decir
a través de conexiones horizontales y verticales alternadas "por
en torno al borde" con la circuitería de excitación y control en
el sustrato 14. El sustrato 14 puede ser inorgánico, es decir que
puede estar hecho a base de silicio, y por consiguiente la
circuitería puede ser implementada p. ej. en una tecnología CMOS
compatible. La figura 10 muestra tan sólo dos planos de memoria
P_{1}, P_{2} (obsérvese que está ilustrado tan sólo un número
limitado de líneas de bit), pero en la práctica el aparato de
almacenamiento de datos volumétrico puede comprender un número muy
grande de planos de memoria, que puede ser desde 8 hasta bastante
más de 100 o más, siendo así realizada una memoria que tendrá una
muy alta capacidad y densidad de almacenamiento, puesto que cada
plano de memoria tendrá un espesor de tan sólo aproximadamente 1
\mum o incluso menos.
Las ventajas del dispositivo que constituye una
memoria de matriz pasiva como se ha descrito anteriormente incluyen
la sencillez de fabricación y la alta densidad de celdas. Son
adicionales ventajas las siguientes:
a) Si las líneas de palabra están segmentadas
eléctricamente, durante el ciclo de lectura las celdas de memoria no
direccionadas estarán sometidas a un potencial de cero voltios (o a
un pequeño potencial), dado que se usa el protocolo según la fig.
7a. Esto reducirá el número de señales perturbadoras que podrían
redundar en pérdida de contenido de memoria, y eliminará asimismo
todas las perturbaciones que durante una operación de lectura dan
lugar a corrientes vagabundas.
b) La velocidad de transferencia de datos será la
velocidad máxima permitida por el número de líneas de bit dentro de
un segmento.
c) El voltaje de lectura V_{s} puede ser
elegido de forma tal que sea mucho más alto que el voltaje
coercitivo sin incurrir en conmutación parcial en celdas no
direccionadas. Esto permite usar velocidades de conmutación cercanas
a la más alta velocidad posible del material polarizable en las
celdas.
d) El método de lectura es compatible con grandes
matrices.
Adicionalmente, el dispositivo que constituye una
memoria según la invención puede ser realizado con un número
reducido de amplificadores sensibles, lo cual constituye una ventaja
cuando la memoria es grande y también con respecto al consumo de
energía de los amplificadores sensibles. Éste puede ser alto, pero
puede ser también reducido hasta cierto punto mediante un apropiado
manejo de la energía eléctrica por parte de la circuitería de
control y direccionamiento. Además, una reducción del número de
amplificadores sensibles implica que el espacio físico dedicado a
los medios detectores puede ser compensado para lograr una
optimización global del área en el dispositivo que constituye la
memoria. Finalmente, la segmentación de las líneas de palabra
implica que los errores durante la lectura o el direccionamiento se
encontrarán en una sola palabra en caso de fallo de una sola línea
de palabra.
Claims (12)
1. Dispositivo (10) que constituye una memoria de
matriz pasiva no volátil y comprende un material de memoria
dieléctrico eléctricamente polarizable (12) que presenta histéresis,
y en particular un material ferroeléctrico, estando dicho material
de memoria (12) previsto de forma tal que está intercalado en una
capa entre un primer conjunto y un segundo conjunto (14; 15) de
respectivos electrodos de direccionamiento paralelos, constituyendo
los electrodos del primer conjunto (14) líneas de palabra
(WL_{1,...m}) del dispositivo que constituye una memoria y estando
dichos electrodos del primer conjunto previstos de forma tal que
guardan una relación prácticamente de ortogonalidad con los
electrodos del segundo conjunto (15), constituyendo éstos últimos
las líneas de bit (BL_{1,...n}) del dispositivo que constituye una
memoria, estando una celda de memoria (13) con una estructura del
tipo de la de un condensador definida en el material de memoria (12)
en los cruces entre las líneas de palabra y las líneas de bit,
constituyendo las celdas de memoria (13) del dispositivo que
constituye una memoria los elementos de una matriz pasiva (11),
pudiendo ser cada celda de memoria (13) direccionada selectivamente
para una operación de grabación/lectura a través de una línea de
palabra (WL) y de una línea de bit (BL), teniendo lugar una
operación de grabación en una celda de memoria (13) a base de
establecer un deseado estado de polarización en la celda por medio
de un voltaje que es aplicado a la celda a través de la respectiva
línea de palabra (WL) y de la respectiva línea de bit (BL) que
definen la celda, estableciendo dicho voltaje aplicado un
determinado estado de polarización en la celda de memoria (13) o
siendo dicho voltaje aplicado capaz de conmutar entre los estados de
polarización de la misma, y teniendo lugar una operación de lectura
a base de aplicar un voltaje mayor que el voltaje coercitivo
(V_{c}) a la celda de memoria (13) y de detectar al menos un
parámetro eléctrico de una corriente de salida en las líneas de bit
(BL); estando dicho dispositivo caracterizado por el hecho de
que las líneas de palabra (WL) están divididas en una serie de
segmentos (S_{1,...q}), comprendiendo cada segmento y estando cada
segmento definido por una pluralidad de líneas de bit contiguas (BL)
en la matriz (11), y de que están previstos medios (25) para
conectar cada línea de bit (BL) asignada a un segmento (S) con unos
correspondientes medios detectores (26), permitiendo así la conexión
simultánea de todas las celdas de memoria (13) asignadas a una línea
de palabra (WL) en un segmento (S) para lectura a través de las
correspondientes líneas de bit (BL) del segmento (S), estando los
medios que constituyen cada detector (26) adaptados para detectar el
flujo de carga en la línea de bit (BL) conectada con los mismos a
fin de determinar un valor lógico almacenado en la celda de memoria
(13) definida por la línea de bit.
2. Dispositivo (10) que constituye una memoria de
matriz pasiva no volátil según la reivindicación 1,
caracterizado por el hecho de que dichos medios (25) para la
conexión simultánea de cada línea de bit (BL) de un segmento (S) con
los correspondientes medios detectores (26) durante el
direccionamiento son multiplexores.
3. Dispositivo (10) que constituye una memoria de
matriz pasiva no volátil según la reivindicación 2,
caracterizado por el hecho de que el número de multiplexores
(25) corresponde al mayor número de líneas de bit (BL) que definen
un segmento (S), estando cada línea de bit de un segmento conectada
con un multiplexor específico.
4. Dispositivo (10) que constituye una memoria de
matriz pasiva no volátil según la reivindicación 3,
caracterizado por el hecho de que la salida de cada
multiplexor (25) está en conexión con unos solos medios detectores
(26).
5. Dispositivo que constituye una memoria de
matriz pasiva no volátil según la reivindicación 4,
caracterizado por el hecho de que los solos medios detectores
(26) son un amplificador sensible.
6. Dispositivo que constituye una memoria de
matriz pasiva no volátil según la reivindicación 1,
caracterizado por el hecho de que dichos medios (25) para la
conexión simultánea de cada línea de bit (BL) de un segmento (S) a
unos correspondientes medios detectores (26) durante el
direccionamiento son unos medios que constituyen una puerta.
7. Dispositivo que constituye una memoria de
matriz pasiva no volátil según la reivindicación 6,
caracterizado por el hecho de que todas las líneas de bit
(BL_{1,...n}) de un segmento (S) están conectadas con unos
específicos medios que constituyen una puerta, teniendo los medios
que constituyen cada puerta un número de salidas que corresponde al
número de líneas de bit (BL) del respectivo segmento (S), de que
cada salida de los medios (25) que constituyen cada puerta está
conectada con una específica línea de enlace común (27) de un enlace
común de datos de salida (28), correspondiendo por consiguiente el
número de líneas de enlace común (27) al mayor número de líneas de
bit (BL) de un segmento (S), y de que cada línea de enlace común
(27) está conectada con unos solos medios detectores (26).
8. Dispositivo que constituye una memoria de
matriz pasiva no volátil según la reivindicación 6,
caracterizado por el hecho de que los medios (25) que
constituyen puertas comprenden puertas de paso.
9. Dispositivo que constituye una memoria de
matriz pasiva no volátil según la reivindicación 6,
caracterizado por el hecho de que los medios detectores (26)
son un amplificador sensible.
10. Método de lectura de un dispositivo (10) que
constituye una memoria de matriz pasiva no volátil y comprende un
material de memoria dieléctrico eléctricamente polarizable (12) que
presenta histéresis, y en particular un material ferroeléctrico,
estando dicho material de memoria (12) previsto de forma tal que
está intercalado en una capa entre un primer conjunto y un segundo
conjunto (14; 15) de respectivos electrodos de direccionamiento
paralelos, constituyendo los electrodos del primer conjunto (14)
líneas de palabra (WL) del dispositivo (10) que constituye una
memoria y estando dichos electrodos del primer conjunto previstos de
forma tal que guardan una relación prácticamente de ortogonalidad
con los electrodos del segundo conjunto (15), constituyendo éstos
últimos las líneas de bit (BL_{1,...n}) del dispositivo (10) que
constituye una memoria, estando una celda de memoria (13) con una
estructura del tipo de la de un condensador definida en el material
de memoria (12) en los cruces entre las líneas de palabra (WL) y las
líneas de bit (BL), constituyendo las celdas de memoria (13) del
dispositivo (10) que constituye una memoria los elementos de una
matriz pasiva (11), pudiendo ser cada celda de memoria (13)
direccionada selectivamente para una operación de grabación/lectura
a través de una línea de palabra (WL) y de una línea de bit (BL),
teniendo lugar una operación de grabación en una celda de memoria
(13) a base de establecer un deseado estado de polarización en la
celda por medio de un voltaje que es aplicado a la celda a través de
la respectiva línea de palabra (WL) y de la respectiva línea de bit
(BL) que definen la celda, estableciendo dicho voltaje aplicado un
determinado estado de polarización en la celda o siendo dicho
voltaje aplicado capaz de conmutar la celda entre los estados de
polarización de la misma, teniendo lugar una operación de lectura a
base de aplicar un voltaje mayor que el voltaje coercitivo (V_{c})
a la celda de memoria (13) y de detectar al menos un parámetro
eléctrico de una corriente de salida en las líneas de bit (BL);
comprendiendo el método los pasos de:
controlar los potenciales eléctricos en todas las
líneas de palabra (WL) y las líneas de bit (BL) de manera coordinada
en el tiempo según un protocolo que comprende secuencias de
temporización eléctrica para todas las líneas de palabra y las
líneas de bit;
disponer dicho protocolo para comprender un ciclo
de lectura; y
hacer durante el ciclo de lectura que los medios
detectores detecten las cargas que circulan en las líneas de
bit;
estando el método caracterizado por los
pasos de:
dividir las líneas de palabra (WL) en una serie
de segmentos (S_{1}, ... S_{q}), comprendiendo cada segmento y
estando cada segmento definido por una serie de líneas de bit
adyacentes (BL) en la matriz (11);
conectar cada línea de bit (BL) dentro de un
segmento (S) de línea de palabra con unos correspondientes medios
detectores (26);
activar según el protocolo una línea de palabra
(WL) de un segmento (S) cada vez poniendo el potencial de dicha
línea de palabra (WL) del segmento (S) al voltaje de conmutación
V_{s} durante al menos una parte del ciclo de lectura, mientras se
mantienen todas las líneas de bit del segmento (S) al potencial
cero; y
determinar el valor lógico almacenado en las
celdas de memoria individuales (13) detectadas por los medios
detectores (26) durante el ciclo de lectura.
11. Método de lectura según la reivindicación 10,
caracterizado por los pasos de:
cuando ninguna celda de memoria (13) es objeto de
lectura o grabación, mantener todas las líneas de palabra (WL) y las
líneas de bit (BL) a un voltaje quiescente de aproximadamente 1/3
del voltaje de conmutación (V_{s});
activar según el protocolo una línea de palabra
(WL) cada vez poniendo el potencial de dicha línea de palabra (WL)
del segmento (S) al voltaje de conmutación V_{s} durante al menos
una parte del ciclo de lectura, mientras se mantienen todas las
líneas de bit (BL) del segmento (S) a potencial cero; y
determinar el valor lógico almacenado en las
celdas de memoria individuales (13) detectadas por los medios
detectores (26) durante el ciclo de lectura.
12. Uso de un dispositivo (10) que constituye una
memoria de matriz pasiva no volátil según la reivindicación 1 y de
un método de lectura según la reivindicación 10 en un aparato de
almacenamiento de datos volumétrico con una pluralidad de capas
apiladas (P_{1}, P_{2}, ...), comprendiendo cada capa (P) uno de
los dispositivos (10) que constituyen memorias de matriz pasiva no
volátiles.
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