ES2253503T3 - Metodo para almacenar propiedades de registro en una estructura de datos y estructura de datos relacionada. - Google Patents

Abstract

Método para almacenar propiedades de registro de un dispositivo hardware (ASIC1, ASIC2, ASIC3, ASIC4) que tiene memoria heterogénea, en una estructura de datos, estando construido dicho dispositivo hardware (ASIC1, ASIC2, ASIC3, ASIC4) según una estructura de módulos y submódulos dependientes; en el que dichas propiedades de registro corresponden a propiedades de registro de dichos módulos y dichos submódulos; caracterizado porque dicho método comprende la etapa de almacenar dichas propiedades de registro en una estructura de datos según dicha estructura de dicho dispositivo hardware (ASIC1, ASIC2, ASIC3, ASIC4), estando dispuestas dichas propiedades de registro en una formación para cada módulo o submódulo dependiente.

Description

Método para almacenar propiedades de registro en una estructura de datos y estructura de datos relacionada.

La presente invención se refiere a un método, como el descrito en el preámbulo de la reivindicación 1, para almacenar en una estructura de datos propiedades de registro de un dispositivo hardware que tiene una memoria heterogénea, y a una estructura de datos, como la descrita en el preámbulo de la reivindicación 2, para contener propiedades de registro de un dispositivo hardware que tiene una memoria heterogénea.

Dicho método y dicha estructura de datos son ya conocidos en la técnica, en sistemas de prueba que incluyen un dispositivo de prueba para ejecutar pruebas de acceso en circuitos integrados de aplicación específica denominados, también, circuitos ASIC (Aplication Specific Integrated Circuit), que están montados en una placa de circuito impreso y están acoplados a un microprocesador. Dicho sistema se denomina una aplicación hardware incorporada. Estas pruebas de acceso, anteriormente mencionadas, consisten en pruebas en las interconexiones entre un microprocesador central y sus dispositivos periféricos tales como circuitos ASIC en esta, así llamada, aplicación de hardware incorporado.

En dichas aplicaciones hardware incorporadas, los circuitos ASIC y las memorias RAM son asignados a un campo de direcciones dado, es decir, el procesador puede acceder a ellos mediante acceso a memoria en el campo de direcciones dado. En otras palabras, son asignados a memorias.

Típicamente, los circuitos ASIC tienen un mapa de memoria heterogéneo en oposición al mapa de memoria homogéneo de una memoria RAM. Con las memorias RAM, todas las direcciones en el campo dado están asignadas a una posición de almacenamiento diferente en la RAM, teniendo cada posición de almacenamiento la misma cantidad de bits accesibles y teniendo todos ellos las mismas propiedades (por ejemplo, todos los bits se puede leer/escribir).

Por otra parte, los circuitos ASIC tienen direcciones en el campo dado que no están asignadas a un registro del circuito ASIC. (Típicamente, una posición de almacenamiento en el circuito ASIC se denomina un registro.) Éstos son los los, así llamados, agujeros de memoria, en los que cualquier acceso a esos agujeros conduce, típicamente, a resultados impredecibles. Además, los registros ASIC difieren frecuentemente en anchura, de una posición de dirección a otra. El valor inicial (valor después de la reposición) de los registros ASIC puede variar de una dirección a otra.

Finalmente, los registros ASIC tienen propiedades diferentes. Estas propiedades de registro están definidas por la propiedad de cada bit del registro. Al nivel de bit, se definen las siguientes propiedades, pudiendo constar un registro de una mezcla de estas propiedades de bit:

bits que se pueden leer y escribir, donde el procesador puede establecer el valor, y leer su valor establecido; los bits de sólo lectura en los que el procesador sólo puede leer su valor establecido, y no puede cambiarlo; y, por lo menos, el bit de lectura-reposición donde el equipo hardware borra este bit después de cualquier acceso de lectura del procesador.

Para poder aplicar un algoritmo, tal como una prueba de acceso, por ejemplo, en un sistema de prueba, que haga abstracción de las propiedades de un circuito ASIC, se necesita una estructura de datos que contenga las propiedades de ese ASIC. Corrientemente, esto se efectúa en una formación grande. Para cada dirección del campo de direcciones del ASIC, está prevista una entrada en esta formación. Cada entrada contiene las propiedades del registro en la dirección dada.

En dicho sistema de prueba se usa una estructura de datos en la que cada dirección, en el campo del espacio de memoria del ASIC, está asignada a una entrada en una formación de propiedades de registro. De esa manera, las propiedades de dispositivo de un dispositivo son representadas por la formación, es decir, el mapa de memoria.

Las propiedades de dispositivo, de un circuito ASIC que se ha de probar, se almacenan en un mapa de memoria. El almacenamiento de estas propiedades de dispositivo, en las formaciones del mapa de memoria, requiere un gran espacio de memoria, puesto que todos los datos son almacenados secuencialmente para cada dirección del ASIC que se ha de probar. Además, a menudo, este mapa de memoria de un dispositivo no está estructurado con propiedades específicas de registro y, además, contiene direcciones no usadas.

Por tanto, es desventajoso que se requiera un gran espacio de almacenamiento de memoria para almacenar todas las propiedades de dispositivo, debido a la estructura de dicho mapa de memoria y, además, es incluso más desventajoso porque, debido al formato y la distribución de las propiedades de dispositivo, necesariamente, el tiempo de recuperación de los datos es sustancialmente grande.

Un objeto de la presente invención es proporcionar una estructura de datos del tipo anteriormente conocido, pero en la que los datos que representan las propiedades de dispositivo, del circuito ASIC que se ha de probar, se almacenen de una manera más eficiente.

Según la invención, este objeto se consigue por el método para almacenar propiedades de registro, como el descrito en la reivindicación 1, y la estructura de datos como la descrita en la reivindicación 2.

Efectivamente, disponiendo las propiedades de registro del dispositivo hardware que tiene memoria heterogénea, en una estructura según la estructura del dispositivo hardware en la que las propiedades de registro estén dispuestas en una formación para cada módulo o submódulo dependiente, todos los datos esenciales, es decir, todos los datos correspondientes a los módulos y correspondientes submódulos, son incorporados en la estructura de datos sin dejar espacios abiertos. De esta manera, sólo los datos relevantes, es decir, las propiedades de dispositivo, son incorporados de una manera muy estructurada en la base de datos. Debe observarse que esta estructura del circuito ASIC, y la correspondiente estructura de datos, pueden ser estructuradas en forma de árbol. Otra ventaja de esta manera de estructurar y almacenar los datos en esta estructura, es que posibilita la fácil y rápida recuperación de las propiedades del dispositivo presente. Dicho dispositivo hardware puede ser cualquier dispositivo hardware que tenga una memoria heterogénea, tal como un circuito integrado de aplicación específica (ASIC), un conjunto de puertas de campo programable (FPGA = Field Programmable Gate Array) o un dispositivo lógico programable borrable (EPLD = Erasable Programmable Logic Device).

Otra característica ventajosa de la presente invención se describe en la reivindicación 3.

Cada una de dichas formaciones correspondientes a un módulo comprende un indicador de "número de repeticiones", destinado a indicar el número de veces que cada submódulo de dicho módulo vuelve a ocurrir ese número de veces en el mapa de memoria del dispositivo. Las propiedades de aquellos registros, que ocurren más de una vez en el dispositivo hardware, necesitan ser incorporadas solamente una vez en la estructura de datos. De esta manera, excluyendo la información que se incorpora más de una vez, se consigue otra reducción sustancial de espacio de memoria necesario.

Otra realización caracterizadora de la presente estructura de datos se describe en la reivindicación 4.

Las propiedades de dispositivo en cada una de las formaciones puede incluir uno cualquiera de: un valor inicial de un registro que es el contenido del registro después de una reposición del dispositivo hardware; bits de lectura-escritura que son bits de los registros, que se pueden leer y escribir; bits de lectura-escritura inestable, es decir, bits que no ofrecen la garantía de que se pueda leer el valor escrito; y bits de lectura-reposición, que son bits de los registros, que son repuestos después de leídos.

Otra realización caracterizadora de la presente estructura de datos se describe en la reivindicación 5.

La estructura de datos está incluida en un dispositivo de almacenamiento tal como una memoria de lectura/escritura (RAM = Random Acces Memory).

Otra realización caracterizadora de la presente estructura de datos se describe en la reivindicación 6.

La estructura de datos se puede usar para ejecutar pruebas genéricas de dispositivos, donde un dispositivo de prueba genérico puede usar la información de la estructura de datos como una entrada para ejecutar pruebas de acceso en memoria heterogénea (por ejemplo, circuitos integrados de aplicación específica o conjuntos de puertas de campo programable).

Otra realización caracterizadora de la presente estructura de datos se describe en la reivindicación 7.

Las pruebas de acceso, pueden ser las siguientes pruebas de acceso del circuito ASIC, que incluyen una cualquiera de: Lectura/Escritura de múltiples configuraciones para 2 registros, una prueba de vía de comunicación de datos, una prueba de vía de comunicación de direcciones, una prueba de reposición de dispositivo, o una prueba de los valores iniciales de todos los registros.

Hay que observar que el término "que comprende", usado en las reivindicaciones, no se debe interpretar como que está limitado a los medios mencionados después. Por tanto, el alcance de la expresión "un dispositivo que comprende medios A y B" no debe estar limitado a dispositivos que consisten solamente en los componentes A y B. Significa que, con respecto a la presente invención, los únicos componentes relevantes del dispositivo son A y B.

Análogamente, hay que observar que el término "acoplado", usado también en las reivindicaciones, no debe interpretarse como que está limitado únicamente a conexiones directas. Por lo tanto, el alcance de la expresión "un dispositivo A acoplado a un dispositivo B" no debe estar limitado a dispositivos o sistemas en los que una salida del dispositivo A está conectada directamente a una entrada del dispositivo B. Significa que existe un camino entre una salida de A y una entrada de B, que puede ser un camino que incluya otros dispositivos o medios.

El anterior y otros objetos y características de la invención serán más evidentes, y la propia invención se comprenderá mejor, teniendo como referencia la siguiente descripción de una realización tomada en unión de los dibujos adjuntos, en los cuales:

la Figura 1 representa un sistema de prueba para ejecutar pruebas de acceso;

la Figura 2 representa la estructura funcional del circuito ASIC1 presentado en la Figura 1;

la Figura 3 representa el mapa de memoria del ASIC1;

la Figura 4 representa el método que estructura la estructura de datos de la presente invención; y

la Figura 5 representa una estructura de datos del ASIC1, según la presente invención.

En los párrafos siguientes, y con referencia a los dibujos, se describirá una realización práctica de la presente invención. En el primer párrafo de esta descripción, se describen los principales elementos del entorno de prueba presentado en la Figura 1. En el segundo párrafo se definen todas las conexiones entre los antedichos elementos y partes descritas.

Subsiguientemente, sólo se describe la estructura del ASIC1, ya que los otros circuitos integrados de aplicación específica, que se han de probar, ASIC2, ASIC3 y ASIC4, tienen una estructura similar a la del circuito integrado de aplicación específica ASIC1.

En los párrafos siguientes se describe la generación de ejecución real de la estructura de datos según la presente invención.

Los elementos más relevantes son una placa de circuito impreso PCB (Printed Circuit Board) que forma parte de un sistema electrónico. Esta placa de circuito impreso PCB contiene un microprocesador \muP para ejecutar las funciones de control del sistema de la placa de circuito impreso. Además, hay una memoria presente en la placa de circuito impreso, que comprende el programa (conjunto de instrucciones) y los datos (conjunto de datos) del \muP. Esta memoria (MEM) es, frecuentemente, una memoria de lectura/escritura RAM. Finalmente, la placa de circuito impreso contiene circuitos integrados de aplicación específica ASIC1, ASIC2, ASIC3 y ASIC4 para efectuar las funciones de aplicaciones del sis-
tema.

El microprocesador \muP está acoplado a la memoria MEM por medio de una vía de comunicación de acceso, vía de comunicación B1, y está acoplado a los circuitos integrados de aplicación específica ASIC1, ASIC2, ASIC3 y ASIC4 por medio de las respectivas vías de comunicación de acceso B2 ... B5.

En primer lugar, se ha de mencionar que el circuito integrado de aplicación específica ASIC1, descrito, tiene una funcionalidad representativa, ya que, de hecho, para explicar la invención, sólo es relevante la estructura del circuito integrado de aplicación específica. El circuito ASIC1, presentado en la Figura 1, comprende dos módulos funcionales principales "TABLA" y "MATERIALEXTRA". El módulo funcional "TABLA" comprende, además, siete submódulos funcionales "EntraTabla" y un registro "ACTIVO". Cada uno de los submódulos funcionales ENTRATABLA0..6 comprende los registros CAMPO1, CAMPO2 y diez registros intermedios REGINT0..9. El submódulo funcional MATERIALEXTRA comprende un registro CAMPO3 y cinco registros intermedios EREGINT0..4.

Estos módulos funcionales, es decir, los módulos que tienen módulos hijos, representan la estructura interna (bloques constitutivos) del ASIC, y otros submódulos que no tienen módulos hijos son los registros del ASIC1.

Cada uno de los módulos y/o submódulos comprende las siguientes propiedades de módulo:

- Desviación: (en número de octetos) de este módulo con respecto a su módulo padre.

- Tamaño: (en número de octetos) de este módulo y todos sus módulos hijos sin la repetición de ese módulo. Nota: En caso de registros, el tamaño representa, en la mayoría de los casos, el tamaño de la vía de comunicación de datos.

- Indicador de número de repeticiones, que indica cuántas veces se repite este módulo o registro en el mapa de memoria (por lo menos 1). Para cada módulo, el indicador de número de repeticiones de ese módulo se muestra entre paréntesis en la Figura 2.

Los registros comprenden, adicionalmente, las siguientes propiedades de registro:

- El valor inicial: que es el valor por defecto del registro después de una reposición hardware o software.

- bits de lectura/escritura que definen los bits que son accesibles para lectura/escritura.

- bits de lectura/escritura inestable: Estos bits de lectura/escritura especiales se pueden clasificar en dos categorías. La primera categoría se define como aquellos bits de lectura/escritura que no garantizan que el valor que es leído sea exactamente el mismo que el que se escribió antes. La segunda categoría se define como aquellos bits de lectura/escritura que cambian las propiedades de otros bits. Como un ejemplo de la primera categoría, se podrían mencionar los bits de lectura/escritura en los que el valor escrito es almacenado en otra posición física del ASIC distinta a la posición que es leída durante el acceso de lectura. Otro ejemplo de la primera categoría son registros que representan un contador y no hay garantía de que este contador no cambie entre el acceso de escritura y el de lectura. Dos ejemplos de la segunda categoría son: un bit de lectura/escritura que protege de escritura un bloque completo de registros, o el bit de lectura/escritura que hace que el ASIC pase a reposición.

- los bits de lectura-reposición: que definen los bits que se reponen después del acceso de lectura.

El mapa de memoria de este ASIC1 se presenta en la tabla de la Figura 3. El espacio de direcciones del ASIC1 empieza en una dirección dada (dirección-base) y ocupa un campo de direcciones dado, es decir, cuando el microprocesador efectúa un acceso en este campo de direcciones, el ASIC1 será activado para terminar esta petición de lectura/escritura. Por ejemplo, el primer registro CAMPO1 empieza en la dirección desviada X de la dirección-base dada, el CAMPO2 empieza en la dirección desviada X+8, y así sucesivamente. El espacio de direcciones no usadas está indicado en la tabla y, además, marcado en la tabla.

Para obtener una estructura de datos de la presente invención, es decir, una estructura de datos en la que las propiedades de dispositivo del ASIC1 se mantengan de manera que el almacenamiento de dicha estructura de datos se pueda efectuar muy eficazmente, se ejecutan las siguientes etapas:

Se empieza con el hijo más a la izquierda del ASIC1, que es el Módulo funcional TABLA, y se pone este módulo en la nueva estructura de datos. TABLA no representa un registro, por tanto, no se almacena ninguna propiedad de registro. Después, se baja por la estructura del ASIC1 hasta el submódulo ENTRATABLA0. Lo mismo es válido para ENTRATABLA0, que no representa un registro, de modo que solamente se pone este módulo en la nueva estructura de datos, dejando abiertas las propiedades de registro. Sin embargo, como hay siete submódulos, el indicador de número de repeticiones dentro de las propiedades de registro se pone en el valor 7, indicando que todos los submódulos dependientes del módulo ENTRATABLA, de hecho, están siete veces disponibles en el ASIC1. Después se continúa con el siguiente hijo más a la izquierda del submódulo ENTRATABLA0, que comprende el registro CAMPO1. Este registro se pone en la estructura junto con las propiedades de registro de este registro. Como no hay ningún hijo más a la izquierda de este registro, se toma en cuenta el hermano de la derecha del registro CAMPO1, que es el registro CAMPO2. El registro CAMPO2 se pone en la estructura junto con las propiedades de registro de este registro. Además, como no hay ningún hijo más a la izquierda de este registro CAMPO2, se toma en cuenta el hermano de la derecha del registro CAMPO2, que es el registro REGINT0. El registro REGINT0 se pone en la estructura junto con las propiedades de registro de este registro. Como hay diez registros similares REGINT0..9, el indicador de número de repeticiones NUMREP dentro de las propiedades de registro se pone al valor 10. Subsiguientemente, no hay más hermanos a la derecha de estos registros y se continúa con el hermano de la derecha del módulo TABLA, que es el módulo MATERIALEXTRA. Se pone el módulo en la nueva estructura de datos. Ningún registro está presente, por tanto, no se almacena ninguna propiedad de registro. Después, de la misma manera que se describió anteriormente, los registros CAMPO3 y REGINT0..5 se juntan con las propiedades de registro almacenadas en la estructura de datos, como se presenta en la Figura 4.

Pasando por la estructura del ASIC en la secuencia anteriormente descrita, se pasa por la memoria del ASIC desde la más baja hasta la más alta de las direcciones de memoria.

Adicionalmente a estas propiedades de registro, las referencias del hijo más a la izquierda HIJOIZ y del hermano más a la derecha HERDCHA, de cada módulo o submódulos, son almacenadas en la estructura de datos para registrar la estructura del ASIC como se muestra en la Figura 5. Esto se hace para pasar por la estructura de la misma manera durante la adición de datos a la estructura de datos, que durante la búsqueda de datos o lectura de datos en la estructura de datos.

Hay que observar que, en esta realización, se usa un circuito integrado de aplicación específica; sin embargo, éste podría haber sido cualquier dispositivo hardware que tenga una memoria heterogénea, tal como un conjunto de puertas de campo programable (FPGA) o un dispositivo lógico programable borrable (EPLD).

También hay que observar que la estructura de datos descrita anteriormente se puede usar en pruebas de acceso ejecutadas por el microprocesador. Debido a la estructura de datos, estas pruebas se efectúan haciendo abstracción del dispositivo en prueba y, por tanto, son genéricas para todos los dispositivos. La única imagen de este código de prueba permite la ejecución de tales pruebas de acceso en cada dispositivo que hay que probar basándose en entradas derivadas de dicha estructura de datos dedicada al dispositivo a probar. Dichas pruebas de acceso de un ASIC incluyen una cualquiera de: Lectura/Escritura de configuraciones múltiples para dos registros, prueba de vía de comunicación de datos, pruebas de vía de comunicación de direcciones, pruebas de reposición de equipo, o pruebas de valores iniciales de todos los registros que están designados una vez.

Junto a la estructura de datos, se definen los siguientes servicios para facilitar el desarrollo de estas pruebas genéricas:

Pasar por el árbol del mapa de memoria y efectuar una actividad predefinida en todas las hojas del árbol, es decir, pasar secuencialmente por el mapa de memoria del dispositivo dado y efectuar las actividades predefinidas para cada registro del dispositivo.

Devolver un par de direcciones de registro que se refieren a registros con la mayoría de bits de Lectura/Escritura.

Devolver pares de direcciones de registro cuyas direcciones difieren exactamente en un bit, y que se refieren a registros con bits de Lectura/Escritura. La cantidad de pares devueltos depende de la anchura de la vía de comunicación de direcciones.

Devolver las propiedades de un registro en una desviación dada del campo de direcciones del ASIC.

Una observación final es que las realizaciones de la presente invención se describieron anteriormente desde el punto de vista de bloques funcionales. De la descripción funcional de estos bloques, dada anteriormente, será evidente para una persona experta en la técnica de diseño de dispositivos electrónicos, cómo se pueden fabricar realizaciones de estos bloques con componentes electrónicos bien conocidos. Por tanto, no se da una arquitectura detallada del contenido de los bloques funcionales.

Aunque los principios de la invención se han descrito anteriormente en conexión con aparatos específicos, se comprende claramente que esta descripción se ha hecho solamente a modo de ejemplo y no como una limitación del alcance de la invención, como está definida en las reivindicaciones adjuntas.

Claims (7)

1. Método para almacenar propiedades de registro de un dispositivo hardware (ASIC1, ASIC2, ASIC3, ASIC4) que tiene memoria heterogénea, en una estructura de datos, estando construido dicho dispositivo hardware (ASIC1, ASIC2, ASIC3, ASIC4) según una estructura de módulos y submódulos dependientes; en el que dichas propiedades de registro corresponden a propiedades de registro de dichos módulos y dichos submódulos;

caracterizado porque dicho método comprende la etapa de almacenar dichas propiedades de registro en una estructura de datos según dicha estructura de dicho dispositivo hardware (ASIC1, ASIC2, ASIC3, ASIC4), estando dispuestas dichas propiedades de registro en una formación para cada módulo o submódulo dependiente.

2. Estructura de datos para contener propiedades de registro de un dispositivo hardware (ASIC1, ASIC2, ASIC3, ASIC4) que tiene memoria heterogénea, estando construido dicho dispositivo hardware (ASIC1, ASIC2, ASIC3, ASIC4) según una estructura de módulos y submódulos dependientes; en el que dichas propiedades de registro corresponden a propiedades de registro de dichos módulos y dichos submódulos;

caracterizada porque dicha estructura de datos está adaptada para contener dichas propiedades de registro en una estructura según dicha estructura de dicho dispositivo hardware (ASIC1, ASIC2, ASIC3, ASIC4), en la que dichas propiedades de registro están dispuestas en una formación para cada módulo o submódulo dependiente.

3. Estructura de datos según la reivindicación 2, caracterizada porque dicha formación, correspondiente a un módulo de dicho dispositivo hardware, comprende un indicador de número de repeticiones, destinado a indicar el número de ocurrencias repetidas, de un submódulo de dicho módulo.

4. Estructura de datos según las reivindicaciones 2 ó 3, caracterizada porque dichas propiedades de dispositivo, en cada una de dichas formaciones, incluye uno cualquiera de: un valor inicial de un registro, los bits de lectura-escritura, bits de lectura-escritura inestable, o bits de lectura-reposición.

5. Dispositivo de almacenamiento caracterizado porque dicho dispositivo de almacenamiento incluye una estructura de datos según las reivindicaciones 2 a 4.

6. Método para efectuar una prueba de acceso que ha de ser ejecutada por un dispositivo de prueba genérico, caracterizado porque dicho método para efectuar dicha prueba de acceso hace uso de dicha estructura de datos según las reivindicaciones 2 a 4.

7. Método para efectuar una prueba de acceso según la reivindicación 6, caracterizado porque dicho método para efectuar una prueba de acceso de dicho dispositivo hardware incluye una cualquiera de: Lectura/Escritura de configuraciones múltiples para dos registros, prueba de vía de comunicación de datos, prueba de vía de comunicación de direcciones, prueba de reposición de dispositivo, o prueba de valores iniciales de todos los registros.