ES2286630T3 - Metodo y logica de contabilidd para determinar la utilizacion de recursos de procesador para cada hilo en un procesador de multihilo o simultaneo (smt). - Google Patents
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Abstract
Un método para contabilizar el tiempo de uso de un procesador que da soporte a la ejecución concurrente de una pluralidad de hilos de hardware y que tiene una pluralidad de recursos usados por dicha pluralidad de hilos de hardware, comprendiendo el método: en cada ciclo de reloj de procesador, determinar el uso relativo de recursos en base a si cada hilo de hardware está o no en un estado particular de ciclo de procesador; y en respuesta a dicha determinación, actualizar una pluralidad de cuentas de uso de recursos de procesador, cada una de ellas asociada a un hilo particular de los hilos de hardware en conformidad con dicho uso relativo de recursos, caracterizado porque dicha actualización se realiza por igual en cada una de dicha pluralidad de dichas cuentas de uso de recursos de procesador en respuesta a la determinación de que ninguno de dicha pluralidad de hilos de hardware se encuentra en dicho estado particular de ciclo.
Description
Método y lógica de contabilidad para determinar
la utilización de recursos de procesador para cada hilo en un
procesador de multihilo simultáneo (SMT).
La presente invención se refiere generalmente a
los procesadores y sistemas informáticos, y más en particular, a un
procesador de multihilo simultáneo (SMT). La presente invención se
refiere también al uso del procesador en sistemas de
contabilidad.
Los procesadores actuales de alta velocidad
incluyen la capacidad de la ejecución simultánea de instrucciones,
la ejecución especulativa y la carga de instrucciones y el
funcionamiento simultáneo de diversos recursos dentro de un
procesador. En particular, se ha considerado deseable gestionar la
ejecución de uno o varios hilos dentro de un procesador, de manera
más de un hilo de ejecución puedan usar el procesador y de tal
manera que los recursos puedan ser gestionados de manera más
efectiva que cuando son típicamente usados por un hilo único.
Los diseños anteriores de procesadores han
tratado el problema de gestionar múltiples hilos mediante un
conmutador de estado de hardware pasando de la ejecución de un hilo
a la ejecución de otro hilo. Los procesadores de este tipo son
conocidos como procesadores multihilo de hardware (HMT), y como
tales pueden proporcionar un conmutador de hardware entre la
ejecución de un hilo o del otro. Un procesador HMT supera las
limitaciones de esperar en un hilo estancado permitiendo que el
hardware conmute la ejecución a otro hilo. No se puede realizar la
ejecución de ambos hilos simultáneamente, sino asignando tramos de
ejecución a cada hilo, cuando el hilo experimenta una condición de
estancamiento como en una falta de memoria caché.
Los procesadores multihilo simultáneos (SMT)
proporcionan un uso todavía más eficiente de los recursos del
procesador, puesto que múltiples hilos pueden usar simultáneamente
los recursos del procesador. Se ejecutan de manera concurrente
hilos múltiples en un procesador SMT de manera que múltiples
unidades de ejecución, tales como unidades de punto flotante,
unidades de instrucción de punto fijo, unidades de almacenamiento de
carga y otras puedan estar realizando tareas independientes para
uno (o más dependiendo de las capacidades de las unidades de
ejecución) de múltiples hilos simultáneamente. También se puede
asignar los recursos de almacenamiento y de registro en una base
por hilo de manera que se evita el conmutador de estado interno
completo del SMT.
La contabilización del uso de tiempo de
procesador es necesaria para la administración de las ventas de
servicios informáticos, así como para la gestión interna no
contable cuando, por ejemplo, algunas operaciones del procesador
son para actividades de investigación y desarrollo que permiten que
el hardware sea capitalizado de manera diferente para fines
fiscales que para otros usos. Se puede dividir un servidor y se
puede poner a disposición de usuarios múltiples el tiempo de
procesador "sobre demanda" o en base a su utilización.
Adicionalmente, el tiempo de procesador puede ser utilizado por los
propietarios o arrendadores de hardware y ser también subcontratado
exteriormente a entidades que paguen por los servicios. Por tanto,
es una necesidad en los modelos de arquitectura y software
informáticos la contabilización precisa del tiempo de ejecución de
procesador. También, el tiempo de uso de procesador, especialmente
en base a hilo, es útil para perfilar programas con vistas a su
optimización.
En los sistemas de procesamiento de hilo único,
la contabilización se hace generalmente de forma directa. Se puede
disponer una cuenta de uso de ciclo de procesador o incluso una
simple medición de tiempo "del reloj de la pared" para
sesiones completas de trabajo, puesto que aunque se ejecuten hilos
múltiples dentro de programas múltiples, no se ejecutan
simultáneamente, sino secuencialmente. Se mantiene un recuento de
tiempos de ciclo hasta que se completa un trabajo y se presenta el
total con fines contables. El tiempo medido está directamente
correlacionado con la utilización de los recursos de procesador.
En una máquina HMT, la tarea es similar en
cuanto a que dentro del hardware del procesador sólo se está
ejecutando un hilo cada vez, y se usan contadores múltiples para
registrar el uso del tiempo de procesador por cada hilo aunque
haciendo funcionar un contador sólo cuando su hilo asociado está
activo. Sin embargo, en un procesador SMT, se puede ejecutar
simultáneamente dos o más hilos dentro de un único núcleo de
procesador y no se determina fácilmente el uso de los recursos por
cada hilo por una simple cuenta de ejecución o medición de
tiempo.
Es por tanto deseable proporcionar un método y
un aparato que pueda contabilizar el uso del tiempo de procesador
en un procesador SMT. Además, es deseable proporcionar un método
para la contabilización del uso de recursos dentro de una
utilización de un procesador SMT entre los hilos que se ejecutan
dentro de un procesador de este tipo.
Se logra el objetivo de contabilizar el uso de
tiempo de procesador dentro de un procesador de multihilo simultáneo
(SMT) mediante un procesador que tiene contadores de utilización de
procesador y un método para la contabilización del uso de tiempo de
procesador.
El procesador incorpora contadores múltiples de
ciclos de uso de procesador, cada uno asociado a cada hilo que se
ejecuta dentro de un procesador para proporcionar un recuento
correspondiente al uso de recursos de procesador por cada hilo. Se
detecta el uso relativo de recursos en base a hilo y se usa para
actualizar los contadores de ciclos. Se puede realizar la detección
de uso de recursos detectando la presencia de un estado particular
de ciclo que indica el procesamiento activo de instrucciones
correspondientes a un hilo. El estado del ciclo es detectado por
muestreo periódicamente, lo cual puede ser en cada ciclo de reloj, y
se incrementan los contadores (o se disminuyen alternativamente) en
conformidad con el estado de ciclo detectado. Se escoge el estado
de ciclo detectado para que sea indicativo del uso relativo de
recursos de procesador por cada hilo.
El estado de ciclo detectado puede ser un
despacho de una instrucción para un hilo. Los ciclos para los cuales
ningún hilo está en el estado particular de ciclo se pueden cargar
por igual a cada hilo, o se puede cargar el ciclo de conformidad
con un último estado de despacho para todos los hilos.
Alternativamente, los ciclos sin indicación se pueden cargar de
conformidad con una prioridad de hilos ordenada, lo cual da una
indicación de uso relativo de recursos por hilo. Los ciclos en los
cuales un hilo está en el estado particular de ciclo y el otro hilo
no lo está, se pueden cargar por entero al hilo que está en el
estado particular de ciclo, disponiendo de esta forma que se cargue
a hilos activos preferentemente que a los hilos pasivos. También se
puede cargar los ciclos de conformidad con unos valores fraccionales
indicativos del número de recursos usados en un ciclo dado por cada
hilo.
El procesador puede ser capaz de funcionar tanto
en modo SMT como en modo de hilo único (ST), y la contabilización
puede responder de manera selectiva al modo seleccionado, cargando
todos los ciclos a un único hilo que se ejecuta en modo ST.
La publicación de la patente de EEUU
2001/0056456 describe una arquitectura simultánea basada en
prioridad que combina la información de prioridad de OS con la
heurística de hilo para proporcionar las prioridades dinámicas para
la selección de las instrucciones de hilo para su procesamiento.
Lo anterior, así como otros objetivos,
características y ventajas de la invención resultarán claras a
partir de la siguiente descripción, más concreta, de la realización
preferida de la invención, como se ilustra en los dibujos
anexos.
Los elementos novedosos considerados
característicos de la invención se establecen en las
reivindicaciones anexas. Se entenderá mejor la propia invención,
así como un modo de uso preferido, los objetivos adicionales y las
ventajas de la misma, haciendo referencia a la siguiente descripción
detallada de una realización ilustrativa cuando se lee
conjuntamente con los dibujos anexos, en los que números de
referencia análogos indican componentes análogos, y:
La Figura 1 es un diagrama de bloques de un
sistema de acuerdo con una realización de la invención.
La Figura 2 es un diagrama de bloques de un
núcleo procesador de acuerdo con una realización de la
invención.
La Figura 3 es un diagrama de bloques de
detalles de las unidades funcionales dentro del núcleo 10 de
procesador de la Figura 2.
La Figura 4 es un diagrama de flujo que
representa un método de acuerdo con una realización de la presente
invención.
Haciendo referencia a continuación a las
figuras, y en particular con referencia a la Figura 1, se representa
un diagrama de bloques de un sistema de acuerdo con una realización
de la presente invención. El sistema incluye un grupo de
procesadores 5 que puede estar conectado a otros grupos de
procesadores por medio de un puente 37 formando un procesador de
escala superior. El grupo de procesadores 5 está conectado a una
unidad L3 de memoria caché 36 a la memoria local de sistema 38 y a
diversos elementos periféricos 34, así como a dos procesadores de
servicios 34A y 34B. Los procesadores de servicios proporcionan
supervisión de defectos, asistencia para la puesta en marcha y
capacidad de ensayo al grupo de procesadores 5 y pueden tener sus
propias rutas de interconexión a otros grupos de procesadores así
como conectarse a todos los procesadores 30A-D.
Dentro del grupo de procesadores 5 está una
pluralidad de procesadores 30A-D, generalmente
fabricados en una unidad única y que incluyen una pluralidad de
núcleos de procesador 10A y 10B acoplados a una memoria caché L2 32
y a un controlador de memoria 4. Los núcleos 10A y 10B proporcionan
la ejecución de instrucciones y el funcionamiento en valores de
datos para las funciones de procesamiento de utilidad general. El
puente 37, así como otros puentes del sistema, proporcionan
comunicación sobre conductores principales anchos con otros grupos
de procesadores y el conductor principal 35 proporciona una conexión
de los procesadores 30A-D, el puente 37, los
periféricos 34, la memoria caché L3 36 y la memoria de sistema local
38. Se puede acoplar otra memoria global de sistema externamente al
puente 37 para el acceso simétrico por todos los grupos de
procesadores.
Los núcleos 10A y 10B de procesador son
procesadores multihilo simultáneos (SMT) capaces de una ejecución
concurrente de múltiples hilos. Además, los núcleos 10A y 10B de
procesador dan soporte a un modo de funcionamiento de hilo único
para una ejecución eficiente de un único hilo cuando las condiciones
de ejecución de programa dictan un funcionamiento de hilo único,
por ejemplo, cuando se debe completar la ejecución de un programa
de alta prioridad en un tiempo conocido, o cuando se conoce que un
hilo de un procesador de multihilo está ocioso. El multihilo
introduce algunas ineficiencias respecto a la ejecución a tiempo
completo de un hilo único, pero por encima de todo existe una
ventaja de eficiencia de sistema, puesto que los hilos
frecuentemente están ociosos esperando que se completen otras
tareas. Por tanto la transición entre el modo de hilo único y de
multihilo proporciona una ventaja para adaptarse a una o varias de
las condiciones anteriormente descritas, y las realizaciones de la
presente invención proporcionan una contabilización del tiempo de
procesador de manera consistente con un procesador que proporciona
contabilización de tiempo en respuesta a tales transiciones.
Haciendo referencia a continuación a la Figura
2, se representan detalles de un núcleo 10 de procesador que tiene
características idénticas a los núcleos de procesador 10A y 10B. Una
unidad 23 de interfaz de conductor principal conecta el núcleo 10
de procesador a otros procesadores SMT y periféricos y conecta la
memoria Dcaché L1 22 para almacenar los valores de los datos, la
memoria Icaché L1 20 para almacenar las instrucciones de programa,
el procesador y otros dispositivos. La memoria Icaché L1 20 para
almacenar las instrucciones de programa y la unidad de interfaz 21
de memoria caché proporciona la carga de las corrientes de
instrucciones conjuntamente con la unidad de captura de instrucción
IFU 16, la cual prealcanza las instrucciones y puede incluir
capacidades de cargado especulativo y de predicción de derivación.
Una unidad de secuencia de instrucciones (ISU) 12 controla la
secuencia de instrucciones emitidas a las diversas unidades internas
como una unidad de punto fijo (FXU) 14 para ejecutar las
operaciones generales y una unidad de punto flotante (FPU) 15 para
ejecutar las operaciones de punto flotante. Las tablas de
terminación global (GCT) 13 encaminan las instrucciones emitidas
por la ISU 12 por medio de etiquetas hasta que la unidad de
ejecución concreta señalada por la instrucción indica que las
instrucciones han completado su ejecución.
La unidad de punto fijo (FXU) 14 y la unidad de
punto flotante (FPU) 15 están acopladas a diversos recursos tales
como registros de uso general (GPR) 18A, registros de punto flotante
(FPR) 18B, registros de condición (CR) 18C, memorias intermedias de
cambio de nombre 18D, registradores de cuenta/registradores de
enlace (CTR/LR) 18E y registradores de excepción (XER) 18F. Los GPR
18A y GPR 18B proporcionan el almacenamiento de los valores de los
datos para los valores de los datos cargados y almacenados
procedentes de la memoria Dcaché L1 22 por la unidad de
almacenamiento de carga (LSU) 19. El CR 18C almacena información
convencional de derivación y las memorias intermedias de cambio de
nombre 18D, (las cuales pueden incluir varias unidades de cambio de
nombre asociadas a las diversas unidades internas de ejecución)
proporcionan el almacenamiento de los datos operativos y de los
resultados para las unidades de ejecución. El XER 18F almacena
información de excepción de derivación y de punto fijo y el CTR/LR
18E almacena información del enlace de derivación e información de
cuenta para la ejecución de la derivación de programa. El GPR 18A,
el FPR 18B, el CR 18C, las memorias intermedias de cambio de nombre
18D, el CTR/LR 18E y el XER 18F son recursos que incluyen algunos
registros fijos (en la arquitectura) que almacenan la información
durante la ejecución de un programa y deben estar dispuestos como
un conjunto fijo para cada hilo que se ejecuta, otros registros sin
arquitectura dentro de los recursos anteriores son libres para uso
de cambio de nombre. La lógica de control 11 está acoplada a
diversas unidades de ejecución y a los recursos dentro del núcleo
10 de procesador, y se usa para proporcionar un control dominante
de las unidades de ejecución y de los recursos. Una unidad de
interfaz 25 de SCOM/XSCOM proporciona una conexión a los
procesadores 34A-B externos de servicios.
Haciendo ahora referencia a la Figura 3, se
representan detalles de los bloques funcionales dentro del núcleo
10 de procesador. La ISU 12 indica a la lógica de control 11 cuando
se despachan las instrucciones para los hilos particulares que se
ejecutan con el núcleo 10 de procesador. La lógica de control 11
actualiza los contadores de semiciclos 42A y 42B selectivamente,
dependiendo de si las instrucciones fueron despachadas por la ISU
12 para un hilo asociado a un contador dado (el hilo 0 para el
contador de semiciclos 42A y el hilo 1 para el contador de
semiciclos 42B) en un ciclo dado, como fue detectado por un circuito
44 de detección de despacho. Las salidas de los contadores de
semiciclos 42A y 42B son bloqueadas por unos cerrojos 43A y 43B que
están acoplados al contador 47 de ciclos de base de tiempos. En
cada octavo ciclo de procesador del contador 47 de base de tiempos,
se proporciona las salidas de los cerrojos 43A y 43B para
incrementar los contadores de uso por hilo 41A y 41B,
proporcionando una actualización de los contadores de uso por hilo
41A y/o 41B cada 8 ciclos de procesador en los que está activo el
contador 47 de ciclos de la base de tiempos (lo cual evitará que se
carguen a los hilos activos operaciones especiales en las que la
base de tiempos está inactiva). El contador de ciclos 47 de la base
de tiempos restablece los cerrojos 43A y 43B después del incremento.
La acción anteriormente descrita proporciona cuentas a las salidas
de los contadores de uso de los hilos 41A y 41B que son fracciones
del contador de la base de tiempos para el procesador y pueden ser
usadas directamente para calcular el uso relativo de recursos por
hilo en un valor de "tiempo de uso".
De acuerdo con realizaciones alternativas de la
invención, se puede usar otros estados particulares de ciclo por la
lógica de control 11 y la ISU 12 (u otra unidad de ejecución dentro
del núcleo 10 de procesador) para disparar una actualización del
contador de semiciclos 42A y/o 42B en cada ciclo, pero se escoge la
instrucción de disparo en la ilustración a título de ejemplo de la
invención, puesto que el despacho de la instrucción proporciona un
mecanismo para medir el comienzo de cada actividad de procesamiento
que usa el núcleo 10 de procesador, en vez del avance o terminación
de tales actividades, los cuales dependen de la eficiencia de
código. Por ejemplo, un programa codificado de manera ineficiente
puede generar muchas predicciones de derivación incorrectas y las
consiguientes precapturas y salidas espontáneas, que usan recursos
críticos de procesador mientras se generan pocas terminaciones. Por
tanto el uso de terminaciones de instrucción en vez de despachos de
instrucción podría generar una medición más baja del tiempo de uso
de procesador porque el hilo ejecuta un código ineficiente. Por
tanto, el uso del despacho de instrucción como el evento
desencadenante concreto para actualizar los contadores de
semiciclos 41A y 41B proporciona una estimación del uso de recursos
de procesador que no "recompensa" un código ineficiente.
Aunque los modelos de contabilización anteriores
hayan sido capaces de asignar esencialmente todo el tiempo de
núcleo 10 de procesador a un hilo concreto, debido a la falta de
ejecución simultánea de hilos en un procesador dado, en un
procesador SMT, la "facturación" del uso de tiempo de
procesador en base a hilos debe ser distribuida entre los dos o más
hilos que pueden estar ejecutándose simultáneamente dentro del
núcleo 10 de procesador. Cuando la ISU 12 no está despachando
instrucciones para cualquier hilo que esté usando el núcleo 10 de
procesador, todavía es necesario contabilizar el uso del núcleo 10
de procesador por todos los hilos. Puede que los hilos no comiencen
un nuevo trabajo en la forma de instrucciones despachadas, sino que
estén todavía conectándose al núcleo 10 de procesador o pueden
estar activos en fases de la ejecución distintas del despacho de
instrucciones. Por ejemplo, un hilo puede estar causando largas
secuencias de precaptura y otro hilo puede estar realizando una
larga operación de punto flotante. Se está usando los recursos de
procesador y las unidades de ejecución enteramente por ambos hilos,
aunque sólo un pequeño número de terminaciones de instrucción
estaría asociado con los intervalos de procesamiento según el
ejemplo anterior. Otro estado concreto de instrucción indica que
preferibles a las terminaciones son las capturas, que
proporcionarían unas cuentas de uso más desviadas hacia el uso de
la IFU 16 y de la memoria L1 Icaché 20, en vez del uso de las
unidades de ejecución que incluyen la FXU 14, la FPU 15 y sus
recursos asociados.
Por tanto, la realización descrita aquí a título
de ejemplo proporciona un mecanismo para contabilizar todos los
ciclos de núcleo 10 de procesador en base a una estimación de la
unidad de ejecución y al uso de recursos, aun cuando no ocurra
despacho en un ciclo dado (o en las realizaciones alternativas,
otros estados concretos de ciclo o usos de recursos detectados por
la lógica de control 11). En los ciclos en los que no se produce
ningún despacho de instrucciones para ningún hilo, el ciclo se
contabiliza según una división en partes iguales del valor del
ciclo para cada hilo que se ejecuta dentro del núcleo 10 del
procesador (incluyendo los hilos ociosos que no hayan sido
descargados del núcleo 10 de procesador y que todavía están atando
recursos del procesador). Pero, en una realización alternativa o
comportamiento que se puede seleccionar de la lógica de control 11,
la lógica de control 11 puede recordar el último estado de despacho
y puede usarlo en su lugar para actualizar el contador de
semiciclos 42A y/o 42B. Otra alternativa es que la lógica de control
use las prioridades relativas de los hilos establecidas en el
núcleo 10 de procesador para dividir de manera transaccional el
valor de ciclo de reloj usado para actualizar el contador de
semiciclos 42A y/o 42B. a fin de asignar adecuadamente un ciclo en
el cual no se produce despacho alguno para ningún hilo.
De manera similar, cuando se despachan
instrucciones en un ciclo dado para más de un hilo, se contabiliza
el ciclo por división en partes iguales del valor del ciclo para
cada hilo para el cual se haya despachado instrucciones. O,
nuevamente, la lógica de control 11 puede usar las prioridades
relativas de hilo establecidas en el núcleo 10 de procesador para
dividir fraccionalmente el valor de ciclo de reloj usado para
actualizar el contador de semiciclos 42A y/o 42B a fin de asignar
adecuadamente un ciclo en el cual se producen despachos para todos
los hilos.
Por tanto, en la metodología de la división en
partes iguales (y no la prioridad o el esquema de ciclo precedente
recogido como alternativas anteriormente), en un núcleo de
procesador que da soporte a la ejecución de uno o dos hilos, se
contabiliza un valor de un medio a cada hilo para los ciclos en los
cuales no se produce despacho de instrucciones alguno o en los
ciclos en los cuales se produce un despacho de instrucciones para
cada hilo. En los ciclos en los cuales se produce un despacho de
instrucciones para uno solo de los hilos, se factura al hilo para
el cual tuvo lugar el despacho de instrucciones la totalidad del
ciclo. La lógica de control 11 detecta uno de cuatro estados
potenciales: ninguno de los hilos despacha, despacha el hilo 0,
despacha el hilo 1 o despachan ambos hilos, y actualiza el contador
de semiciclos 42A del hilo 0 y el contador de semiciclos 42B del
hilo 1 en conformidad con la distribución de facturación de ciclos
anteriormente descrita.
Puesto que el valor de distribución más bajo
anteriormente descrito corresponde a una asignación de incrementos
de semiciclo, se actualiza los contadores de semiciclos 42A y 42B
con un incremento (o decremento) de 1 para la asignación del
semiciclo o de 2 para la del ciclo entero. En la práctica, cada uno
de los contadores de uso 41A y 41B de hilo son actualizados en un
octavo de la posible velocidad de despacho de instrucciones para el
área de chip, razones de potencia y sincronización (o debido a la
velocidad del contador 47 de ciclos de la base tiempo que se
escogió como 1/8 del tiempo de ciclo del procesador por las mismas
razones), de manera que los contadores de semiciclos de 4 bits 42A
y 42B que no forman parte de los contadores de uso de hilo "de la
arquitectura" proporcionan una cuenta de uso efectivo de 8 ciclos
por rebosamiento (puesto que se asignará un valor de dos al
incremento total de los contadores de semiciclos 42A y 42B). Los
contadores de semiciclos 42A y 42B rebosan en la parte de los
contadores de uso de hilo 41A y 41B que son leídos por la unidad de
punto fijo 14 cuando una rutina de contabilidad (programa) recupera
la información de uso de tiempo de ciclo de procesador. Los
contadores de semiciclos 42A y 42B se realizan como sumadores que
suman dos subcuentas para una asignación de ciclo completo o una
subcuenta para una asignación de un semiciclo.
En una realización alternativa de la presente
invención, la unidad 40 de uso de tiempo de ciclo del procesador
usa una suma para incrementar (o una resta para disminuir) los
contadores 41A y 41B de uso de hilo. El valor sumado es determinado
por el circuito de detección de despacho 44 que detecta que se están
haciendo despachos múltiples para un hilo dado, y el subcontador
asociado es incrementado en (recibe la suma de) un valor
proporcional a la relación del número de instrucciones despachadas
para el hilo respecto al número de instrucciones despachadas para
todos los hilos correspondientes al ciclo. Por ejemplo, cuando el
núcleo 10 de procesador está ejecutando dos hilos y en un ciclo
dado se despachan 3 instrucciones para el primer hilo y se despacha
una instrucción para el segundo hilo, se asigna un valor de ¾ al
contador de uso de hilo correspondiente al primer hilo y se asigna
¼ al contador de uso de hilo correspondiente al segundo hilo. Si no
se realiza despacho alguno en un ciclo dado, se asigna todavía el
ciclo a partes iguales entre los hilos.
Haciendo referencia a la Figura 4, se representa
un método de acuerdo con una realización de la presente invención
en un diagrama de flujo. El método representado es para contabilizar
dentro de un procesador SMT que tiene una unidad de modo SMT y ST y
es capaz de ejecutar simultáneamente múltiples hilos en modo SMT. Si
el procesador se encuentra en el modo ST (decisión 50), el contador
de ciclos de hilo para el hilo que se ejecuta es actualizado en un
valor de 1 ciclo cada ciclo (etapa 51). Si el procesador se
encuentra en el modo SMT (decisión 50) si sólo está despachando un
hilo (decisión 52), el contador de ciclo de hilo asociado es
actualizado en un valor de 1 ciclo (etapa 53). Si todos los hilos
están despachando (decisión 54), se actualizan por igual los
contadores de ciclos de hilo para todos los hilos según una
fracción de ciclo determinada por el número de hilos o según el
número de despachos emitidos (o de recursos usados) para cada hilo
(etapa 55). Si no hay hilos que estén despachando, se puede
actualizar los contadores de ciclos de hilo por igual, o en
proporción al último muestreo de despachos, o en proporción a su
prioridad (etapa 57). Finalmente, si no hay hilos despachando, se
puede actualizar los contadores de ciclos de hilo análogamente por
igual, o en proporción al último muestreo de despachos, o en
proporción a su prioridad (etapa 58).
Aunque se ha mostrado particularmente la
invención y se ha descrito haciendo referencia a la realización
preferida de la misma, se entenderá por los expertos en la técnica
que se puede hacer en la misma los cambios de forma y detalles
antes indicados y otros.
Claims (8)
1. Un método para contabilizar el tiempo de uso
de un procesador que da soporte a la ejecución concurrente de una
pluralidad de hilos de hardware y que tiene una pluralidad de
recursos usados por dicha pluralidad de hilos de hardware,
comprendiendo el método:
en cada ciclo de reloj de procesador, determinar
el uso relativo de recursos en base a si cada hilo de hardware está
o no en un estado particular de ciclo de procesador; y
en respuesta a dicha determinación, actualizar
una pluralidad de cuentas de uso de recursos de procesador, cada
una de ellas asociada a un hilo particular de los hilos de hardware
en conformidad con dicho uso relativo de recursos,
caracterizado porque dicha actualización se realiza por igual
en cada una de dicha pluralidad de dichas cuentas de uso de
recursos de procesador en respuesta a la determinación de que
ninguno de dicha pluralidad de hilos de hardware se encuentra en
dicho estado particular de ciclo.
2. El método de la reivindicación 1, en el que
dicho estado particular de ciclo es un estado que indica el despacho
de una instrucción para un hilo de hardware.
3. El método de cualquiera de las
reivindicaciones 1 ó 2, en el que en respuesta a dicha determinación
que establece que uno o varios de dicha pluralidad de hilos de
hardware están en dicho estado particular de ciclo, dicha
actualización se realiza por igual en cada una de dicha pluralidad
de cuentas de uso de recursos de procesador asociadas a dicho uno o
varios hilos de hardware.
4. El método de cualquiera de las
reivindicaciones 1 a 3, en el que dicha actualización se realiza
fraccionalmente en cada uno de dicha pluralidad de dichas cuentas
de uso de recursos de procesador en conformidad con un número
determinado de recursos usados por dicho hilo de hardware asociado
desde un intervalo anterior de dichos intervalos periódicos, en
respuesta a que dicha determinación establezca adicionalmente que
ninguno de dicha pluralidad de hilos de hardware está en dicho
estado particular de ciclo.
5. El método de cualquiera de las
reivindicaciones 1 a 4, en el que dicha actualización se realiza
fraccionalmente en cada en cada uno de dicha pluralidad de dichas
cuentas de uso de recursos de procesador en conformidad con un nivel
de prioridad de dicho hilo de hardware asociado, en respuesta a que
dicha determinación de que ninguno de dicha pluralidad de hilos de
hardware está en dicho estado particular de ciclo.
6. El método de cualquiera de las
reivindicaciones 1 a 5, en el que dicho procesador tiene un modo de
funcionamiento de hilo único y un modo de funcionamiento multihilo y
además comprende:
determinar si dicho procesador está en dicho
modo de funcionamiento de hilo único; y
en respuesta a determinar que dicho procesador
está en dicho modo de funcionamiento de hilo único, realizar dicha
actualización de tal manera que se atribuya cada ciclo de procesador
a un hilo único que ejecuta dentro de dicho procesador.
7. Un procesador que da soporte a la ejecución
concurrente de una pluralidad de hilos de hardware, comprendiendo
dicho procesador:
una pluralidad de recursos usada por dicha
pluralidad de hilos de hardware;
una unidad de control de instrucciones acoplada
a dicha pluralidad de recursos, donde dicha unidad de control de
instrucciones controla un número de recursos usados por dicho
procesador cada ciclo de reloj de procesador;
una pluralidad de contadores de ciclo de uso de
recursos de procesador, cada uno de ellos asociado a un hilo
concreto de dicha pluralidad de hilos de hardware, y
un circuito lógico acoplado a dicha unidad de
control de instrucciones y dichos contadores de ciclos de uso de
recursos de procesador, en el que dicho circuito lógico actualiza
cada uno de dichos contadores de ciclos de uso de recursos de
procesador en conformidad con una determinación del uso relativo por
dicho hilo de hardware asociado, y donde dicho circuito lógico
determina si un hilo de hardware concreto está o no en un estado
particular de ciclo y caracterizado porque dicha lógica de
control actualiza por igual cada uno de dichas cuentas de uso de
recursos de procesador en respuesta a la determinación de que ningún
hilo de dicha pluralidad de hilos está en dicho estado particular
de ciclo.
8. El procesador de la reivindicación 7, en el
que dicha lógica de control determina además un número de recursos
para los cuales cada hilo de hardware está en un estado particular
de ciclo.
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