ES2301225T3 - Sistema de conmutacion de via de transmision en serie. - Google Patents
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Abstract
Un sistema de conmutación de trayecto por transmisión serie incluye una sección de conmutador de matriz (16) para conmutar NxM líneas a una velocidad dada. Una sección óptica de recepción (17) está conectada para recibir una señal óptica de un trayecto óptico de transmisión (14), lo convierte fotoeléctricamente y lo aplica a la sección de conmutador de matriz (16). Una sección óptica de transmisión (18) está conectada para convertir una salida de la sección de conmutación de matriz (16) a una señal óptica y la envía a un trayecto óptico de transmisión (15). Se conecta una memoria intermedia de entrada (12) al terminal (4) del trayecto óptico de transmisión (14) conectado a la sección óptica de recepción (17) para ecualizar la señal de entrada de un dispositivo de comunicaciones del lado de entrada (IA), convertir la señal en una señal óptica y enviarla al trayecto óptico de transmisión (14). Una memoria intermedia de salida (13) se conecta al terminal del trayecto óptico de transmisión (15)conectado a la sección óptica de transmisión (18) para convertir una señal óptica desde la sección óptica de transmisión (18) a señales eléctricas, ecualizarla y sacarla a un dispositivo de comunicación de lado de salida (OB).
Description
Sistema de conmutación de vía de transmisión en
serie.
La presente invención se refiere a un sistema de
conmutación de vía de transmisión en serie para conmutar
selectivamente y conectar dispositivos de comunicación que tienen
una pluralidad de velocidades de transferencia.
Junto con el reciente avance en la tecnología
digital, la digitalización de señales de HDTV se realiza también
como la de las señales de TV estándar convencionales. La
digitalización de señales de vídeo también está dando lugar al
desarrollo de técnicas de compresión de vídeo como MPEG o JPEG. Por
ejemplo, una estación de emisión usa señales de vídeo con diversas
velocidades de transferencia. Ejemplos de las señales de vídeo con
diferentes velocidades de transferencia son una señal de banda base
de HDTV (1,5 Gbps), una señal de TV estándar (143 Mbps, 177 Mbps,
270 Mbps, 360 Mbps, 540 Mbps, o similar), y una señal de vídeo
comprimido (MPEG, JPEG, o similar). En esta memoria descriptiva,
una "señal de vídeo" significa una señal que contiene no sólo
información de imagen sino también una componente de audio y
señales de sincronización.
En este caso, se usa un aparato de conmutación
de vía de transmisión en serie para concentrar una pluralidad de
vías de transmisión en serie con una pluralidad de velocidades de
transferencia en una parte y conmutar selectivamente y conectar una
de las vías de transmisión en serie. Este aparato de conmutación
tiene, en las secciones de entrada y salida, secciones de interfaz
(secciones ecualizadoras que usan circuitos separadores) que
corresponden a las diversas velocidades de transferencia. El aparato
desmodula la degradación de la forma de onda de una señal de
entrada en la sección de entrada y conmuta la señal (conmutación de
señal). La degradación de la forma de onda en la señal seleccionada
por la sección de conmutadores es desmodulada por la sección de
salida y generada hacia la vía de transmisión de salida.
Sin embargo, en tal aparato convencional de
conmutación de vía de transmisión en serie, el número máximo de
canales para cada velocidad de transferencia está predeterminado, lo
que tiene como resultado una escasa capacidad de ampliación. Por
ejemplo, este aparato no puede hacer frente con flexibilidad a la
incorporación de vías de transmisión en serie debido a un aumento
del número de estudios o equipos o la incorporación de una vía de
transmisión en serie con una nueva velocidad de transferencia.
Más específicamente, como el número máximo de
líneas para cada velocidad de transferencia está predeterminado, no
pueden conectarse vías de transmisión en serie con nuevas
velocidades de transferencia más allá del número de líneas libres
de la sección de conmutadores matriciales. Para solucionar esto,
debe cambiarse el diseño de las configuraciones de interfaz de las
secciones de entrada y salida, lo que tiene como resultado un gran
aumento de coste.
Además, en la sección de conmutadores
matriciales, se genera una fluctuación en la señal de salida debida
a una variación de retardo en un circuito de procesamiento, y alguna
influencia de la anchura de banda de una frecuencia de paso. Para
reducir esta fluctuación y facilitar la reconstrucción de señal en
la sección receptora, la sección de conmutadores matriciales tiene
una sección de reajuste de sincronización que incluye un circuito
de extracción de señal de reloj y un circuito biestable D
(D-FF) para cada conmutador. El circuito de
extracción de señal de reloj sólo puede hacer frente a una señal con
una velocidad de transferencia fija. Para procesar señales que
tienen velocidades de transferencia diferentes (velocidades
múltiples), deben estar provistos conmutadores dedicados para las
señales respectivas.
Además, convencionalmente, cuando ha de formarse
una sección de conmutadores matriciales a gran escala para procesar
señales digitales tanto de baja como de alta velocidad, aumentan los
números de conmutadores, distribuidores, y selectores o la escala
del circuito, dando como resultado un aumento de la escala del
aparato o del consumo de potencia.
El documento US 3.894.177 desvela un sistema
para distribuir y encaminar un gran número de canales de señales de
audio-vídeo. El sistema comprende un sistema de
conmutación, que incluye una pluralidad de conmutadores matriciales
que tienen entradas para los canales de entrada y una salida para
salidas diferentes de las salidas a las que pueden ser conmutados
los canales. Las vías de transmisión en serie están conectadas a
líneas de entrada por medio de circuitos separadores de entrada e
igualmente, las vías de transmisión en serie están conectadas a
líneas de salida por medio de circuitos separadores de salida.
Un objeto de la presente invención es proveer un
sistema de conmutación de vía de transmisión en serie capaz de
hacer frente flexiblemente a la incorporación o cambio de un
dispositivo de comunicación que tenga una velocidad de
transferencia existente o la incorporación de un dispositivo de
comunicación que tenga una nueva velocidad de transferencia.
Otro objeto de la presente invención es proveer
un sistema de conmutación de vía de transmisión en serie compacto y
fiable con bajo consumo de potencia que pueda disminuir el número de
conmutadores en una gran sección de conmutadores matriciales y
también reducir las escalas del circuito de un distribuidor y
selector.
Según la invención hay provisto un sistema de
conmutación de vía de transmisión en serie caracterizado por
comprender:
\global\parskip0.930000\baselineskip
una sección de conmutadores que tiene una
pluralidad de líneas de entrada y una pluralidad de líneas de salida
para realizar conmutación de línea entre las líneas de entrada y
las líneas de salida;
una pluralidad de primeras vías de transmisión
en serie conectadas a las líneas de entrada, respectivamente;
circuitos separadores de entrada conectados a
dispositivos de comunicación del lado de entrada y terminales de
las primeras vías de transmisión en serie, respectivamente, para
ecualizar señales de transmisión procedentes de dichos dispositivos
de comunicación del lado de entrada y enviar las señales a las
primeras vías de transmisión en serie;
una pluralidad de segundas vías de transmisión
en serie conectadas a las líneas de salida, respectivamente;
circuitos separadores de salida conectados a
dispositivos de comunicación del lado de salida y terminales de las
segundas vías de transmisión en serie, respectivamente, para
ecualizar señales de transmisión procedentes de las segundas vías
de transmisión en serie y enviar las señales a dichos dispositivos
de comunicación del lado de salida; y
una sección receptora insertada entre las
primeras vías de transmisión en serie y las líneas de entrada para
recibir las señales de transmisión procedentes de las primeras vías
de transmisión en serie y suministrar las señales a las líneas de
entrada.
Puede insertarse una sección transmisora entre
las líneas de salida y las segundas vías de transmisión en serie
para recibir las señales de transmisión procedentes de las líneas de
salida y suministrar las señales a las segundas vías de transmisión
en serie.
Según el segundo aspecto de la presente
invención, en el sistema del primer aspecto, la sección de
conmutadores comprende
un conmutador que tiene una pluralidad de partes
de entrada y una pluralidad de partes de salida para realizar
conmutación de línea entre las partes de entrada y las partes de
salida,
miembros de expansión de bandas de frecuencia
conectados a las partes de salida, respectivamente, para aumentar
una ganancia de características de frecuencia del lado de alta
frecuencia de cada una de las señales de transmisión procedentes de
las partes de salida, y
amplificadores separadores conectados a los
miembros de expansión de banda de frecuencias para separar las
señales de transmisión procedentes de los miembros de expansión de
banda de frecuencias y enviar las señales a las líneas de salida,
respectivamente.
Según el tercer aspecto de la presente
invención, en el sistema del primer aspecto, la sección de
conmutadores comprende
un conmutador que tiene una pluralidad de partes
de entrada y una pluralidad de partes de salida para realizar
conmutación de línea entre las partes de entrada y las partes de
salida,
miembros de conversión conectados a las partes
de salida para convertir señales de transmisión procedentes de las
partes de salida en pares de señales diferenciales positivas y
negativas, respectivamente,
pares de miembros de expansión de banda de
frecuencias conectados a los miembros de conversión,
respectivamente, para aumentar una ganancia de características de
frecuencia del lado de alta frecuencia de cada una de las señales
diferenciales positivas y negativas procedentes de los miembros de
conversión, y
amplificadores separadores conectados a los
pares de miembros de expansión de banda de frecuencias para combinar
las señales de transmisión procedentes de los pares de miembros de
expansión de banda de frecuencias en señales individuales, separar
las señales individuales y enviar las señales a las líneas de
salida, respectivamente.
Según el cuarto aspecto de la presente
invención, en el sistema del primer aspecto,
(a) la sección receptora tiene Li (Li es un
número natural) distribuidores para distribuir señales digitales de
Li canales a un primer grupo y un segundo grupo en unidades de un
canal,
(b) la sección de conmutadores comprende
una fase de entrada formada disponiendo
paralelamente una pluralidad de conmutadores y que tiene un total
de al menos 2Li (Li es un número natural) entradas, teniendo cada
conmutador un número máximo N (N es un número natural) de entradas
y un número máximo M (M es un número natural) de salidas,
una fase de salida formada disponiendo
paralelamente una pluralidad de conmutadores y que tiene un total de
al menos 2Lo (Lo es un número natural) salidas, teniendo cada
conmutador el número máximo N de entradas y el número máximo M de
salidas, y
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una fase media insertada entre la fase de
entrada y la fase de salida y formada disponiendo paralelamente (P
+ Q) (donde P (P es un número natural) es el número de entradas de
un conmutador de la fase de entrada para uno de los grupos, y Q (Q
es un número natural) es el número de salidas de un conmutador de la
fase de salida para uno de los grupos) conmutadores que tienen el
mismo número de entradas que el número total de salidas de los
conmutadores de la fase de entrada y el mismo número de salidas que
el número total de entradas de los conmutadores de la fase de
salida,
en el que las señales digitales del primer y
segundo grupos de cada uno de los Li canales, que están distribuidos
por la sección receptora, son introducidas en conmutadores de la
fase de entrada diferentes entre sí entre los grupos, se pasan a
través de la pluralidad de conmutadores de la fase media, y son
generadas desde conmutadores de la fase de salida diferentes entre
sí entre los grupos, y
(c) la sección transmisora tiene Lo selectores
de manera que las señales digitales del primer y segundo grupos,
que se generan desde conmutadores de la sección de conmutadores
diferentes entre sí entre los grupos, se introducen en selectores
correspondientes, y la señal digital de uno de los grupos se genera
selectivamente.
Este resumen de la invención no describe
necesariamente todas las características necesarias de manera que
la invención también puede ser una sub-combinación
de estas características descritas.
La invención puede entenderse más plenamente a
partir de la siguiente descripción detallada cuando se toma
conjuntamente con los dibujos acompañantes, en los que:
la Fig. 1 es un diagrama de bloques que muestra
un sistema de conmutación de vía de transmisión en serie según la
primera realización de la presente invención;
las Figs. 2A a 2D son vistas para explicar la
ecualización de una señal de transmisión;
la Fig. 3 es una vista que muestra una
disposición en la que un sistema de conmutación de vía de
transmisión en serie mostrado en la Fig. 1 se aplica a un sistema
de distribución de vídeo en, por ejemplo, una estación de
emisión;
la Fig. 4 es una vista que muestra la
disposición de un circuito conmutador según otra realización de la
presente invención;
las Figs. 5A y 5B son vistas que muestran
ejemplos de un circuito reductor de fluctuación en las disposiciones
mostradas en las Figs. 4 y 6, respectivamente;
la Fig. 6 es una vista que muestra la
disposición de un circuito conmutador según otra realización más de
la presente invención;
la Fig. 7 es una vista que muestra la
disposición de un circuito conmutador según otra realización más de
la presente invención;
la Fig. 8 es un gráfico que muestra un estado en
el que las características de frecuencia cambian debido al circuito
reductor de fluctuación;
las Figs. 9A y 9B son vistas que muestran
estados en los que el margen para identificación de datos cambia en
la relación entre una tasa de bits de la señal y la velocidad de
funcionamiento de un conmutador;
la Fig. 10 es un diagrama de bloques que muestra
un aparato de conmutación de señal según otra realización más de la
presente invención;
la Fig. 11 es un diagrama de bloques de circuito
que muestra una sección de conmutadores matriciales en el aparato
mostrado en la Fig. 10;
la Fig. 12 es un diagrama de bloques de circuito
que muestra una sección de conmutadores matriciales según otra
realización más de la presente invención; y
la Fig. 13 es una vista que muestra un módulo de
conmutadores usado en la sección de conmutadores matriciales
mostrada en la Fig. 12.
La Fig. 1 es un diagrama de bloques que muestra
un sistema de conmutación de vía de transmisión en serie según la
primera realización de la presente invención. Este sistema incluye
un aparato de conmutación 11 que tiene una sección de conmutadores
matriciales 16 para conmutar entre N líneas de entrada IL y M líneas
de salida OL a velocidades fijas predeterminadas. La sección de
conmutadores matriciales 16 tiene normalmente varios conmutadores
21, por ejemplo, conmutadores de 16 x 16 o conmutadores de 32 x 32,
dispuestos en un formato de matriz. En la presente invención, la
sección de conmutadores matriciales también incluye una sección una
sección de conmutadores matriciales que tiene sólo un conmutador
21.
En el aparato de conmutación 11, una sección
receptora óptica 17 está dispuesta para recibir señales ópticas
procedentes de N vías de transmisión como máximo, convertirlas en
señales eléctricas, y suministrar las señales a líneas de entrada
correspondientes de la sección de conmutadores matriciales 16. En el
aparato de conmutación 11, también está dispuesta una sección
transmisora óptica 18 para convertir las señales eléctricas,
procedentes de las líneas de salida de la sección de conmutadores
matriciales 16, en señales ópticas, y enviar las señales a vías de
transmisión óptica correspondientes de las M vías de transmisión
óptica como máximo. Para conectar la sección de conmutadores
matriciales 16 a la sección receptora óptica 17 y la sección
transmisora óptica 18, se usan cables coaxiales de banda ancha (de
aproximadamente 1 a 2 m).
Este sistema usa, como vías de transmisión en
serie 14 y 15, vías de transmisión óptica (de aproximadamente 2 km
como máximo) que usan fibras ópticas. El terminal de cada vía de
transmisión óptica 14 en el lado de entrada tiene un circuito
separador de entrada 12 que está conectado a un dispositivo de
comunicación del lado de entrada IA (IA1 a IAn) para ecualizar
(desmodular) la señal de transmisión procedente del dispositivo de
comunicación del lado de entrada, convertir la señal de una señal
eléctrica a una señal óptica, y después enviar la señal óptica a la
vía de transmisión 14. El terminal de cada vía de transmisión óptica
15 en el lado de entrada tiene un circuito separador de salida 13
que está conectado a un dispositivo de comunicación del lado de
salida OB (OB1 a OBm) para convertir la señal de transmisión
procedente de la vía de transmisión 15 de una señal óptica a una
señal eléctrica, ecualizar (desmodular) la señal, y después enviar
la señal al dispositivo de comunicación de lado de salida.
El circuito separador de entrada 12 y el
circuito separador de salida 13, que convierten una señal eléctrica
en una señal óptica y viceversa, tienen una función ecualizadora.
Ecualización significa procesamiento de reparación de una forma de
onda degradada. Más específicamente, una forma de onda de señal W0
que tiene una forma ideal como se muestra en la Fig. 2A se degrada
durante la transmisión y se convierte en una forma de onda reducida
Wd que contiene una componente de fluctuación J como se muestra en
la Fig. 2B. La ecualización se realiza para devolver la forma de
onda degradada Wd a la forma de onda original W0.
Más específicamente, en esta realización, la
ecualización incluye tres operaciones de procesamiento: reformación,
regeneración, y reajuste de reloj. En la reformación, la forma de
onda Wd es amplificada a la misma intensidad que la de la forma de
onda original W0 para obtener una forma de onda W1 como se muestra
en la Fig. 2C. A continuación, en la regeneración, la forma de onda
W1 es sometida a binarización para obtener una forma de onda W2
como se muestra en la Fig. 2D. En el reajuste de reloj, la
componente de fluctuación J es eliminada de la forma de onda W2
para obtener la forma de onda original W0 mostrada en la Fig. 2A. El
reajuste de reloj se realiza extrayendo un reloj estable de una
señal objeto por medio de filtración o similar, y enclavar, en
respuesta al reloj, el circuito biestable D para generar una señal
procesada para eliminar la componente de fluctuación de la señal.
La componente de fluctuación J también puede eliminarse filtrando
una frecuencia de la señal objeto.
Se describirá el funcionamiento de la
disposición mostrada en la Fig. 1, que se aplica al sistema de
transmisión en una estación de emisión.
El aparato de conmutación 11 está instalado en
una sala de control de conmutación apropiada. Las vías de
transmisión en serie se construyen usando cables ópticos desde la
sala de control de conmutación hasta estudios de HDTV (TV de alta
definición), estudios de SDTV (TV de definición estándar), sala
editorial de MPEG, sala editorial de DVC (videocámara de vídeo
digital), y similares. Los terminales de los cables ópticos están
conectados a los circuitos separadores de entrada 12 y los
circuitos separadores de salida 13 que corresponden a las
velocidades de transferencia de los dispositivos conectados
necesarios en cada sala.
Por ejemplo, en un estudio de SDTV, una salida
de cámara de SDTV está conectada al circuito separador de entrada
12 compatible con SDTV. Este circuito separador de entrada 12
ecualiza una señal de acuerdo con la velocidad de transferencia de
señal de salida de la cámara, convierte la señal en una señal
óptica, y envía la señal al aparato de conmutación 11 a través de
la vía de transmisión en serie de una fibra óptica. El aparato de
conmutación 11 recibe la señal óptica procedente del estudio de SDTV
en la sección receptora óptica 17, convierte la señal óptica en una
señal eléctrica, e introduce la señal en la sección de conmutadores
matriciales 16.
Convencionalmente, no puede usarse comúnmente un
conmutador matricial para suministrar una señal de SDTV a un
sistema de SDTV, una señal de HDTV a un sistema de HDTV, y una señal
de MPEG a un sistema de MPEG. Según la presente invención, puede
usarse comúnmente un conmutador matricial para señales que tienen
diferentes velocidades (formatos) de transferencia.
Convencionalmente, cuando el estudio de SDTV ha
de ser cambiado (actualizado) a un estudio de HDTV en el entorno
anterior, debe modificarse el propio aparato de conmutación. En esta
realización, sólo el circuito separador de entrada 12 o el circuito
separador de salida 13 conectados al terminal de la vía de
transmisión en serie tienen que intercambiarse con un circuito
separador compatible con HDTV. No tiene que alterarse el cuerpo
principal del aparato de conmutación.
Las líneas de entrada/salida del aparato de
conmutación son paralelas bajo las mismas condiciones. Todas las
señales de entrada/salida tienen la misma velocidad de
transferencia. Por esta razón, siempre que haya líneas libres, este
sistema puede hacer frente fácilmente a un aumento del número de
dispositivos conectados. Aun cuando aparezca un dispositivo de
comunicación que requiera una nueva velocidad de transferencia, sólo
tiene que prepararse y reemplazarse un circuito separador de
entrada o un circuito separador de salida compatible con la
velocidad de transferencia.
La Fig. 3 es una vista que muestra una
disposición en la que el sistema de conmutación de vía de
transmisión en serie mostrado en la Fig. 1 se aplica a un sistema
de distribución de vídeo en, por ejemplo, una estación de emisión.
El aparato de conmutación 11 conmuta la ruta de transmisión de señal
de vídeo entre un estudio de producción ST, un servidor de
programas SV, una sección de entrada/salida de línea IO, y salas
principales M1 a Mn para permitir la distribución libre de la señal
de vídeo. Los circuitos separadores de entrada 12 mostrados en la
Fig. 1 están dispuestos en el estudio de producción ST, el servidor
de programas SV, y la sección de entrada/salida de línea IO
mostrados en la Fig. 3. Los circuitos separadores de salida 13
mostrados en la Fig. 1 están dispuestos en las salas principales M1
a Mn mostradas en la Fig. 3.
El sistema de conmutación de vía de transmisión
en serie mostrado en la Fig. 1 usa cables ópticos para todas las
vías de transmisión en serie. Para una distancia corta, puede usarse
un cable coaxial de banda ancha. En este caso, para una línea de
entrada/salida correspondiente de la sección de conmutadores
matriciales 16, se usan unidades receptoras y transmisoras de
señales eléctricas en lugar de la sección receptora óptica y la
sección transmisora óptica. También en este caso, cuando se imparten
funciones receptoras y transmisoras a la sección de conmutadores
matriciales 16, pueden omitirse las secciones receptoras y
transmisoras, y las vías de transmisión en serie 14 y 15 pueden
conectarse directamente a las líneas de entrada IL y las líneas de
salida OL de la sección de conmutadores matriciales 16.
Resulta versátil y conveniente hacer que el
circuito separador de entrada 12 y el circuito separador de salida
13 correspondan a una pluralidad de velocidades de transferencia y
permitan establecer selectivamente una velocidad de transferencia
de acuerdo con un dispositivo de comunicación conectado.
Como se describió anteriormente, según el
sistema de conmutación de vía de transmisión en serie mostrado en
la Fig. 1, puede estar provisto un sistema de conmutación de vía de
transmisión en serie capaz de hacer frente flexiblemente a la
incorporación o cambio de un dispositivo de comunicación que tenga
una velocidad de transferencia existente o la incorporación de un
dispositivo de comunicación que tenga una nueva velocidad de
transferencia.
La Fig. 4 es una vista que muestra la
disposición de un circuito conmutador según otra realización de la
presente invención. El circuito conmutador mostrado en la Fig. 4
está asociado con cada conmutador 21 de los conmutadores de 16 x 16
o los conmutadores de 32 x 32 de una sección de conmutadores
matriciales 16 mostrada en la Fig. 1.
El circuito conmutador mostrado en la Fig. 4
introduce Y señales desde el conmutador 21 en una sección de
reducción de fluctuación 60 y extrae señales generadas desde la
sección de reducción de fluctuación 60 a través de una sección
separadora de salida 70 como señales de salida. La sección de
reducción de fluctuación 60 tiene circuitos de reducción de
fluctuación 61 a 6Y. Las Y señales de entrada (individuales) son
introducidas en los circuitos de reducción de fluctuación 61 a 6Y,
respectivamente. Las señales procedentes de los circuitos de
reducción de fluctuación 61 a 6Y son introducidas en amplificadores
separadores 71 a 7Y en la sección separadora de salida 70,
respectivamente y son extraídas externamente a través de líneas de
salida OL (Fig. 1) como señales de salida.
Cada uno de los circuitos de reducción de
fluctuación 61 a 6Y en el circuito conmutador mostrado en la Fig. 4
está construido como filtro de paso alto en el que una resistencia R
y un condensador C están conectados en paralelo. Con esta
disposición, los circuitos de reducción de fluctuación 61 a 6Y
someten a las señales procedentes del conmutador 21 a maximización
en el lado de alta frecuencia de las características de frecuencia.
Más específicamente, como se muestra en la Fig. 8, cuando se usan
los circuitos de reducción de fluctuación 61 a 6Y, puede aumentarse
la ganancia en un intervalo de alta frecuencia. Haciendo referencia
a la Fig. 8, una línea L representa una característica en uso de
los circuitos de reducción de fluctuación 61 a 6Y, y una línea L2
representa una característica en ausencia de los circuitos de
reducción de fluctuación.
Con esta disposición, pueden mejorarse las
características de alta frecuencia, y puede suprimirse la componente
de fluctuación contenida en cada señal. Además, la reducción de
fluctuación puede realizarse independientemente de una señal de
reloj. Por consiguiente, puede suprimirse la fluctuación en señales
de múltiples velocidades de transmisión independientemente de las
tasas de bits de las señales de entrada.
Según el circuito conmutador mostrado en la Fig.
4, las señales procedentes del conmutador 21 son introducidas en la
sección separadora de salida 70 a través de los circuitos de
reducción de fluctuación 61 a 6Y de la sección de reducción de
fluctuación 60 y extraídas como señales de salida. Cada uno de los
circuitos de reducción de fluctuación 61 a 6Y está formado como el
circuito paralelo de la resistencia R y el condensador C. Con esta
disposición, la conformación de la forma de onda (reducción de
fluctuación) de las señales puede realizarse sin usar ninguna señal
de reloj. Como resultado, puede proveerse un solo circuito
conmutador capaz de procesar señales de múltiples velocidades de
transmisión.
Cuando el circuito conmutador puede hacer frente
a señales de múltiples velocidades de transmisión, los terminales
de conexión pueden seleccionarse libremente al actualizar las
instalaciones existentes. En un aparato convencional de este tipo
conocido como aparato compatible con múltiples velocidades de
transmisión, pueden introducirse señales de diversas velocidades de
transferencia, aunque los terminales para generar las señales estén
establecidos permanentemente. Más específicamente, de una
pluralidad de terminales de entrada/salida, un terminal A se dedica
para, por ejemplo, NTSC, y un terminal B se dedica para, por
ejemplo, HDTV. Sin embargo, la presente invención puede mejorar
este punto y es ventajosa porque los terminales de entrada/salida
(no mostrados) utilizables para las tasas de bits respectivas no
están limitados.
Un voltaje de polarización Vth o un cierto valor
umbral se suministra a un terminal de entrada de cada uno de los
amplificadores separadores 71 a 7Y. Esto es porque se procesa una
sola señal y causa inmediatamente una variación del punto de
funcionamiento en el lado de recepción. Por esta razón, el punto de
funcionamiento en cada canal debe estabilizarse usando, por
ejemplo, un reóstato (no mostrado). En la siguiente realización se
describirá un ejemplo para eliminar su necesidad.
La Fig. 6 es una vista que muestra la
disposición de un circuito conmutador según otra realización más de
la presente invención. El circuito conmutador mostrado en la Fig. 6
introduce señales de salida desde el conmutador 21 a una sección de
reducción de fluctuación 40 y extrae las señales diferenciales
generadas desde la sección de reducción de fluctuación 40 a través
de una sección separadora de salida 50 como señales de salida. En
la sección de reducción de fluctuación 40, Y señales de entrada
(individuales) son introducidas en circuitos generadores de señales
diferenciales 411 a 41Y, respectivamente, y convertidas en señales
diferenciales. Las señales diferenciales son introducidas en
circuitos de reducción de fluctuación 421 a 42Y, respectivamente.
Las señales procedentes de los circuitos de reducción de fluctuación
421 a 42Y son introducidas en amplificadores separadores 51 a 5Y de
la sección deparadora de salida 50, respectivamente, y son extraídas
externamente a través de las líneas OL como señales de salida.
Como se muestra en la Fig. 5B, los circuitos de
reducción de fluctuación 421 a 42Y del circuito conmutador mostrado
en la Fig. 6 están formados disponiendo los circuitos de reducción
de fluctuación 61 a 6Y mostrados en la Fig. 5A para cada una de las
señales diferenciales positivas y negativas. Con esta disposición,
tanto las señales diferenciales positivas como las negativas
procedentes del conmutador 21 son sometidas a maximización por los
circuitos de reducción de fluctuación 421 a 42Y en el lado de alta
frecuencia de las características de frecuencia. Pueden mejorarse
las características de alta frecuencia, y puede suprimirse la
componente de fluctuación contenida en cada señal. Al igual que el
circuito conmutador mostrado en la Fig. 4, puede suprimirse la
fluctuación en las señales de múltiples velocidades de transmisión
independientemente de las tasas de bits de las señales de
entrada.
En el circuito conmutador mostrado en la Fig. 6,
después de reducirse la fluctuación en cada una de las señales
diferenciales, las señales son convertidas en una señal individual
por la sección separadora de salida 50 y son generadas. Por esta
razón, siempre puede mantenerse estabilizado el punto de
funcionamiento en el lado de recepción.
En el circuito conmutador mostrado en la Fig. 4,
como la fluctuación se reduce en la señal individual, el punto de
funcionamiento varía inmediatamente. Por esta razón, debe ajustarse
el punto de funcionamiento en cada canal usando, por ejemplo, un
reóstato. Un aumento del número de canales hace este ajuste
engorroso. El circuito conmutador mostrado en la Fig. 6 puede
mejorar este punto y puede omitir el ajuste del punto de
funcionamiento. Por consiguiente, puede proveerse un circuito
conmutador más conveniente. Además, también puede reducirse el
ruido en fase.
La Fig. 7 es una vista que muestra la
disposición de un circuito conmutador según otra realización más de
la presente invención. El circuito conmutador mostrado en la Fig. 7
genera externamente de manera directa señales de salida desde el
conmutador 21 a través de una sección separadora de salida 30. Es
decir, se omite la sección para reducir la fluctuación.
El circuito conmutador mostrado en la Fig. 7
supone procesamiento de señales que tienen tasa de bits
relativamente bajas. Las señales de vídeo incluyen diversas
señales: SDTV, HDTV, MPEG, señales de interfaz IEEE 1394. Estas
señales tienen diversas tasas de bits. Una señal de SDTV tiene una
tasa de bits de 170 a 270 Mbps, una señal de HDTV tiene una tasa de
bits de 1,485 Gbps, una señal de MPEG tiene una tasa de bits de
varios (2 a 4) Mbps, y una señal de interfaz IEEE 1394 tiene una
tasa de bits de 100 Mbps a 3,2 Gbps.
Se comparará una señal de HDTV con una señal de
MPEG. La señal de HDTV tiene una tasa de bits del orden de
aproximadamente 1.000 veces la de la señal de MPEG. Cuando se usa un
conmutador matricial dedicado a una señal de HDTV para una señal de
MPEG o una señal que tenga una tasa de bits similar, la fluctuación
no plantea ningún problema.
Es decir, cuando la velocidad de funcionamiento
del elemento de conmutación de cada conmutador 21 se aumenta a
aproximadamente 1.000 veces la tasa de bits de una señal que ha de
ser procesada, el margen para identificación de datos aumenta, así
que pueden identificarse fiablemente los datos independientemente de
si hay una fluctuación.
Esto se describirá con referencia a las Figs. 9A
y 9B. La Fig. 9A muestra un caso en el que la velocidad de
funcionamiento del conmutador 21 es relativamente cercana a la tasa
de bits de la señal. En este caso, el margen para identificación de
datos es pequeño. Para prevenir un error de bits en la
reconstrucción de la señal, debe reducirse la fluctuación. La Fig.
9B muestra un caso en el que la velocidad de funcionamiento del
conmutador 21 es superior a la tasa de bits de la señal. En este
caso, el margen para identificación de datos es grande, y no se
producen errores de bits incluso cuando se desplaza el punto de
identificación. Por consiguiente, pueden identificarse fiablemente
los datos sin reducir la fluctuación.
En el circuito conmutador mostrado en la Fig. 7,
sólo cuando la velocidad de funcionamiento del conmutador 21 es
superior (aproximadamente 1.000 veces o más) a la tasa de bits de
una señal que ha de ser procesada, se omite la sección de reducción
de fluctuación. Con esta disposición puede simplificarse el sistema
de distribución de vídeo, y pueden obtenerse diversas ventajas,
incluyendo reducción de coste.
Como es sabido, es suficiente para uso práctico
que la velocidad de funcionamiento del conmutador 21 sea
aproximadamente 100 veces la tasa de bits de una señal que ha de
ser procesada. Por ejemplo, cuando la velocidad de funcionamiento
del conmutador 21 es 1 Gbps para una señal que tiene una tasa de
bits de 2 Mbps, no se plantea problema para uso práctico (en este
caso, la relación entre la velocidad de funcionamiento y la tasa de
bits es 500). La velocidad de funcionamiento del conmutador 21
puede ser tan alta como sea posible con respecto a la tasa de bits
de de la señal que ha de ser procesada. Esto es porque el número de
tipos de señales que pueden ser procesadas aumenta más. En el
circuito conmutador mostrado en la Fig. 7, la velocidad de
funcionamiento del conmutador 21 es aproximadamente 1.000 veces la
tasa de bits de la señal que ha de ser procesada. Sin embargo, la
presente invención no está limitada a esta. Cuando la velocidad de
funcionamiento del conmutador 21 es al menos 100 veces la tasa de
bits de la señal que ha de ser procesada, puede obtenerse el efecto
anteriormente descrito.
Para las realizaciones descritas con referencia
a las Figs. 4 a 9B, pueden hacerse diversos cambios y
modificaciones, por ejemplo, usando elementos activos para los
circuitos de reducción de fluctuación 61 a 6Y o 421 a 42Y.
La Fig. 10 es un diagrama de bloques que muestra
un aparato de conmutación de señal según otra realización más de la
presente invención. Este aparato de conmutación tiene, como
secciones principales, una sección de conmutadores matriciales MSW,
un distribuidor YB y un selector SR, que corresponden a una sección
de conmutadores matriciales 16, parte de una sección receptora 17,
y parte de una sección transmisora 18 del sistema mostrado en la
Fig. 1, respectivamente. Sin embargo, la sección receptora 17 y la
sección transmisora 18 no están limitadas a secciones para realizar
conversión fotoeléctrica. Pueden usarse secciones simplemente para
recibir y transmitir una señal
eléctrica.
eléctrica.
El distribuidor YB comprende 256 distribuidores
(YB1 a YB256) que distribuyen señales digitales de 256 (L1: L1 es
un número natural) canales a un grupo de operación 1A a 256A y un
grupo de derivación 1B a 256B en unidades de un canal. Las señales
digitales distribuidas 1A a 256A del grupo de operación y las
señales digitales 1B a 256B del grupo de derivación son
introducidas en los conmutadores de la sección de conmutadores
matriciales MSW, de manera que las señales de los grupos de
operación y derivación de cada canal son introducidas en
conmutadores diferentes. Esta sección de conmutadores matriciales
MSW se forma acoplando indirectamente una pluralidad de
conmutadores. Las señales digitales 1A a 256A del grupo de operación
y las señales digitales 1B a 256B del grupo de derivación, que son
generadas desde diferentes conmutadores de la sección de
conmutadores matriciales MSW, son introducidas en el selector SR
que tiene 256 (Lo: Lo es un número natural) selectores (SR1 a SR256)
que corresponden a los canales respectivos. Se genera
selectivamente una de las señales del grupo de operación y el grupo
de derivación. El grupo de derivación se usa como derivaciones
cuando se produce un fallo.
La Fig. 11 es un diagrama de bloques de circuito
que muestra la sección de conmutadores matriciales MSW. La sección
de conmutadores matriciales MSW tiene una estructura de tres fases
que comprende una fase de entrada SW1, una fase media SW2, y una
fase de salida SW3. La fase de entrada SW1 tiene 32 conmutadores
(1-1 a 1-32) del tipo 16 x 16 (el
número máximo de entradas es 16 (N: N es un número natural), el
número máximo de salidas es 16 (M: M es un número natural) (16 x 16
SW), que están dispuestos en paralelo. Los números totales de
entradas y salidas son al menos 512. La fase de salida SW3 también
tiene 32 conmutadores (3-1 a 3-32)
del tipo 16 x 16, que están dispuestos en paralelo. Los números
totales de entradas y salidas son al menos 512.
La fase media SW2 entre la fase de entrada SW1 y
la fase de salida SW3 tiene 16 conmutadores (2-1 a
2-16) del tipo 32 x 32 (32 x 32 SW) que tienen cada
uno 32 entradas iguales en número a los conmutadores de la fase de
entrada SW1 y 32 salidas iguales en número a los conmutadores de la
fase de salida SW3, que están dispuestos en paralelo. Un conmutador
de tipo 16 x 16 intercambia selectivamente señales digitales de 16
líneas con señales digitales de 16 líneas. Un conmutador de tipo 32
x 32 intercambia selectivamente señales digitales de 32 líneas con
señales digitales de 32 líneas. El número de conmutadores de la fase
media SW2 es P + Q (P y Q son números naturales). El número de
entradas para un grupo de un conmutador de la fase de entrada SW1 es
P (P es un número natural). El número de salidas para un grupo de
un conmutador de la fase de salida SW3 es Q (Q es un número
natural).
En la fase de entrada SW1, las señales digitales
del grupo de operación de ocho canales son introducidas en ocho
(N/2) líneas de, por ejemplo, un conmutador 1-1, y
las señales digitales del grupo de derivación de ocho canales que
son diferentes de las del grupo de operación son introducidas en las
ocho (N/2) líneas restantes del conmutador 1-1. En
la fase de entrada SW1, las 16 líneas de salida de un conmutador
1-1 están conectadas a las líneas de entrada de los
conmutadores 2-1 a 2-16 de la fase
media SW2, respectivamente. Esto también se aplica a los
conmutadores restantes 1-2 a 1-32 de
la fase de entrada SW1.
En la fase de salida SW3, los conmutadores
2-1 a 2-16 de la fase media SW2
están conectados a las 16 líneas de entrada de un conmutador
3-1, respectivamente. Esto también se aplica a los
conmutadores restantes 3-2 a 3-32
de la fase de salida SW3.
\newpage
El número de conmutadores de cada una de las
fases de entrada SW1 y de salida SW3 depende del número de señales
digitales distribuidas por los distribuidores (YB1 a YB256) YB y los
números máximos de entradas y salidas de un conmutador, y es por lo
tanto 32 = (2 x 256/16).
A continuación se describirá el funcionamiento
de la sección de conmutadores matriciales MSW mostrada en la Fig.
11 en el modo normal.
Las señales digitales de ocho canales son
introducidas en cada uno de los conmutadores 1-1 a
1-32 de la fase de entrada SW1. Las señales
digitales de ocho canales son generadas desde cada uno de los
conmutadores 3-1 a 3-32 de la fase
de salida SW3. Cuando el número de entradas de un conmutador
1-1 de la fase de entrada SW1 es ocho, y el número
de salidas de un conmutador 3-1 de la fase de salida
SW3 es ocho, la fase media SW2 puede construir 15 (8 + 8 - 1)
conmutadores antibloqueo 2-1 a 2-15.
El conmutador 2-16 de la fase media SW2 funciona
como conmutador sobrante para proporcionar una derivación.
En conjunto, la sección de conmutadores
matriciales MSW tiene una estructura acoplada indirectamente, como
se muestra en la Fig. 11. El patrón de conexión entre las líneas de
salida del grupo de derivación (1B a 256B) de los distribuidores
(YB1 a YB256) YB y los conmutadores 1-1 a
1-32 de la fase de entrada SW1, y el patrón de
conexión entre los conmutadores 3-1 a
3-32 de la fase de salida SW3 y los selectores (SR1
a SR256) SR son simplemente ejemplos. Puede usarse otro patrón.
A continuación se describirá el funcionamiento
de la disposición anterior en caso de un fallo. Sólo se examinará
un único fallo.
Cuando, por ejemplo, el conmutador
1-3 de la fase de entrada SW1 falla, ocho entradas
de cada uno de los conmutadores normales restantes
1-1, 1-2 y 1-4 a
1-32 deben proveer derivaciones para una señal
además de las ocho entradas originales del grupo de operación. En
este caso, el número de entradas de un conmutador de la fase de
entrada SW1 es nueve, y el número de salidas de un conmutador de la
fase de salida SW3 es ocho. La fase media SW2 debe tener 16 (9 + 8
- 1) conmutadores. Por consiguiente, se forman conmutadores
antibloqueo en conjunto.
Según la sección de conmutadores matriciales MSW
mostrada en la Fig. 11, las señales digitales de 256 canales son
distribuidas al grupo de operación y el grupo de derivación usando
los distribuidores de 2 salidas (YB1 a YB256) YB en unidades de un
canal e introducidas en la sección de conmutadores matriciales MSW.
En la sección de conmutadores matriciales MSW, el número de
conmutadores que han de estar dispuestos paralelamente en cada una
de las fases de entrada SW1 y de salida SW3 se determina basándose
en el número de señales digitales distribuidas y los números
máximos de entradas y salidas de los conmutadores que han de usarse.
Para la fase media SW2, el tipo de conmutadores que ha de usarse
puede seleccionarse basándose en los números totales de conmutadores
de la fase de entrada SW1 y la fase de salida SW3. El número de
conmutadores antibloqueo se determina basándose en los números de
entradas y salidas de un conmutador de cada una de las fases de
entrada SW1 y de salida SW3. La pluralidad de conmutadores
antibloqueo y un conmutador de derivación están dispuestos en
paralelo.
Las señales digitales del grupo de operación de
256 canales y las señales digitales del grupo de derivación de 256
canales, que son distribuidas por los distribuidores (YB1 a YB256)
YB, son introducidas en los conmutadores 1-1 a
1-32 de la fase de entrada SW1, de manera que las
señales de los grupos de operación y derivación de cada canal son
introducidas en conmutadores diferentes. Estas señales digitales
pasan a través de la fase media SW2 y son generadas desde los
conmutadores 3-1 a 3-32 de la fase
de salida SW3, de manera que las señales de los grupos de operación
y derivación de cada canal son generadas desde conmutadores
diferentes. Después de esto, las señales digitales del grupo de
operación y las señales digitales del grupo de derivación son
introducidas en los selectores correspondientes (SR1 a SR256) SR en
unidades de un canal. Se genera selectivamente uno de los dos
grupos.
La sección de conmutadores matriciales MSW se
diseña para que tenga una escala de circuito mínima basándose en el
número de señales digitales que han de ser distribuidas y el tipo de
conmutadores que han de usarse en cada una de las fases de entrada
SW1 y de salida SW3, y puede minimizarse el número de conmutadores.
En esta realización, se usan conmutadores de tipo 16 x 16.
La escala de circuito de un conmutador de tipo
16 x 16 es aproximadamente 1/4 de la de un conmutador de tipo 32 x
32. La sección de conmutadores matriciales MSW tiene una escala de
circuito que corresponde a 32 conmutadores del tipo 32 x 32, que es
1/2 o menos de la escala convencional que corresponde a 72
conmutadores. Los distribuidores y selectores también pueden ser 2
: 1. Cuando ha de formarse un gran aparato, la escala de circuito
puede ser mucho menor, y puede realizarse un aparato fiable con
bajo consumo de potencia. Las señales digitales del grupo de
operación y las señales digitales del grupo de derivación son
introducidas en diferentes conmutadores de la sección de
conmutadores matriciales MSW, respectivamente, y generadas desde
diferentes conmutadores, respectivamente, de manera que las señales
de los grupos de operación y derivación de cada canal son
introducidas y generadas en y desde diferentes conmutadores. Por
esta razón, cuando la señal digital de un cierto canal tiene un
error o un conmutador falla, puede proveerse inmediatamente una
derivación, lo que tiene como resultado un aumento de la
fiabilidad.
En la sección de conmutadores matriciales MSW
mostrada en la Fig. 11, para un conmutador de la fase de entrada
SW1, las señales digitales del grupo de operación son introducidas
en ocho líneas de las 16 entradas como máximo, y las señales
digitales del grupo de derivación de canales diferentes de los del
grupo de operación son introducidas en las ocho líneas restantes.
Con esta disposición, un conmutador de la fase de entrada SW1 puede
ser compartido por el grupo de operación y el grupo de derivación.
Además, puede prevenirse la omisión de canal en caso de un fallo de
conmutador. Como no tienen que dedicarse conmutadores a cada uno de
los grupos de operación y de derivación, puede disminuirse el
número de conmutadores.
En la sección de conmutadores matriciales MSW,
la pluralidad de líneas de salida (16 líneas) de un conmutador de
la fase de entrada SW1 están conectadas a las líneas de entrada de
diferentes conmutadores de la fase media SW2, respectivamente.
Además, las líneas de salida de los diferentes conmutadores
2-1 a 2-16 de la fase media SW2
están conectadas a las líneas de entrada (16 líneas) de un
conmutador de la fase de salida SW3, respectivamente. Cuando las
señales digitales del grupo de operación son introducidas en ocho
líneas de un conmutador de la fase de entrada SW1, y las señales
digitales del grupo de derivación son introducidas en las ocho
líneas restantes, pueden formarse independientemente una vía para
el grupo de operación y una vía para el grupo de derivación en la
fase media SW2.
La Fig. 12 es un diagrama de bloques de circuito
que muestra una sección de conmutadores matriciales según otra
realización más de la presente invención. Los mismos números de
referencia que en la Fig. 11 indican las mismas partes en la Fig.
12, y se omitirá una descripción detallada de las mismas. Sólo se
ilustran señales del grupo de operación, y se omiten señales del
grupo de derivación. La disposición del grupo de derivación es la
misma que en la Fig. 11.
En la sección de conmutadores matriciales
mostrada en la Fig. 12, se forma una fase de entrada SW1 disponiendo
paralelamente 16 módulos conmutadores 4-1 a
4-16 del tipo 32 x 32 (32 x 32 SW). Se forma una
fase de salida SW3 disponiendo paralelamente 16 módulos
conmutadores 5-1 a 5-16 del tipo 32
x 32.
Como concepto básico de formación de los módulos
conmutadores 4-1 a 4-16 y
5-1 a 5-16, los números máximos de
entradas y salidas de un conmutador de cada una de las fases de
entrada SW1 y de salida SW3 se hacen iguales a los de un conmutador
de la fase media SW2. Basándose en este concepto, se combina una
pluralidad de conmutadores de la fase de entrada SW1 para formar un
módulo de conmutadores. Se combina una pluralidad de conmutadores
de la fase de salida SW3 para formar un módulo de conmutadores.
Más específicamente, como se muestra en la Fig.
13, cada uno de los módulos conmutadores 4-1 a
4-16 y 5-1 a 5-16
se forma combinando dos conmutadores de tipo 16 x 16 descritos en la
realización mostrada en la Fig. 11. En este caso, como todos los
conmutadores de la sección de conmutadores matriciales pueden
formarse usando conmutadores de tipo 32 x 32, puede formarse en un
chip una sección de conmutadores matriciales MSW. Esto puede
contribuir a la reducción adicional de tamaño y coste del
aparato.
En las realizaciones descritas con referencia a
las Figs. 10 a 13, se emplea la estructura de tres fases que
comprende la fase de entrada SW1, la fase media SW2 y la fase de
salida SW3. Sin embargo, pueden usarse tres fases o más mientras
que el número de fases sea impar. Para el tipo de conmutadores, los
tipos de distribuidores y selectores, la estructura de conexión de
la sección de conmutadores matriciales, y el tipo de señales
digitales que han de procesarse también, pueden hacerse diversos
cambios y modificaciones.
Según las realizaciones descritas con referencia
a las Figs. 10 a 13, en una gran sección de conmutadores
matriciales, puede disminuirse el número de conmutadores, y pueden
reducirse las escalas de circuito de los distribuidores y
selectores. Por consiguiente, puede realizarse un aparato de
conmutación de señal compacto y fiable con un bajo consumo de
potencia.
Claims (17)
1. Un sistema de conmutación de vía de
transmisión en serie caracterizado por comprender:
una sección de conmutadores (16) que tiene una
pluralidad de líneas de entrada (IL) y una pluralidad de líneas de
salida (OL) para realizar conmutación de línea entre las líneas de
entrada y las líneas de salida;
una pluralidad de primeras vías de transmisión
en serie (14) conectadas a las líneas de entrada,
respectivamente;
circuitos separadores de entrada (12) conectados
a dispositivos de comunicación del lado de entrada (IA) y
terminales de las primeras vías de transmisión en serie,
respectivamente, para ecualizar señales de transmisión procedentes
de dichos dispositivos de comunicación del lado de entrada y enviar
las señales a las primeras vías de transmisión en serie;
una pluralidad de segundas vías de transmisión
en serie (15) conectadas a las líneas de salida,
respectivamente;
circuitos separadores de salida (13) conectados
a dispositivos de comunicación del lado de salida (OB) y terminales
de las segundas vías de transmisión en serie, respectivamente, para
ecualizar señales de transmisión procedentes de las segundas vías
de transmisión en serie y enviar las señales a dichos dispositivos
de comunicación del lado de salida; y
una sección receptora (17) insertada entre las
primeras vías de transmisión en serie (14) y las líneas de entrada
(IL) para recibir las señales de transmisión procedentes de las
primeras vías de transmisión en serie y suministrar las señales a
las líneas de entrada.
2. El sistema según la reivindicación 1,
caracterizado por comprender además una sección transmisora
(18) insertada entre las líneas de salida (OL) y las segundas vías
de transmisión en serie (15) para recibir las señales de
transmisión procedentes de las líneas de salida y suministrar las
señales a las segundas vías de transmisión en serie.
3. El sistema según la reivindicación 2,
caracterizado porque dicha sección receptora y dicha sección
transmisora comprenden una sección receptora óptica (17) y una
sección transmisora óptica (18), respectivamente, y vías de
transmisión de la primera y segunda vías de transmisión en serie
(14, 15), conectadas a dicha sección receptora óptica y dicha
sección transmisora óptica, comprenden cables de fibra óptica.
4. El sistema según la reivindicación 3,
caracterizado porque los circuitos separadores de dichos
circuitos separadores de entrada y salida (12, 13), conectados a
dichos cables de fibra óptica, tienen una función de convertir una
señal óptica en una señal eléctrica o viceversa.
5. El sistema según una cualquiera de las
reivindicaciones 1 a 4, caracterizado porque dichos circuitos
separadores de entrada (12) comprenden un circuito separador
diseñado para que sea compatible con diferentes velocidades de
transferencia, y dichos circuitos separadores de salida (13)
comprenden un circuito separador diseñado para que sea compatible
con diferentes velocidades de transferencia.
6. El sistema según la reivindicación 5,
caracterizado porque dicho circuito separador diseñado que
sea compatible con una pluralidad de velocidades de transferencia
tiene una función de establecer selectivamente una velocidad de
transmisión de acuerdo con un dispositivo de comunicación
conectado.
7. El sistema según una cualquiera de las
reivindicaciones 1 a 6, caracterizado porque dicha sección de
conmutadores comprende una sección de conmutadores matriciales (16)
que tiene una pluralidad de conmutadores (21) dispuestos en un
formato de matriz.
8. El sistema según la reivindicación 1,
caracterizado porque dicha sección de conmutadores
comprende
un conmutador (21) que tiene una pluralidad de
partes de entrada y una pluralidad de partes de salida para
realizar conmutación de línea entre dichas partes de entrada y
partes de salida,
miembros de expansión de bandas de frecuencia
(61 a 6Y) conectados a dichas partes de salida, respectivamente,
para aumentar una ganancia de características de frecuencia del lado
de alta frecuencia de cada una de las señales de transmisión
procedentes de dichas partes de salida, y
amplificadores separadores (71 a 7Y) conectados
a dichos miembros de expansión de banda de frecuencias para separar
las señales de transmisión procedentes de dichos miembros de
expansión de banda de frecuencias y enviar las señales a las líneas
de salida, respectivamente.
9. El sistema según la reivindicación 1,
caracterizado porque dicha sección de conmutadores
comprende
un conmutador (21) que tiene una pluralidad de
partes de entrada y una pluralidad de partes de salida para
realizar conmutación de línea entre dichas partes de entrada y
partes de salida,
miembros de conversión (411 a 41Y) conectados a
dichas partes de salida para convertir señales de transmisión
procedentes de dichas partes de salida en pares de señales
diferenciales positivas y negativas, respectivamente,
pares de miembros de expansión de banda de
frecuencias (421 a 42Y) conectados a dichos miembros de conversión,
respectivamente, para aumentar una ganancia de características de
frecuencia del lado de alta frecuencia de cada una de las señales
diferenciales positivas y negativas procedentes de dichos miembros
de conversión, y
amplificadores separadores (51 a 5Y) conectados
a dichos pares de miembros de expansión de banda de frecuencias
para combinar las señales de transmisión procedentes de los pares de
miembros de expansión de banda de frecuencias en señales
individuales, separar las señales individuales y enviar las señales
a las líneas de salida, respectivamente.
10. El sistema según la reivindicación 8 ó 9,
caracterizado porque dicho miembro de expansión de banda de
frecuencias (421 a 42Y) comprende un filtro de paso alto.
11. El sistema según la reivindicación 10,
caracterizado porque dicho filtro de paso alto comprende una
resistencia y un condensador que están conectados en paralelo.
12. El sistema según la reivindicación 1,
caracterizado porque dicha sección de conmutadores
comprende
un conmutador (21) que tiene una pluralidad de
partes de entrada y una pluralidad de partes de salida para
realizar conmutación de línea entre dichas partes de entrada y
partes de salida, y
amplificadores separadores (30) conectados a
dichas partes de salida para separar las señales de transmisión
procedentes de dichas partes de salida y enviar las señales a las
líneas de salida, respectivamente, y
en el que una velocidad de funcionamiento de
dicho conmutador se establece para que no sea inferior a 100 veces
una tasa de bits de una señal digital que ha de ser introducida en
dicha parte de entrada.
13. El sistema según la reivindicación 1,
caracterizado porque
(a) dicha sección receptora tiene Li (Li es un
número natural) distribuidores (YB1 a YB256) para distribuir
señales digitales de Li canales a un primer grupo (1A a 256A) y un
segundo grupo (1B a 256B) en unidades de un canal,
(b) dicha sección de conmutadores comprende
una fase de entrada (SW1) formada disponiendo
paralelamente una pluralidad de conmutadores y que tiene un total
de al menos 2Li (Li es un número natural) entradas, teniendo cada
conmutador un número máximo N (N es un número natural) de entradas
y un número máximo M (M es un número natural) de salidas,
una fase de salida (SW3) formada disponiendo
paralelamente una pluralidad de conmutadores y que tiene un total
de al menos 2Lo (Lo es un número natural) salidas, teniendo cada
conmutador el número máximo N de entradas y el número máximo M de
salidas, y
una fase media (SW2) insertada entre dicha fase
de entrada y dicha fase de salida y formada disponiendo
paralelamente (P + Q) (donde P (P es un número natural) es el
número de entradas de un conmutador de dicha fase de entrada para
uno de dichos grupos, y Q (Q es un número natural) es el número de
salidas de un conmutador de dicha fase de salida para uno de dichos
grupos) conmutadores que tienen el mismo número de entradas que el
número total de salidas de dichos conmutadores de dicha fase de
entrada y el mismo número de salidas que el número total de
entradas de dichos conmutadores dicha fase de salida,
en el que las señales digitales de dichos primer
y segundo grupos de cada uno de los Li canales, que están
distribuidos por dicha sección receptora, son introducidas en
conmutadores de dicha fase de entrada diferentes entre sí entre
dichos grupos, se pasan a través de dicha pluralidad de conmutadores
de dicha fase media, y son generadas desde conmutadores de dicha
fase de salida diferentes entre sí entre dichos grupos, y
(c) dicha sección transmisora tiene Lo
selectores (SR1 a SR256) de manera que las señales digitales de
dichos primer y segundo grupos, que se generan desde conmutadores
de dicha sección de conmutadores diferentes entre sí entre dichos
grupos, se introducen en selectores correspondientes, y la señal
digital de uno de dichos grupos se genera selectivamente.
14. El sistema según la reivindicación 13,
caracterizado porque el número de conmutadores de dicha fase
de entrada (SW1) es (2Li/N), y el número de conmutadores de dicha
fase de salida (SW3) es (2Lo/M).
15. El sistema según la reivindicación 13,
caracterizado porque las señales digitales de dicho primer
grupo (1A a 256A) son introducidas en N/2 líneas de un conmutador
de dicha fase de entrada (SW1), y las señales digitales de dicho
segundo grupo (1B a 256B) de canales diferentes de los de dicho
primer grupo son introducidas en N/2 líneas restantes.
16. El sistema según la reivindicación 13,
caracterizado porque una pluralidad de líneas de salida de un
conmutador de dicha fase de entrada (SW1) están conectadas a las
líneas de entrada de diferentes conmutadores de dicha fase media
(SW2), respectivamente, y una pluralidad de líneas de entrada de un
conmutador de dicha fase de salida (SW3) están conectadas a las
líneas de salida de diferentes conmutadores de dicha fase media
(SW2), respectivamente.
17. El sistema según la reivindicación 13,
caracterizado porque se combina una pluralidad de
conmutadores de dicha fase de entrada (SW1) para formar un módulo
de conmutadores (4-1), y se combina una pluralidad
de conmutadores de dicha fase de salida (SW3) para formar un módulo
de conmutadores de manera que el número máximo de entradas y el
número máximo de salidas de un conmutador de cada una de dichas
fases de entrada (SW1) y de salida (SW3) se hacen iguales al número
máximo de entradas y el número máximo de salidas de un conmutador
de dicha fase media (SW2).
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| NL1032686C2 (nl) * | 2006-10-16 | 2008-04-22 | Avi Dr Me Holding B V | Interactief videoredactiesysteem dat op afstand werkt. |
| CN107645638B (zh) * | 2017-09-22 | 2019-10-11 | 北京嗨动视觉科技有限公司 | 视频处理器和背板通信方法 |
| WO2021147005A1 (zh) * | 2020-01-22 | 2021-07-29 | 华为技术有限公司 | 一种用于执行重定时的装置以及路径切换的方法 |
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|---|---|---|---|---|
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| JPS61146015A (ja) | 1984-12-20 | 1986-07-03 | Fujitsu Ltd | 可変分周器 |
| JPS6270706A (ja) | 1985-09-25 | 1987-04-01 | Nippon Kokan Kk <Nkk> | 管溶接部の溶込み不足高さ測定方法 |
| JPS62123889A (ja) | 1985-11-22 | 1987-06-05 | Nec Corp | 高速通話路 |
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| JPH02164123A (ja) | 1988-12-19 | 1990-06-25 | Tooa Kogyo Kk | 映像切換装置 |
| DE8905982U1 (de) | 1989-05-12 | 1989-07-13 | Siemens AG, 1000 Berlin und 8000 München | Mehrstufige Koppeleinrichtung |
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| JPH04165866A (ja) | 1990-10-30 | 1992-06-11 | Nec Corp | バッファメモリ回路 |
| US5204982A (en) | 1990-11-14 | 1993-04-20 | Gte Laboratories Incorporated | Method and apparatus for digital switching of fm signals with reduced crosstalk |
| US5361255A (en) * | 1991-04-29 | 1994-11-01 | Dsc Communications Corporation | Method and apparatus for a high speed asynchronous transfer mode switch |
| JPH0563734A (ja) | 1991-08-28 | 1993-03-12 | Nec Corp | データ通信装置 |
| JPH05308686A (ja) | 1992-04-28 | 1993-11-19 | Nec Corp | 異速度分岐多重回路 |
| AU675302B2 (en) * | 1993-05-20 | 1997-01-30 | Nec Corporation | Output-buffer switch for asynchronous transfer mode |
| EP0706297A1 (en) * | 1994-10-07 | 1996-04-10 | International Business Machines Corporation | Method for operating traffic congestion control in a data communication network and system for implementing said method |
| JPH08191416A (ja) | 1995-01-10 | 1996-07-23 | Sony Corp | デジタル映像音声処理装置 |
| KR0163146B1 (ko) | 1995-10-31 | 1998-12-01 | 유기범 | 디지탈 전전자 교환기의 No.7 신호처리장치 |
| US5768257A (en) * | 1996-07-11 | 1998-06-16 | Xylan Corporation | Input buffering/output control for a digital traffic switch |
| JP2978844B2 (ja) * | 1997-07-01 | 1999-11-15 | 日本電気株式会社 | バックプレッシャ型ａｔｍスイッチ |
| US6359883B1 (en) * | 1998-06-23 | 2002-03-19 | The Kohl Group, Inc. | Reducing the variability of the data rates of high-rate data streams in order to communicate such streams over a low-rate channel of fixed capacity |
| US6643294B1 (en) * | 1999-12-09 | 2003-11-04 | Verizon Laboratories Inc. | Distributed control merged buffer ATM switch |
-
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