JPH05308686A - 異速度分岐多重回路 - Google Patents

Abstract

(57)【要約】 【目的】 方路の追加等に小規模の変更で柔軟に対応で
き異速度分岐多重回路を提供する。 【構成】 ａ、ｂ、ｃは信号速度がばらばらな入力信号
であるが、それぞれを３つのＦＡ（１１−１〜１１−
３）で一旦内部フレームの高速信号に変換して各信号の
位相を揃え、それを内部フレームの１フレーム毎にｎビ
ットの並列信号へ変換し（１２−１〜１２−３）、この
３個のｎビット並列信号をマトリクス構成のＳＷ１３に
入力して所定のタイミングで分岐・配列変更・多重等を
行って２個のｎビット並列信号を形成し、これらをそれ
ぞれｎビットの直列信号へ変換し（１４−１、１４−
２）、その後１７−１と１７−２にてそれぞれのｎビッ
トの直列信号を内部フレームから本来のフレームへ、即
ち、所望の速度の信号の形にして出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号速度が異なる複数
のディジタル信号それぞれの中から情報チャネル中の情
報を伝送先別に分岐し同じ伝送先の情報信号（方路信
号）をそれぞれ所望の速度で多重化して出力する異速度
分岐多重回路に関する。

【０００２】

【従来の技術】電話などの音声信号やデータ信号などの
通信信号のディジタル多重伝送では、通信信号を、まず
信号処理に容易なディジタル信号へ変換して１つの基本
信号に収容し、次いで行き先別に基準信号の複数本を集
め中継に適する大きな容量の伝送媒体に多重して伝送
し、相手目的地で分離復調する階梯方式が採用される。

【０００３】具体的には、今日、日本における代表的な
ディジタル伝送信号の階梯方式では、例えば音声などの
信号は、６４Ｋｂ／ｓのディジタル信号へ変換される
が、この６４Ｋｂ／ｓを基本チャネルとしこれを２４個
集めフレーム同期ビットを付加して１．５４４Ｍｂ／ｓ
の１次群速度インタフェースフレームが規定される。こ
れが前述した基本信号である。そして、中継伝送される
信号フレームとして、この１次群速度インタフェースフ
レームを４本集めた６．３１２Ｍｂ／ｓの２次群速度イ
ンタフェースフレームが規定され、以降順次高次群フレ
ームが規定され、中継伝送装置の簡略化が図られてい
る。

【０００４】ここで、各インタフェースフレームは、フ
レーム時間は共通の１２５μｓであるが、この単位フレ
ームに収容する基本チャネルの数に一定の関係を与えて
構成される。１次群速度インタフェースフレームでは基
本チャネルの２４個が収容され、２次群速度インタフェ
ースフレームでは基本チャネルの９６個（他に予備２
個）が収容される。

【０００５】つまり、各インタフェースフレームは、
１．５４４Ｍｂ／ｓ或は６．３１２Ｍｂ／ｓ等、信号速
度は異なるが単位フレーム時間が共通（１２５μｓ）し
かつそのフレーム中の各情報チャネルのビット数が等し
いディジタル信号となっているのである。

【０００６】そして、中継伝送装置または最終の送受信
装置では、例えば１次と２次の中低速度のインタフェー
スにおいて、集められた１次群フレームの中から伝送目
的地別に行き先を組替える方路編集を行い、配信等を行
うのである。この方路編集作業を行う回路が本発明が対
象とする異速度分岐多重回路である。

【０００７】従来の異速度分岐多重回路としては、例え
ば図７に示すものが知られている。図７において、ａ、
ｂ、ｃは、前述したように、単位フレーム時間が等しく
かつそのフレーム中の各情報チャネルのビット数が等し
いが信号速度の異なるディジタル信号であり、それぞ
れ、図８に示すように、２つの行き先（ｄ、ｅ）の情報
信号（方路信号）が設定される情報チャネルを包含して
いる。

【０００８】即ち、入力信号ａは方路信号ｄの２チャネ
ル（ｄ−２）と方路信号ｅの５チャネル（ｅ−１）の情
報を持つ（図８（ａ））。入力信号ｂは方路信号ｅの１
チャネル（ｅ−２）と方路信号ｄの２チャネル（ｄ−
３）の情報を持つ（図８（ｂ））。また、入力信号ｃは
方路信号ｄの３チャネル（ｄ−１）と方路信号ｅの１チ
ャネル（ｅ−３）の情報を持つ（図８（ｃ））。なお、
ｄ、ｅは、それぞれ伝送先で定まる任意速度のディジタ
ル信号であり、それぞれ、（ｄ−１）（ｄ−２）（ｄ−
３）、（ｅ−１）（ｅ−２）（ｅ−３）の順序で出力さ
れるようになっている。

【０００９】フレーム変換回路（ＦＡ）は、ＦＩＦＯメ
モリで構成され、ａ、ｂ、ｃの入力信号のフレーム同期
を確立しそれらに収容される情報チャネルの情報を識別
分離するものであるが、ａ、ｂ、ｃの入力信号は、それ
ぞれ２つの行き先の情報（方路信号）を持つので、入力
信号ａに対して２つのＦＡ（５１−１、５１−４）が、
入力信号ｂに対して２つのＦＡ（５１−２、５１−５）
が、入力信号ｃに対して２つのＦＡ（５１−３、５１−
６）がそれぞれ設けられる。

【００１０】例えば入力信号ａについて言えば、図外の
フレーム同期再生手段において入力信号ａに基づきフレ
ームタイミング信号が生成され、これに基づきＦＡ５１
−１にｄ−２を書き込むタイミング信号Ｗ_d-2(図８（Ｗ
_d-2 ））と、ＦＡ５１−４にｅ−１を書き込むタイミン
グ信号Ｗ_e-1(図８では図示省略）とがそれぞれ形成され
る。これにより、ＦＡ５１−１にはｄ−２が格納され、
ＦＡ５１−４にはｅ−１が格納される。同様に、ｂ、ｃ
の入力信号についても情報チャネルの情報の識別分離が
行われる。

【００１１】次に、読出タイミング発生回路（R TIM GE
N)５３は、各ＦＡに対し出力する読出信号を対応する書
込信号から１フレーム以上の時間経過後に発生するが、
図８（Ｒ_d-1 、Ｒ_d-2 、Ｒ_d-3)に示すように、ＦＡ５１
−３、同５１−１、同５１−２の順序でｄ方向の信号が
読み出される（図８（ａ（ｄ）、ｂ（ｄ）、ｃ
（ｄ））。

【００１２】従って、多重回路（MUX)５２−１には、ｄ
方向の信号が、ｃ（ｄ）、ａ（ｄ）、ｂ（ｄ）の順序で
入力するので、多重制御回路（MUX CONT）５４の制御下
にｄ方向の信号の多重化信号ｄ（Ｍ）を出力する（図８
（ｄ（Ｍ））。

【００１３】ＦＡ５６−１には、書込タイミング発生回
路（W TIM GEN ）５８から書込信号Ｗ_d-M が与えられ
（図８（Ｗ_d-M)）、多重化信号ｄ（Ｍ）がその先頭から
順に書き込まれる。またＦＡ５６−１には、図８（Ｒ
_d-M)に示すように、読出タイミング発生回路（Ｒ_d TIM
GEN)５７−１から読出信号Ｒ_d-M が与えられ、ＦＡ５６
−１に書き込まれたｄ方向の多重化信号が要求された所
望の速度で読み出される（図８（ｄ））。

【００１４】ｅ方向についても同様であって、ＦＡ５１
−４、同５１−５、５１−６には前述した手順で読出信
号（Ｒ_e-1 、Ｒ_e-2 、Ｒ_e-3)が読出タイミング発生回路
（RTIM GEN)５３から与えられるので（図８ではＲ_e-3
とこれに対するｃ（ｅ）のみを示す）、多重回路（MUX)
５２−２には、ｅ方向の信号が、ａ（ｅ）、ｂ（ｅ）、
ｃ（ｅ）の順序で入力する。そして、多重制御回路（MU
X CONT）５４の制御下にｅ方向の信号の多重化信号ｅ
（Ｍ）が出力される（図８（ｅ（Ｍ））。

【００１５】ＦＡ５６−２には、書込タイミング発生回
路（W TIM GEN ）５８から書込信号Ｗ_e-M が与えられ
（図８（Ｗ_e-M ））、多重化信号ｅ（Ｍ）がその先頭か
ら順に書き込まれる。またＦＡ５６−２には、図８（Ｒ
_e-M)に示すように、読出タイミング発生回路（Ｒ_e TIM
GEN ）５７−２から読出信号Ｒ_e-M が与えられ、ＦＡ５
６−２に書き込まれたｅ方向の多重化信号が要求された
所望の速度で読み出される（図８（ｅ））。

【００１６】なお、５３、５４、５７−１、５７−２及
び５８の各発生回路は、タイミング発生回路５５から所
要のタイミング信号を得てそれぞれの動作を実現するよ
うになっている。

【００１７】

【発明が解決しようとする課題】上述した従来の異速度
分岐多重回路では、フレーム変換回路を信号分岐単位に
設けているので、方路を増加する必要のある場合はフレ
ーム変換回路をその増加する方路数分増やす必要があ
り、回路規模が増大するだけでなく、書き込みや読み出
しのタイミング生成が複雑となる。つまり、方路の追加
等に小規模の変更で柔軟に対応できないという問題があ
る。

【００１８】また、分岐すべき信号や多重すべき信号
は、実際には常時連続とは限らず不連続となる場合もあ
るが、上述した従来の異速度分岐多重回路では、不連続
の場合は隙間を設けて処理しなければならず、無駄が生
ずるという問題がある。更に、実際の信号処理では、方
路信号の多重において配列順序を入れ換えたい場合が起
こるが、かかる要求には応じられないという問題もあ
る。

【００１９】本発明の目的は、方路の追加等に小規模の
変更で柔軟に対応でき、方路信号の連続不連続を問わず
効率よく処理ができ、かつ、配列順序の入れ換えも簡単
に行うことのできる異速度分岐多重回路を提供すること
にある。

【００２０】

【課題を解決するための手段】前記目的を達成するため
に、本発明の異速度分岐多重回路は次の如き構成を有す
る。即ち、本発明の異速度分岐多重回路は、１フレーム
の時間長が等しくかつそのフレーム中の各情報チャネル
の情報信号のビット数は等しくｍであるが信号速度が異
なるＭ個のディジタル信号それぞれの中から情報チャネ
ルの情報信号を伝送先（伝送先の種類数をＫとする）別
に分岐し同じ伝送先の情報情報をそれぞれ所望の速度で
多重化して出力する異速度分岐多重回路であって； こ
の異速度分岐多重回路は、並列的に入力する前記Ｍ個の
ディジタル信号のそれぞれをｎビット（ｎ≧ｍ）で構成
されるフレームであってＭ個のディジタル信号中の最高
速度よりも早い速度の内部フレームへ変換するＭ個のフ
レーム変換手段と； 前記Ｍ個のフレーム変換手段それ
ぞれの出力を内部フレーム単位にｎビットの並列信号と
して記憶するＭ個の直列−並列変換手段と； 前記Ｍ個
の直列−並列変換手段それぞれの出力を切替制御信号に
従って同じ伝送先の情報チャネルの情報を含むｎビット
の並列信号のＬ個（Ｌ≦Ｋ）に組替えて出力するマトリ
クス構成のチャネル切替手段と； 前記マトリクスの選
択位置を分岐すべき情報信号や多重すべき順序等に応じ
て指定する前記切替制御信号を出力する切替制御手段
と； 前記Ｌ個の並列信号のそれぞれを直列信号へ変換
するＬ個の並列−直列変換手段と；前記Ｌ個の並列−直
列変換手段それぞれの出力を所望の信号速度へ変換する
Ｌ個のフレーム変換手段と； を備えたことを特徴とす
るものである。

【００２１】

【作用】次に、前記の如く構成される本発明の異速度分
岐多重回路の作用を説明する。本発明では、信号速度が
ばらばらなＭ個の入力信号のそれぞれを一旦内部フレー
ムの信号に変換し各信号の位相を揃え、それを内部フレ
ームの１フレーム毎にｎビットの並列信号へ変換し、こ
のＭ個のｎビット並列信号をマトリクス構成のチャネル
切替手段に入力して所定のタイミングで分岐・配列変更
・多重等を行ってＬ個のｎビット並列信号を形成し、こ
のＬ個のｎビット並列信号をそれぞれｎビットの直列信
号へ変換した後、それぞれのｎビットの直列信号を内部
フレームから本来のフレームへ、即ち、所望の速度の信
号の形にして出力する。

【００２２】従って、入出力の本数や条件の変更ではな
く、方路の追加変更、出力の順序や出力先の変更あるい
は方路信号を連続的に出力するか不連続的に出力するか
等であれば、マトリクスへの切替制御信号の内容変更で
容易に対応できる。また、入出力の本数や条件の変更に
ついては、大幅な構成変更を要せず、基本構成の形態を
維持した小規模の変更で簡単に対応できる。なお、各構
成要素は単純な構成でであり集積化が可能である。従っ
て、多様な要求に柔軟に対応でき、かつ、経済的な異速
度分岐多重回路を提供できる利点がある。

【００２３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係る異速度分岐多重
回路を示す。本実施例回路は、入力信号及び出力信号が
従来と同様である場合の構成を示す。即ち、３つ（Ｍ＝
３）の入力信号（ａ、ｂ、ｃ）は、それぞれ信号速度は
異なるが、１フレームの時間長が等しくかつそのフレー
ム中の各情報チャネル（タイムスロット）のビット数が
等しいディジタル信号である。

【００２４】具体的には、１フレームは例えば１２５μ
ｓであり、そのフレーム中の各情報チャネルのビット数
は等しく８ビット（ｍ＝８）であるが、３つの入力信号
（ａ、ｂ、ｃ）の情報チャネル数はそれぞれ異なる、つ
まり、信号速度が異なる。そして、従来例と同様に、２
つ（Ｋ＝２）の行き先（ｄ、ｅ）の情報信号（方路信
号）が設定される情報チャネルを包含している（図２
（ａ）（ｂ）（ｃ））。

【００２５】即ち、入力信号ａは方路信号ｄの２チャネ
ル（ｄ−２）と方路信号ｅの５チャネル（ｅ−１）の情
報を持つ（図２（ａ））。入力信号ｂは方路信号ｅの１
チャネル（ｅ−２）と方路信号ｄの２チャネル（ｄ−
３）の情報を持つ（図２（ｂ））。また、入力信号ｃは
方路信号ｄの３チャネル（ｄ−１）と方路信号ｅの１チ
ャネル（ｅ−３）の情報を持つ（図２（ｃ））。そし
て、それぞれ、（ｄ−１）（ｄ−２）（ｄ−３）、（ｅ
−１）（ｅ−２）（ｅ−３）の順序で出力されるとす
る。

【００２６】回路構成としては、まず、ａ、ｂ、ｃの３
つの入力信号のフレーム同期を確立しそれらに収容され
る情報チャネルの情報を識別分離すべく、従来と同様に
入力段にフレーム変換回路（ＦＡ）を設けるが、本発明
では、方路信号数とは無関係に各入力信号毎に１つのフ
レーム変換回路（ＦＡ）を設ける。つまり、１１−１、
１１−２、１１−３の３つのフレーム変換回路（ＦＡ）
を設けてある。

【００２７】そして、各ＦＡ毎に直列−並列変換回路
（Ｓ／Ｐ）を設け、この３つのＳ／Ｐ（１２−１〜１２
−３）の出力をチャネル・マトリクス・スイッチ（Ｓ
Ｗ）１３に与える。方路は２つであるので、ＳＷ１３の
出力は２つである。従って、出力段には、１４−１と１
４−２の２つの並列−直列変換回路（Ｐ／Ｓ）、１７−
１と１７−２の２つのフレーム変換回路（ＦＡ）を設け
てある。

【００２８】なお、以上の各回路は、タイミング発生回
路（TIM GEN)１６、スイッチ制御回路（SW CONT)１５、
読出タイミング発生回路（Ｒ_e TIM GEN)１８−２、読出
タイミング発生回路（Ｒ_d TIM GEN)１８−１の対応する
回路からタイミング信号を受けて動作する。

【００２９】１１−１、１１−２、１１−３の３つのフ
レーム変換回路（ＦＡ）は、従来と同様ＦＩＦＯメモリ
で構成され、これらには書込信号（Ｗ_a 、Ｗ_b 、Ｗ_c)が
図外で従来と同様の形式で形成され入力する。これによ
り対応する入力信号がその先頭チャネルから順に最終チ
ャネルまでの１フレーム分が格納される。

【００３０】そして、全ての情報の書き込みが終了し入
力信号の１フレーム以上の時間が経過すると、TIM GEN
１６から各ＦＡに共通の読出信号１０１が与えられ、各
ＦＡでは同一のタイミング（図２（Ｗ））で読み出しが
開始され、１フレーム分の信号が読み出される。

【００３１】各ＦＡからの読み出しは、どの入力信号の
情報信号も完全に読み取ることができるようにするた
め、３つの入力信号（ａ、ｂ、ｃ）の中の最高速度より
も早い速度で行い、入力信号の１フレーム分がｎビット
（ｎ≧ｍ）構成である内部フレームの信号へ変換され出
力される。

【００３２】これにより、各ＦＡからは、互いに同期し
たタイミングで１内部フレーム分のデータが読み出され
る（ａ（１）、ｂ（１）、ｃ（１））。このとき、ｎ＞
ｍの場合は、データの読み出しはｍチャネルまで行わ
れ、その後最終のｎチャネルまでは“０”等のダミーデ
ータを読み出すことになる。

【００３３】最終のｎチャネルの読み出しを終了する
と、次の入力フレームのタイミングまで読み出しを停止
する。この操作により、各ＦＡの出力は、信号速度とタ
イムスロットとが揃うことになる（図２（ａ（１）、ｂ
（１）、ｃ（１））。

【００３４】１２−１、１２−２、１２−３の３つの直
列−並列変換回路（Ｓ／Ｐ）は、対応するＦＡからの出
力（ｎビット並列信号）を、TIM GEN １６から共通に与
えられるＳ／Ｐ変換信号１０２に従って各チャネルを１
ビット毎にタイムスロットｎまでを並列に展開し、即ち
ｎビット並列信号へ変換記憶し出力する。なお、以上の
変換動作は、Ｓ／Ｐ変換信号１０２の一部として与えら
れる同期信号（図２（Ｗ））に同期してフレーム単位に
行われる。

【００３５】チャネル・マトリクス・スイッチ（ＳＷ）
１３は、３つのＳ／Ｐ（１２−１〜１２−３）それぞれ
の出力並列信号をSW CONT １５からの切替制御信号１０
３に従って同じ伝送先の情報チャネルの情報を含むｎビ
ットの並列信号の２個（Ｌ＝２）に組替えて出力する。

【００３６】具体的には、ＳＷ１３は、例えば図３に示
すように、横列（入力）がｎ×３ビット、縦列（出力）
がｎ×２ビットのマトリクス構成のもので、マトリクス
の各交点位置に３ステート・バッファを配置し、切替制
御信号１０３により各３ステート・バッファを個別に制
御して交点位置の接離をし、（Ａ−１〜Ａ−ｎ）（Ｂ−
１〜Ｂ−ｎ）（Ｃ−１〜Ｃ−ｎ）の３つのｎビット並列
信号を、（Ｄ−１〜Ｄ−ｎ）（Ｅ−１〜Ｅ−ｎ）２つの
ｎビット並列信号に組替えて出力する。

【００３７】なお、SW CONT １５は、TIM GEN １６から
のタイミング信号に基づきマトリクスの選択位置を分岐
すべき情報信号や多重すべき順序等に応じて指定して前
記切替制御信号１０３を出力する。

【００３８】図４は、ＳＷ１３の具体的な制御態様を示
す。図３との関係を言えば、Ａ→ａ、Ｂ→ｂ、Ｃ→ｃで
ある。例えば方路信号ｅの並列信号は次のようにして形
成する。図４の右欄に示すように、ｅ−１の「１」から
「５」の信号は入力信号ａに含まれ、ｅ−２の「１」の
信号は入力信号ｂに含まれ、ｅ−３の「１」の信号は入
力信号ｃに含まれている。従って、ＳＷ１３の制御は、
入力信号のａ、ｂ、ｃの順序で行われる。

【００３９】まず、ｅ−１の信号をＳ／Ｐ１２−１の出
力（ａ（１）−１〜ａ（１）−ｎ））から取り出す場合
を説明する。ｅ−１の「１」から「５」の信号は、Ｓ／
Ｐ１２−１では、第３番目（ａ（１）−３）から第７番
目（ａ（１）−７）の記憶エリアに格納され、これがＳ
Ｗ１３の入力Ａ−３から同Ａ−７に与えられている。

【００４０】従って、ＳＷ１３では、入力Ａ−３から同
Ａ−７と出力Ｅ−１から同Ｅ−５の各交点位置の３ステ
ートバッファ（以下、「スイッチ」）を順に操作してこ
のｅ−１の信号を取り込み、Ｅ−１からＥ−５に出力す
る。

【００４１】続いて、ｅ−２の信号「１」は、Ｓ／Ｐ１
２−２では、第１番目（ｂ（１）−１）の記憶エリアに
格納され、これがＳＷ１３の入力Ｂ−１に与えられてい
る。

【００４２】従って、ＳＷ１３では、ａ（１）に関する
５回のスイッチ操作に後続した６回目に、入力Ｂ−１と
出力Ｅ−６の交点位置のスイッチを操作してｅ−２の信
号を取り込み、Ｅ−６に出力する。同様に、ｃ（１）の
信号からは、入力Ｃ−４と出力Ｅ−７の交点位置のスイ
ッチを操作してｅ−３の信号を取り込み、Ｅ−７に出力
する。方路信号ｄについても同様の手順で、入力信号の
ｃ、ａ、ｂの順にスイッチの操作がなされ、方路信号ｄ
の７つの信号がＤ−１〜Ｄ−７に出力される。なお、Ｄ
−８〜Ｄ−ｎ及びＥ−８〜Ｅ−ｎには“０”が出力され
る。

【００４３】次に、１４−１と１４−２の２つのＰ／Ｓ
では、TIM GEN １６から共通に与えられるＰ／Ｓ変換信
号１０４に従ってＳＷ１３の２つのｎビット並列信号出
力の対応するものをｎビット直列信号へ変換する（図５
のｄ（１）、ｅ（１））。ＳＷ１３における選択操作に
より、方路信号が入力信号の何れの情報チャネルに配置
されていても適正な配列に並べ替えされることが理解で
きる。

【００４４】次いで、１７−１と１７−２の２つのＦＡ
では、TIM GEN １６から共通に与えられる書込信号１０
５に従って２つのＰ／Ｓの対応するｎビット直列信号を
取り込む。そして、ＦＡ１７−１は、Ｒ_d TIM GEN １８
−１から読出信号１０６−１を受けて、ＦＡ１７−２
は、Ｒ_e TIM GEN １８−２から読出信号１０６−２を受
けて、それぞれ所定の信号速度で方路信号（ｄ、ｅ）を
読み出し出力する。

【００４５】Ｒ_d TIM GEN １８−１及びＲ_e TIM GEN １
８−２は、それぞれ、TIM GEN １６から共通に与えられ
るタイミング信号に従って所定の読出信号（１０６−
１、１０６−２）を形成する。つまり、１７−１と１７
−２の２つのＦＡに格納した信号は、前記したように、
内部処理のため同じ速度の信号であるので、各方路に応
じた速度の信号へ変換するのである（図５（Ｒ_d)
（ｄ）、図５（Ｒ_e)（ｅ））。

【００４６】図６に以上の動作の概要を示してあるが、
ＳＷ１３の存在により、配列の順序、連続して出力する
か不連続に出力するか等は自由自在になし得ることが理
解できる。なお、ＳＷ１３の並列出力の本数は方路の数
分設ける必要は必ずしもなくそれよりも少ない数でも良
いことは勿論である。

【００４７】

【発明の効果】以上説明したように、本発明の異速度分
岐多重回路によれば、信号速度がばらばらなＭ個の入力
信号のそれぞれを一旦内部フレームの信号に変換し各信
号の位相を揃え、それを内部フレームの１フレーム毎に
ｎビットの並列信号へ変換し、このＭ個のｎビット並列
信号をマトリクス構成のチャネル切替手段に入力して所
定のタイミングで分岐・配列変更・多重等を行ってＬ個
のｎビット並列信号を形成し、このＬ個のｎビット並列
信号をそれぞれｎビットの直列信号へ変換した後、それ
ぞれのｎビットの直列信号を内部フレームから本来のフ
レームへ、即ち、所望の速度の信号の形にして出力する
ようにしたので、入出力の本数や条件の変更ではなく、
方路の追加変更、出力の順序や出力先の変更あるいは方
路信号を連続的に出力するか不連続的に出力するか等で
あれば、マトリクスへの切替制御信号の内容変更で容易
に対応できる。また、入出力の本数や条件の変更につい
ては、大幅な構成変更を要せず、基本構成の形態を維持
した小規模の変更で簡単に対応できる。なお、各構成要
素は単純な構成であり集積化が可能である。従って、多
様な要求に柔軟に対応でき、かつ、経済的な異速度分岐
多重回路を提供できる効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る異速度分岐多重回路の
構成ブロック図である。

【図２】入力信号及び内部フレームへの変換を説明する
タイムチャートである。

【図３】チャネル・マトリクス・スイッチの構成図であ
る。

【図４】チャネル・マトリクス・スイッチの制御態様の
説明図である。

【図５】並列−直列変換及び方路信号速度へのフレーム
変換のタイムチャートである。

【図６】本発明の異速度分岐多重回路の要部の動作概要
図である。

【図７】従来の異速度分岐多重回路の構成ブロック図で
ある。

【図８】従来の異速度分岐多重回路の動作タイムチャー
トである。

【符号の説明】

１１−１〜１１−３ フレーム変換回路 １２−１〜１２−３ 直列−並列変換回路 １３ チャネル・マトリクス・スイッチ １４−１，１４−２ 並列−直列変換回路 １５ スイッチ制御回路 １６ タイミング発生回路 １７−１，１７−２ フレーム変換回路 １８−１，１８−２ 読出タイミング発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １フレームの時間長が等しくかつそのフ
   レーム中の各情報チャネルの情報信号のビット数は等し
   くｍであるが信号速度が異なるＭ個のディジタル信号そ
   れぞれの中から情報チャネルの情報信号を伝送先（伝送
   先の種類数をＫとする）別に分岐し同じ伝送先の情報信
   号をそれぞれ所望の速度で多重化して出力する異速度分
   岐多重回路であって； この異速度分岐多重回路は、並
   列的に入力する前記Ｍ個のディジタル信号のそれぞれを
   ｎビット（ｎ≧ｍ）で構成されるフレームであってＭ個
   のディジタル信号中の最高速度よりも早い速度の内部フ
   レームへ変換するＭ個のフレーム変換手段と； 前記Ｍ
   個のフレーム変換手段それぞれの出力を内部フレーム単
   位にｎビットの並列信号として記憶するＭ個の直列−並
   列変換手段と； 前記Ｍ個の直列−並列変換手段それぞ
   れの出力を切替制御信号に従って同じ伝送先の情報チャ
   ネルの情報を含むｎビットの並列信号のＬ個（Ｌ≦Ｋ）
   に組替えて出力するマトリクス構成のチャネル切替手段
   と； 前記マトリクスの選択位置を分岐すべき情報信号
   や多重すべき順序等に応じて指定する前記切替制御信号
   を出力する切替制御手段と； 前記Ｌ個の並列信号のそ
   れぞれを直列信号へ変換するＬ個の並列−直列変換手段
   と； 前記Ｌ個の並列−直列変換手段それぞれの出力を
   所望の信号速度へ変換するＬ個のフレーム変換手段と；
   を備えたことを特徴とする異速度分岐多重回路。