ES2307715T3

ES2307715T3 - Excitador push-pull de alta tension de cmos estandar.

Info

Publication number: ES2307715T3
Application number: ES02368002T
Authority: ES
Inventors: Dirk Killat
Original assignee: Dialog Semiconductor Inc
Current assignee: Renesas Design North America Inc
Priority date: 2002-01-03
Filing date: 2002-01-03
Publication date: 2008-12-01
Anticipated expiration: 2022-01-03
Also published as: PT1326337E; ATE397322T1; US6573752B1; EP1326337A1; EP1326337B1; DE60226835D1

Abstract

Circuito excitador situado en el lado de alta tensión, de alta tensión que comprende: un PFET superior (PT 116) que presenta una puerta, un drenador, una fuente y un sustrato, en el que dicha puerta está acoplada a una señal de conmutación (SWP 108) y dicha fuente está acoplada a una tensión alta (VCC 104); una resistencia superior (RT 128) con un primer y un segundo terminal, en la que dicho primer terminal está acoplado a dicha tensión alta (VCC 104); una célula PFET intermedia que comprende: un PFET intermedio (PM 120) que presenta una puerta, un drenador, una fuente y un sustrato, en el que dicha fuente está acoplada al drenador de dicho PFET superior y dicha puerta está acoplada al segundo terminal de dicha resistencia superior; una resistencia intermedia (RM 132) que presenta un primer y un segundo terminales, estando acoplado dicho primer terminal a dicha puerta de PFET intermedio, y unos medios intermedios para bloquear (DM 140) la puerta de dicho PFET intermedio a una tensión de bloqueo (Vclamp) y una célula PFET inferior que comprende: un FPET inferior (PB 124) que presenta una puerta, un drenador, una fuente y un sustrato, en el que dicha puerta está acoplada a dicho segundo terminal de dicha resistencia intermedia, dicha fuente está acoplada al drenador de dicho PFET intermedio y dicho drenador constituye una salida de excitador de lado alto (OUT 100); una resistencia inferior (RB 136) acoplada entre dicha puerta de PFET inferior y dicha salida de excitador de lado alto (OUT 100) y unos medios inferiores para bloquear (DB 144) dicha puerta de PFET inferior a dicha tensión de bloqueo (VCLAMP).

Description

Excitador push-pull de alta tensión de CMOS estándar.

Campo técnico

La presente invención se refiere a un excitador "push-pull" (en contrafase) y, más particularmente, a un circuito excitador "push-pull" (en contrafase) compatible con los dispositivos CMOS habituales.

Antecedentes de la técnica

Los excitadores de entrada y salida constituyen una parte especialmente exigente del diseño de los circuitos integrados de aplicación específica (ASIC) en los procedimientos CMOS avanzados. En los procedimientos CMOS avanzados, se utilizan reglas de diseño de dispositivos muy pequeños, que comprenden uniones superficiales y óxidos de puerta delgados. Para compensar estos parámetros de dispositivo necesarios, la tensión interna del dispositivo CI se reduce para evitar ruptura por avalancha. No obstante, habitualmente es necesario mantener niveles más altos de tensión de señal externos al CI para mantener las relaciones señal-ruido. Además, las señales externas pueden estar expuestas a condiciones de altas tensiones transitorias. Por consiguiente, es particularmente difícil obtener circuitos CI que se interconecten entre los niveles de tensión internos y externos.

Haciendo referencia a la figura 1, se ilustra un circuito de salida simplificado para un circuito integrado. En este circuito, se forma una salida de excitador push-pull. En un excitador push-pull, se dispone de un conmutador P1 22 para elevar la salida OUT 10 a la tensión de nivel alto, VCC 26. Asimismo, se dispone de un conmutador N1 14 para bajar la salida OUT 10 a la tensión de nivel bajo o tierra VSS 30. Los conmutadores de salida P1 22 y N1 14 están controlados y, de ese modo, solo uno de los conmutadores está en ON en un momento determinado cualquiera. El excitador de elevación también puede denominarse excitador de lado alto y el excitador de bajada también puede denominarse excitador de lado bajo.

En el ejemplo de circuito, el nivel VCC 26 se polariza hasta una tensión relativamente alta en comparación con la tensión VDD 50 interna. Por ejemplo, mientras que el nivel VDD 50 es de alrededor de 3 volts, el VCC 26 es de alrededor de 10 volts. Para hacer frente a la elevada tensión diferencial, se disponen en cascada unos dispositivos PFET de baja tensión, P1 22 y P2 18. El PFET superior P1 22 presenta el terminal de puerta enlazado con la señal de conmutación PFET, SWP 56, y es el dispositivo de conmutación. El PFET inferior P2 18 está siempre polarizado en el estado ON. Habitualmente, los dispositivos P1 22 y P2 18 se forman en pozos n separados y presentan la fuente y el sustrato acoplados. El divisor de tensión, R1 38 y R2 42, divide la tensión VCC 26 por la mitad para crear la tensión VCC/2 34.

La disposición en cascada y la polarización de puerta del dispositivo P2 18 permiten que los dispositivos PFET de baja tensión, P1 22 y P2 18, realicen con eficacia la conmutación de lado alto de la tensión VCC 26 hasta la tensión de salida OUT 10. No obstante, la disposición tiene la desventaja de presentar un rango superior VCC muy limitado. Esto se debe a que la estructura en cascada no puede ampliarse eficazmente hasta un tamaño superior al de dos dispositivos en cascada sin disponer de un circuito de polarización complejo. Es esencial que cada dispositivo PFET de la pila de cascada disponga de una tensión de puerta cuidadosamente regulada para que no se produzcan rupturas por avalancha inducidas por el óxido de la puerta o por la puerta ni traspasos drenador-fuente. Desgraciadamente, la tensión de polarización en cascada no puede responder a los cambios en la tensión de salida.

Además, el ejemplo del excitador de bajada o de lado bajo, el conmutador N1 14 tiene la desventaja de presentar una corriente de excitación de puerta insuficiente. La señal de conmutación NFET, SWN 58, es generada por la lógica de baja tensión 46 que cambia de VDD 50 a VSS 30. Por consiguiente, la salida NFET N1 14 solo presenta una corriente de excitación de puerta de alrededor de 3 volts. Para obtener una salida de baja impedancia, debe utilizarse un NFET de muy gran tamaño, lo cual supone tener ocupada una gran parte del área del chip.

En diversas invenciones de técnica anterior, se describen circuitos excitadores de salida. En la patente US nº 6.081.132 de Isbara, se describe un excitador CMOS push-pull con una sección PMOS en cascada. La tensión de puerta de los dispositivos en cascada se controla mediante un circuito de polarización. En la patente US nº 6.157.223 de Blake, se describe un excitador CMOS push-pull con una sección PMOS en cascada. La tensión de salida se utiliza como retroalimentación para la polarización de la puerta.

En la patente US nº 4.751.408, se da a conocer un dispositivo de conmutación de tensión para aplicaciones tales como el control de las rejillas de los tubos electrónicos en el campo de los radares o las telecomunicaciones. El total de tensiones que se va a conmutar se distribuye en los terminales de un conjunto de transistores de efecto de campo MOS conectados en serie, impidiendo de ese modo que cada transistor individual sea susceptible de transmitir tensiones demasiado altas que puedan dañar o destruir el transistor.

Sumario de la invención

El objetivo principal de la presente invención es proporcionar un circuito excitador push-pull de alta tensión que sea eficaz y de fácil fabricación.

Otro de los objetivos de la presente invención es proporcionar un excitador push-pull de alta tensión que es compatible con los dispositivos CMOS habituales.

Otro objetivo de la presente invención es proporcionar un excitador de elevación o de lado alto de alta tensión en el que se utilizan dispositivos PFET con capacidad de baja tensión.

Otro objetivo de la presente invención es proteger los dispositivos PFET de baja tensión disponiendo los dispositivos en cascada.

Otro objetivo de la presente invención es proteger los terminales de puerta de los dispositivos PFET limitando la tensión de puerta mediante una red de resistencias.

Otro objetivo de la presente invención es aumentar la capacidad ESD proporcionando resistencia de puerta, capacitancia puerta-fuente y capacitancia puerta-drenador en cada uno de los dispositivos FET dispuesto en cascada.

Otro objetivo de la presente invención es asegurar el estado ON de los dispositivos PFET limitando la tensión de puerta mediante una red de diodos. Otro objetivo de la presente invención es proveer un excitador de bajada o de lado bajo de alta tensión.

Otro objetivo de la presente invención es proporcionar una corriente de excitación de puerta incrementada para reducir la resistencia ON de una salida NFET.

Según los objetivos de la presente invención, se ha realizado un nuevo circuito excitador de lado alto y alta tensión según la reivindicación 1. El circuito comprende, en primer lugar, un PFET superior que presenta una puerta, un drenador, una fuente y un sustrato. La puerta está acoplada a una señal de conmutación y la fuente está acoplada a una alta tensión. En segundo lugar, se dispone de una resistencia superior que presenta un primer y un segundo terminal. El primer terminal está acoplado a la alta tensión. En tercer lugar, se dispone de una célula PFET intermedia que comprende, en primer lugar, un PFET intermedio que presenta una puerta, un drenador, una fuente y un sustrato. La fuente está acoplada al drenador del PFET superior y la puerta está acoplada al segundo terminal de la resistencia superior. Existe una resistencia intermedia que presenta un primer y un segundo terminal. El primer terminal está acoplado a la puerta del PFET intermedio. Por último, unos medios intermedios para bloquear la puerta de dicho PFET intermedio con una tensión de bloqueo completan la célula PFET intermedia. En cuarto lugar, se dispone de una célula PFET inferior que comprende, en primer lugar, un PFET inferior que presenta una puerta, un drenador, una fuente y un sustrato. La puerta está acoplada al segundo terminal de la resistencia intermedia, la fuente está acoplada al drenador del PFET intermedio y el drenador constituye una salida del excitador de lado alto. Existe una resistencia inferior que se acopla entre la puerta del PFET inferior y la salida del excitador de lado alto. Por último, unos medios inferiores para bloquear la puerta de dicho PFET inferior a una tensión de bloqueo completan la célula PFET inferior. Los medios de bloqueo pueden ser un diodo o un transistor bipolar.

Asimismo, según los objetivos de la presente invención, se ha realizado un nuevo circuito excitador de lado bajo y alta tensión según la reivindicación 19. El circuito comprende, en primer lugar, un NFET inferior que presenta una puerta, un drenador, una fuente y un sustrato. La puerta está acoplada a una señal de conmutación y la fuente está acoplada a tierra. En segundo lugar, se dispone de una resistencia inferior que presenta un primer y un segundo terminal. El primer terminal está acoplado a tierra. En tercer lugar, se dispone de una célula NFET intermedia que comprende un NFET intermedio que presenta una puerta, un drenador, una fuente y un sustrato. La fuente está acoplada al drenador del NFET inferior, y la puerta está acoplada al segundo terminal de la resistencia inferior. Existe una resistencia intermedia que presenta un primer y un segundo terminal.

El primer terminal está acoplado a la puerta del NFET intermedio. Unos medios intermedios para bloquear la puerta del NFET intermedio a una tensión de bloqueo completan la célula intermedia. Por último, se dispone de una célula NFET superior que comprende, en primer lugar, un NFET superior que presenta una puerta, un drenador, una fuente y un sustrato. La puerta está acoplada al segundo terminal de la resistencia intermedia, la fuente está acoplada al drenador del NFET intermedio y el drenador constituye una salida de excitador de lado bajo. Existe una resistencia superior que está acoplada entre la puerta del NFET superior y la salida del excitador de lado bajo. Por último, unos medios su-
periores para bloquear la puerta del NFET superior a la tensión de bloqueo completan la célula NFET superior.

Descripción de los dibujos

En los dibujos adjuntos que forman parte de la presente descripción,

la figura 1 ilustra una salida push-pull CMOS de técnica anterior;

la figura 2A ilustra una primera forma de realización preferida del excitador de lado alto de la presente invención con una estructura de PFET en cascada perfeccionada;

la figura 2B ilustra una segunda forma de realización preferida del excitador de lado alto de la presente invención, al cual se le añaden resistencias de puerta, condensadores puerta-drenador y condensadores puerta-fuente para mejorar el rendimiento ESD;

la figura 3 ilustra una tercera forma de realización preferida de una estructura con una pila de cuatro PFET;

la figura 4A ilustra una primera forma de realización preferida de un circuito de conmutación y un generador de tensión de bloqueo para el excitador de lado alto de la presente invención;

la figura 4B ilustra una segunda forma de realización preferida de un generador de tensión de bloqueo que presenta una impedancia reducida;

la figura 4C ilustra una primera forma de realización preferida del excitador de lado bajo de la presente invención con una estructura de NFET en cascada perfeccionada;

la figura 5 ilustra una primera forma de realización preferida del excitador de lado bajo de la presente invención con una corriente de excitación de puerta incrementada y

la figura 6 ilustra una segunda forma de realización preferida del excitador de lado bajo de la presente invención con una corriente de excitación de puerta incrementada que comprende un circuito de espejo de corriente detallado.

Descripción de las formas de realización preferidas

Las formas de realización preferidas dan a conocer unos circuitos excitadores de lado alto y lado bajo con un rendimiento de alta tensión mejorado. Estos excitadores de lado alto y lado bajo pueden combinarse en una única aplicación para crear un circuito de salida push-pull. Como alternativa, los circuitos excitadores de lado alto y lado bajo pueden utilizarse de manera independiente. Los expertos en la materia deben tener en cuenta que la presente invención puede modificarse y ampliarse sin apartarse, por ello, del alcance de la presente invención.

Haciendo referencia a la figura 2A, se ilustra una primera forma de realización preferida del excitador de lado alto de la presente invención. Se representan diversas características importantes de la presente invención. Se utiliza una etapa de tres PFET en cascada. Como se observará en la figura 3, la nueva configuración puede ampliarse para abarcar más de tres dispositivos PFET.

Haciendo referencia nuevamente a la figura 2A, el excitador de lado alto está diseñado para conmutar una tensión alta VCC 104, en relación con la tensión lógica baja, a la salida OUT 100. El PFET superior 116 presenta una puerta, un drenador y una fuente. La puerta está acoplada a una señal de conmutación SWP 108. La señal SWP 108 conmuta entre el nivel VCC y una tensión más baja situada por debajo del umbral de P1 116. La fuente de P1 116 está acoplada a VCC. La resistencia superior RT 128 presenta un primer y un segundo terminal. El primer terminal está acoplado a VCC.

La célula PFET intermedia comprende un PFET PM 120, una resistencia RM 132, y unos medios para bloquear DM 140 la puerta del PFET intermedio PM 120 a una tensión de bloqueo V_{CLAMP} 112. Preferentemente, los medios para bloquear comprenden un diodo DM 140. El PFET de la célula intermedia PM 120 presenta una puerta, un drenador, una fuente y un sustrato. La fuente del PM 120 está acoplada al drenador del PFET superior PT 116. La puerta del PM 120 está acoplada al segundo terminal de la RT 128. La resistencia de la célula intermedia RM 132 presenta un primer y un segundo terminal. El primer terminal de la RM 132 está acoplado a la puerta del PM 120. El diodo de la célula intermedia DM 140 está acoplado entre la puerta del PM 120 y una tensión de bloqueo, V_{CLAMP} 112.

La célula PFET inferior comprende un PFET PB 124, una resistencia RB 136 y unos medios para bloquear DB 144 la puerta del PB 124 a la tensión de bloqueo V_{CLAMP} 112. También en este caso, los medios para bloquear comprenden preferentemente un diodo DB 144. El PFET de la célula inferior PB 124 presenta una puerta, un drenador y una fuente. La puerta del PB 124 está acoplada al segundo terminal de la resistencia de la célula intermedia RM 132. La fuente del PB 124 está acoplada al drenador del PFET de la célula intermedia PM 120. El drenador del PB 124 constituye la salida del excitador de lado alto, OUT 100. La resistencia de la célula inferior RB 136 está acoplada entre la puerta del PB 124 y la salida OUT 100. El diodo de la célula inferior DB 144 está acoplado entre la puerta del PB 124 y la tensión de bloqueo V_{CLAMP} 112.

Las resistencias RT 128, RM 132 y RB 136 forman un divisor que protege de manera óptima los dispositivos PFET 120 y 124, contra las grandes diferencias de tensión entre la VCC y OUT. El divisor de tensión ofrece la polarización de tensión variable en las puertas del PM 120 y el PB 124 que responde a los cambios de potencial de VCC a OUT, cuando el excitador del lado alto cambia del estado OFF al estado ON. Por ejemplo, si la tensión VCC nominal es de alrededor de 15 volts, entonces la caída de tensión a través de la pila de cascada es de alrededor de 15 volts si OUT 100 se halla a alrededor de 0 volts. Es necesario polarizar las puertas del PM 120 y PB 124 para que estos dispositivos se encuentren siempre en el estado ON. También es importante que la tensión puerta-fuente y la tensión puerta-drenador del PM 120 y el PB 124 no sean tan elevados como para provocar una ruptura.

Preferentemente, el PM 120 y el PB 124 se forman en zonas de pozo n separadas. Además, es preferible que la fuente y el sustrato (pozo n) del PM 120 estén acoplados. La fuente y el sustrato del PB 124 también deberán estar acoplados. Si la tensión de ruptura drenador-fuente del PT, el PM y el PB es muy inferior a la tensión de ruptura puerta-fuente, entonces puede colocarse el transistor PT, PM o PB, o varios de éstos, en el mismo pozo.

La RB 136 aporta una trayectoria de retroalimentación para la tensión OUT 100, de tal forma que las polarizaciones de puerta del PM 120 y el PB 124 ajustarán de manera automática la tensión OUT. El divisor de resistencia RT 128, RM 132 y RB 136 puede comprender resistencias que adoptan la forma de zonas de difusión, resistencias de polisilicio o dispositivos PFET conectados a diodos.

La presencia de los medios de bloqueo DM 140 y DB 144 proporciona un límite superior absoluto para las tensiones de puerta del PM 120 y el PB 124. Las tensiones de puerta se bloquean a una caída de diodo (de alrededor de 0,7 volts) superior a la tensión de bloqueo V_{CLAMP} 112. Los diodos de bloqueo aseguran que el PM 120 y el PB 124 permanezcan en el estado ON aun cuando la tensión OUT se halle casi en el nivel de la VCC. La tensión de bloqueo V_{CLAMP} 112 es inferior a la VCC y puede hallarse entre 4 volts y 6 volts, aproximadamente, por debajo de la VCC cuando la VCC es de alrededor de 15 volts. El nuevo circuito excitador de lado alto puede funcionar con una tensión VCC 104 de hasta alrededor de 3 veces la tensión de alimentación habitual, gracias al nuevo procedimiento de polarización de los transistores en cascada.

Haciendo referencia a la figura 2B, se ilustra una segunda forma de realización preferida del excitador de lado alto de la presente invención, al cual se le se añaden resistencias de puerta, condensadores puerta-drenador y condensadores puerta-fuente para mejorar el rendimiento ESD. En este caso, el principio del nuevo procedimiento de polarización de los transistores en cascada se amplía añadiendo resistencias de puerta en serie RTG 160, RMG 162 y RBS 164 a cada uno de los transistores en cascada PT 116, PM 120 y PB 124, respectivamente. Además, se añaden condensadores puerta-fuente y puerta-drenador de pequeño tamaño a cada uno de los transistores en cascada. En particular, se añaden los condensadores puerta-fuente CT1 166, CM1 172 y CB1 176 a los transistores en cascada PT 116, PM 120 y PB 124, respectivamente. Se añaden los condensadores puerta-drenaje CT2 168, CM2 174 y CB2 178 a los transistores en cascada PT 116, PM 120 y PB 124, respectivamente. La presencia de las resistencias de puerta, los condensadores puerta-drenador y los condensadores puerta-fuente mejora el rendimiento ESD del nuevo circuito.

Haciendo referencia a la figura 3, se ilustra la estructura de una tercera forma de realización preferida con una pila de cuatro PFET. Pueden apilarse más de cuatro dispositivos PFET, siendo añadida cada célula PFET adicional de la forma representada en la figura 3. Los dispositivos PFET adicionales amplían la tensión operativa útil de la VCC. Para ampliar la pila, los componentes de la célula intermedia, ilustrados en la figura 2 como PM, RM y DM, se duplican. Por consiguiente, en la cascada de la figura 3, se utilizan dos células intermedias. En la primera célula intermedia, se utiliza el PM1 220, la RM1 236 y los DM1 244. En la segunda célula intermedia, se utiliza el PM2 224, la RM2 240 y los DM2 248. Debe observarse que cada célula intermedia y la célula inferior siguen bloqueadas a la tensión V_{CLAMP} 212. En esta configuración, el rango de funcionamiento de la VCC 204 puede ampliarse hasta alrededor de cuatro veces la tensión de alimentación habitual.

Haciendo referencia a la figura 4A, se ilustra una primera forma de realización preferida de un circuito de conmutación y un generador de tensión de bloqueo para el excitador de lado alto de la presente invención. La señal de conmutación SWP 380 se genera mediante el divisor de resistencia conmutado que comprende la RS1 352, la RS2 356 y el NS 360. La RS1 352 está acoplada entre la VCC 304 y la RS 356. La RS2 356 está acoplada entre la RS1 352 y el drenador del NS NFET 360. Cuando el NS 360 se halla en el estado OFF, la señal SWP 380 es llevada por la RS1 352 hasta la tensión VCC. Cuando el NS 360 está en ON, la señal SWP 380 se excita hasta una fracción de la VCC determinada por la relación entre RS1 y RS2. Mediante un divisor de resistencia, la SWP 380 de tensión afirmada puede seleccionarse para asegurar que la puerta del PT 312 no reciba una tensión demasiado baja que provoque una condición de ruptura por el óxido de la puerta. Puesto que el NS 360 está en estado OFF cuando el PT 312 está en OFF, no se produce consumo estático de corriente en el divisor de resistencia durante el estado OFF.

La tensión de bloqueo V_{CLAMP} 376 también se genera preferentemente mediante un divisor de tensión conmutado que comprende la RC1 340, la RC2 344 y el NC 348. La finalidad de V_{CLAMP} 376 es proporcionar un límite de tensión para las puertas de los dispositivos PFET en cascada PM 316 y PB 320, de tal forma que las tensiones de puerta de PM y PB no alcancen el valor de VCC. En el peor de los casos, PT 312 está en ON y OUT 300 se lleva a un valor alto. En esta condición, se produce una pequeña caída de tensión a través del divisor de resistencia que comprende RT 324, RM 328 y RB 330. Por consiguiente, el divisor de resistencia elevará las puertas de del PM y el PB hasta un nivel cercano a la tensión VCC. Sin el sistema de bloqueo de diodos, PM 316 y PB 320 se despolarizarán y pasarán al estado OFF. No obstante, los diodos DB 336 y DM 332 bloquean las tensiones de puerta a una caída de diodos superior a V_{CLAMP} 376. Esto garantiza que los dispositivos en cascada permanezcan en ON. Puesto que la tensión de V_{CLAMP} 376 solo se necesita cuando PT 312 está en ON, el divisor de tensión de bloqueo puede conmutarse mediante NC 348. Por consiguiente, tampoco en este caso hay consumo estático de corriente cuando PT 312 está en OFF. Las resistencias para el circuito de conmutación y para el circuito de tensión de bloqueo, RS1 352, RS1 356, RC1 340 y RC2 344, pueden comprender resistencias de polisilicio dopado o no dopado, resistencias de difusión o dispositivos PFET acoplados a diodos.

La figura 4B ilustra una segunda forma de realización preferida de un generador de tensión de bloqueo que presenta una impedancia reducida. Para un bloqueo preciso, los valores de resistencia de RC1 340 y RC2 344 del circuito de la figura 4A no pueden ser muy altos. No obstante, si se utilizan transistores bipolares como medios de bloqueo en lugar de los diodos, los valores de las resistencias del divisor pueden elevarse. Haciendo referencia nuevamente a la figura 4B, se utilizan transistores pnp bipolares QM 393 y QB 394 como medios de bloqueo. Más particularmente, el transistor bipolar intermedio QM 393 tiene el emisor acoplado a la puerta del PFET intermedio PM 316, la base acoplada a la tensión de bloqueo 396 y el colector acoplado a tierra VSS 308. El transistor bipolar inferior QB 393 tiene el emisor acoplado a la puerta del PFET inferior PM 316, la base acoplada a la tensión de bloqueo 397 y el colector acoplado a tierra VSS 308.

En caso de bloqueo, la mayor parte de la corriente de bloqueo fluye desde el emisor hasta el colector de cada transistor pnp. Solo una pequeña parte de la corriente fluye hacia el interior de la red de resistencias que se compone de RC1 340, RC3 395 y RC2 344. Por consiguiente, la red de resistencias puede comprender resistencias de valor alto. Si se omite la RC3 395, entonces las bases de QM 393 y QB 394 se acoplan a la misma tensión de bloqueo y el PM 316 y el PB 320 se bloquean a la misma tensión. Si se utiliza la RC3 395, entonces las tensiones de bloqueo pueden ser distintas y el rendimiento del circuito puede mejorar.

En la figura 4C se ilustra una primera forma de realización preferida del excitador de lado bajo de la presente invención con una estructura de NFET en cascada perfeccionada. El principio de la disposición en cascada de los transistores mediante un nuevo sistema de polarización se aplica a un excitador de lado bajo en el que se utilizan dispositivos NMOS dispuestos en cascada. Esta estructura se utiliza preferentemente en procedimientos en los que se dispone de transistores NMOS aislados, tales como los procedimientos de pozo p o los procedimientos de triple pozo.

El circuito comprende, en primer lugar, un NFET inferior NB 624 que presenta una puerta, un drenador, una fuente y un sustrato. La puerta está acoplada a una señal de conmutación SWN 612, y la fuente está acoplada a tierra VSS 608. En segundo lugar, se dispone de una resistencia inferior RB 636 que presenta un primer y un segundo terminal. El primer terminal está acoplado a tierra VSS. En tercer lugar, se dispone de una célula NFET intermedia que comprende un NFET intermedio NM 620 que presenta una puerta, un drenador, una fuente y un sustrato. La fuente del NM está acoplada al drenador del NFET inferior NB 624, y la puerta del NM está acoplada al segundo terminal de la resistencia inferior RB en el nodo VM 660. La resistencia intermedia RM 632 presenta un primer y un segundo terminal. El primer terminal de la RM está acoplado a la puerta del NFET intermedio NM. Unos medios intermedios para bloquear DB 644 la puerta del NFET intermedio NM 620 a una tensión de bloqueo V_{CLAMP} 664 completan la célula intermedia. Por último, existe una célula NFET superior que comprende, en primer lugar, un NFET superior NT 616 que presenta una puerta, un drenador, una fuente y un sustrato. La puerta del NT está acoplada al segundo terminal de la resistencia intermedia RM en el nodo VT 656. La fuente del NT está acoplada al drenador del NFET intermedio NM. El drenador del NT constituye una salida del excitador de lado bajo, OUT 600. Existe una resistencia superior RT 628 que está acoplada entre la puerta del NFET superior NT y la salida del excitador de lado bajo OUT. Por último, unos medios superiores para bloquear DM 640 la puerta del NFET superior NT a la tensión de bloqueo V_{CLAMP} 664 completan la célula NFET superior.

Como en las formas de realización PFET de circuito excitador de lado alto, el circuito excitador de lado bajo puede combinarse con un circuito excitador de lado alto para formar una salida push-pull. Además, es preferible que cada uno de los dispositivos NFET, NB, NM y NT, se formen en un pozo separado. Además el sustrato y la fuente deberán estar acoplados. Si la tensión de ruptura fuente-drenador de los dispositivos NFET es inferior a la tensión de ruptura puerta-fuente, entonces los dispositivos pueden formarse en pozos comunes sin que disminuya el rendimiento de alta tensión. Por último, puede añadirse una resistencia de puerta, una capacitancia puerta-fuente y una capacitancia puerta-drenador a cada uno de los transistores NFET en cascada para mejorar todavía más el rendimiento ESD del circuito.

Haciendo referencia a la figura 5, la segunda forma de realización de la presente invención ilustra un excitador de lado bajo. También en este caso, el excitador de lado alto de la primera forma de realización puede combinarse con el excitador de lado bajo de la segunda forma de realización para crear un excitador de salida push-pull de alta tensión. En esta forma de realización se ilustran varias características importantes de la presente invención.

La salida OUT 400 es excitada por un NFET ND 416 que presenta una puerta, un drenador y una fuente. La fuente del ND 416 está acoplada a tierra, mientras que el drenador constituye la salida del excitador de lado bajo. El ND 416 es controlado por unos medios de control de baja tensión 424 que presentan una entrada LVSWNB 436 y una salida LVSWN 438. Las tensiones de LVSWNB 436 y LVSWN 438 varían entre tierra y la tensión lógica baja VDD 408. Un diodo DN 420 está acoplado entre la salida de los medios de control de baja tensión LVSWN 438 y la puerta del ND 416 en el nodo SWN 432. Una cuestión muy importante es que existe un espejo de corriente 428 acoplado a la puerta del ND 416 para llevar la puerta hasta una tensión de excitación superior a VDD cuando el ND 416 está en ON. La resistencia ON del ND 416 se reduce debido al aumento de la corriente de excitación de la puerta. La corriente del espejo de corriente 428 es proporcional a la corriente de drenaje del ND 416. El espejo de corriente 428 pasa al estado OFF cuando el ND está en OFF. El diodo DN 420 protege los medios de control de baja tensión 424 bloqueando la tensión de excitación más elevada.

Haciendo referencia a la figura 6, se ilustra la segunda forma de realización con el circuito de espejo de corriente detallado. El circuito de espejo de corriente comprende preferentemente un espejo inferior y un espejo superior. El espejo inferior comprende los dispositivos NFET N1 520, N2 524, N3 532 y N4 528. El espejo superior comprende los dispositivos PFET P1 544 y P2 548 y las resistencias R1 540 y R2 552.

El espejo inferior comprende, en primer lugar, el dispositivo N1 520 que presenta una compuerta, un drenador y una fuente. La fuente está acoplada a tierra o VSS 504, y el drenador está acoplado al drenador del ND de salida 516. El N2 524 presenta una puerta, un drenador y una fuente. La puerta está acoplada a la puerta del N1 520 para formar el nodo de circuito NB o NBIAS. La fuente del N2 524 está acoplada a tierra 504. El N3 532 presenta una puerta, un drenador y una fuente. La fuente del N3 532 está acoplada al NB 536. El drenador de N3 está acoplado al drenador del ND 516. La puerta del N3 está acoplada a la puerta del ND 516. El N4 528 presenta una puerta, un drenador y una fuente. La fuente del N4 está acoplada a tierra. El drenador del N4 está acoplado al NB 536, y la puerta está acoplada a la LVSWNB 568.

El espejo superior comprende el dispositivo P1 544 que presenta una puerta, un drenador y una fuente. La fuente del P1 544 está acoplada a la tensión alta o VCC 512. La puerta y el drenador del P1 están acoplados entre sí. La resistencia R1 540 está acoplada entre el drenador del P1 544 y el drenador del N2 524. El PFET P2 548 presenta una puerta, un drenador y una fuente. La fuente del P2 548 está acoplada a VCC 512 y la puerta está acoplada a la puerta del P1 544 para formar el nodo PB 546 o PBIAS. La resistencia R2 552 está acoplada entre el drenador del P2 548 y la puerta del ND de salida del NFET 516.

Cuando la señal de entrada, LVSWNB 568 es alta o no afirmada, el inversor formado por el PLV 560 y el NLV 556 excita la señal SWN 572 hasta VSS 504. Por consiguiente, el ND 516 está en OFF. Además, el N3 532 está en OFF y el N4 528 está en ON. Por consiguiente, el nodo NB es llevado a tierra y el espejo de corriente inferior no conduce. El espejo de corriente superior no conduce puesto que la corriente del espejo inferior I_{2} está en OFF. Por lo tanto, SWN 572 se mantiene en el nivel VSS 504.

Cuando la señal LVSWNB 568 es baja, el inversor formado por el PFET de baja tensión PLV 560 y el NFET de baja tensión 556 excita la señal SWN 572 hasta el nivel bajo de la fuente de alimentación VDD 508. Puesto que VDD 508 puede ser de alrededor de 3 volts, la corriente de excitación de puerta disponible para el ND 516 es limitada. No obstante, ahora el N3 532 está en ON y el N4 528 está en OFF. El N3 conecta el NB 536 a OUT 500 y establece el espejo de corriente inferior. La corriente de drenaje I_{1} que conducirá el N1 conducirá es proporcional a la corriente de salida I_{OUT}. Por consiguiente, puesto que el N2 524 comúnmente es polarizado con el N1 520 por el nodo NB, la corriente I_{2} será un reflejo de la corriente I_{1.}

La corriente del espejo de corriente inferior I_{2} crea la corriente I_{3} del espejo de corriente superior. Esta corriente provoca el aumento de la tensión SWN 572 y crea una corriente de excitación de puerta más alta en el ND 516. Debe observarse que, gracias a la R2 552, la SWN 572 no se incrementa hasta alcanzar casi el nivel VCC. Esto es importante, puesto que el ND 516 tal vez no sería capaz de mantener una tensión de puerta a la tensión VCC 512.

El diodo DN 564 protege el PLV 560 contra la tensión más elevada de SWN 572. En la práctica, el diodo DN 564 puede formarse uniendo el sustrato del PLV 560 a una tensión superior a VDD 508 durante el estado ON de salida. Las resistencias del espejo superior R1 540 y R2 552 pueden adoptar la forma de resistencias de difusión, resistencias de polisilicio dopado o no dopado o dispositivos PFET conectados a diodos para limitar la tensión drenador-fuente de P1 y P2, NLV y N2. La nueva configuración de la segunda forma de realización preferida permite que la tensión de excitación sobrepase el nivel de VDD 508 en una cantidad de 1 a 3 volts, aproximadamente, cuando VDD es de alrededor de 3 volts y la tensión máxima puerta-fuente del ND 516 es de alrededor de 6 volts. Es posible un incremento mayor de la tensión dependiendo del escalado de los espejos de corriente P1/P2 y N1/N2.

La presente invención proporciona un excitador de salida push-pull de alta tensión exclusivo y ventajoso que es compatible con los CMOS habituales. La configuración de polarización en cascada exclusiva proporciona una disposición en cascada de varios transistores PFET. El circuito excitador de puerta exclusivo para los NFET genera una corriente de excitación de puerta adicional que es superior al nivel de baja tensión.

Se procede ahora a resumir las ventajas de la presente invención. En primer lugar, se realiza un circuito excitador push-pull de alta tensión que es eficaz y puede fabricarse fácilmente. En segundo lugar, el excitador push-pull de alta tensión es compatible con los CMOS comunes. En tercer lugar, el excitador de elevación o de lado alto de alta tensión utiliza dispositivos PFET con capacidad de baja tensión formados disponiendo los dispositivos en cascada. En cuarto lugar, se impide la ruptura de los dispositivos PFET limitando la tensión de compuerta mediante una red de resistencias. En quinto lugar, se asegura el estado ON de los dispositivos PFET mediante una red de diodos con una tensión de bloqueo.

En sexto lugar, se realiza un excitador de bajada o lado bajo de alta tensión utilizando un dispositivo NFET. En séptimo lugar, se proporciona una corriente de excitación de puerta incrementada para reducir la resistencia ON de la salida del NFET. Finalmente, un diodo protege el circuito de control de baja tensión contra la tensión de excitación.

Como se representa en las formas de realización preferidas, el nuevo circuito de detección de corriente ofrece una alternativa eficaz y fácil de fabricar a la técnica anterior.

Aunque la presente invención se ha ilustrado y descrito haciendo particular referencia a las formas de realización preferidas, los expertos en la materia observarán que es posible aplicar diversos cambios en su forma y detalles sin apartarse, por ello, del alcance de la presente invención.

Claims

1. Circuito excitador situado en el lado de alta tensión, de alta tensión que comprende:

\quad: un PFET superior (PT 116) que presenta una puerta, un drenador, una fuente y un sustrato, en el que dicha puerta está acoplada a una señal de conmutación (SWP 108) y dicha fuente está acoplada a una tensión alta (VCC 104);

\quad: una resistencia superior (RT 128) con un primer y un segundo terminal, en la que dicho primer terminal está acoplado a dicha tensión alta (VCC 104);

\quad: una célula PFET intermedia que comprende:

: un PFET intermedio (PM 120) que presenta una puerta, un drenador, una fuente y un sustrato, en el que dicha fuente está acoplada al drenador de dicho PFET superior y dicha puerta está acoplada al segundo terminal de dicha resistencia superior;

: una resistencia intermedia (RM 132) que presenta un primer y un segundo terminales, estando acoplado dicho primer terminal a dicha puerta de PFET intermedio, y unos medios intermedios para bloquear (DM 140) la puerta de dicho PFET intermedio a una tensión de bloqueo (Vclamp) y

: una célula PFET inferior que comprende:

: un FPET inferior (PB 124) que presenta una puerta, un drenador, una fuente y un sustrato, en el que dicha puerta está acoplada a dicho segundo terminal de dicha resistencia intermedia, dicha fuente está acoplada al drenador de dicho PFET intermedio y dicho drenador constituye una salida de excitador de lado alto (OUT 100);

: una resistencia inferior (RB 136) acoplada entre dicha puerta de PFET inferior y dicha salida de excitador de lado alto (OUT 100) y

: unos medios inferiores para bloquear (DB 144) dicha puerta de PFET inferior a dicha tensión de bloqueo (V_{CLAMP}).

2. Circuito según la reivindicación 1, en el que dichos medios intermedios para bloquear (DM 140) comprenden un diodo intermedio acoplado entre dicha puerta de PFET intermedio (VM 148) y dicha tensión de bloqueo, y dichos medios inferiores para bloquear comprenden un diodo inferior acoplado entre la puerta de dicho PFET inferior y dicha tensión de bloqueo.

3. Circuito según la reivindicación 1, en el que dichos medios intermedios para bloquear (DM 140) comprenden un transistor bipolar intermedio (QM 393) que presenta el emisor acoplado a dicha puerta de PFET intermedio, la base acoplada a dicha tensión de bloqueo y el colector acoplado a tierra, y dichos medios inferiores para bloquear (DB 144) comprenden un transistor bipolar inferior (QB 394) que presenta el emisor acoplado a dicha puerta de PFET inferior, la base acoplada a dicha tensión de bloqueo y el colector acoplado a tierra (VSS).

4. Circuito según la reivindicación 1, en el que dicha tensión de bloqueo se deriva del divisor de tensión de resistencia (340, 344) entre dicha tensión alta (VCC) y dicha tierra (VSS).

5. Circuito según la reivindicación 4, que comprende asimismo un conmutador (348) para poner la corriente en OFF en dicho divisor de tensión de resistencia (340, 344) cuando dicha señal de conmutación es OFF.

6. Circuito según la reivindicación 1, que comprende asimismo unos medios para crear dicha señal de conmutación a partir de una señal de tensión baja que comprende:

\quad: un NFET (NS 360) que presenta una puerta, un drenador y una fuente, en el que dicha puerta está acoplada a una señal de tensión baja (LVSWPB) y dicha fuente está acoplada a tierra (VSS);

\quad: una primera resistencia (RS2 356) acoplada entre dicha puerta de PFET superior y dicho drenador de NFET y

\quad: una segunda resistencia (RS1 352) acoplada entre dicha tensión alta (VCC) y dicha puerta de PFET superior.

7. Circuito según la reivindicación 1, que comprende asimismo por lo menos una célula PFET intermedia adicional (PM2 224) y por lo menos una tensión de bloqueo adicional, para crear de ese modo una pila de cascada de una altura superior a tres dispositivos PFET.

8. Circuito según la reivindicación 1, en el que cada uno de dichos dispositivos PFET comprende asimismo:

\quad: un condensador puerta-drenador (168, 174 y 178);

\quad: un condensador puerta-fuente (166, 172 y 176); y

\quad: una resistencia de puerta (160, 162 y 164).

9. Circuito según la reivindicación 1, en el que cada uno de dichos PFET se forma en un pozo separado y en el que el sustrato y la fuente de cada uno de dichos PFET están acoplados entre sí pero no con dichos sustratos y las fuentes de PFET restantes.

10. Circuito según la reivindicación 1, que comprende asimismo un circuito excitador de lado bajo acoplado a dicha salida de excitador de lado alto, creándose de ese modo un circuito push-pull combinado.

11. Circuito según la reivindicación 6, en el que dichos medios intermedios para bloquear (DM 140) comprenden un diodo intermedio acoplado entre dicha puerta de PFET intermedio (VM 148) y dicha tensión de bloqueo, y dichos medios inferiores para bloquear comprenden un diodo inferior acoplado entre dicha puerta de PFET inferior y dicha tensión de bloqueo.

12. Circuito según la reivindicación 6, en el que dichos medios intermedios para bloquear (DM 140) comprenden un transistor bipolar intermedio (QM 393) que presenta el emisor acoplado a dicha puerta de PFET intermedio, la base acoplada a dicha tensión de bloqueo y el colector acoplado a tierra, y dichos medios inferiores para bloquear (DB 144) comprenden un transistor bipolar inferior (QB 394) que presenta el emisor acoplado a la puerta de dicho PFET inferior, la base acoplada a dicha tensión de bloqueo y el colector acoplado a tierra.

13. Circuito según la reivindicación 6, en el que dicha tensión de bloqueo se deriva del divisor de tensión de resistencia (340, 344) entre dicha tensión alta (VCC) y dicha tierra (VSS).

14. Circuito según la reivindicación 13, que comprende asimismo un conmutador (348) para poner en OFF la corriente en dicho divisor de tensión de resistencia (340, 344) cuando dicha señal de conmutación es OFF.

15. Circuito según la reivindicación 6, que comprende asimismo por lo menos una célula PFET intermedia adicional (PM2 224) y por lo menos una tensión de bloqueo adicional, para crear de ese modo una pila en cascada de una altura superior a tres dispositivos PFET.

16. Circuito según la reivindicación 6, en el que cada PFET comprende asimismo:

\quad: un condensador puerta-drenador (168, 174 y 178);

\quad: un condensador puerta-fuente (166, 172 y 176); y

\quad: una resistencia de puerta (160, 162 y 164).

17. Circuito según la reivindicación 6, en el que cada uno de dichos PFET se forma en un pozo separado y en el que cada uno de dicho sustrato y dicha fuente de PFET están acoplados entre sí pero no con dichos sustratos y fuentes del resto de PFET.

18. Circuito según la reivindicación 6, que comprende asimismo un circuito excitador de lado bajo acoplado a dicha salida de excitador de lado alto, creándose de ese modo un circuito push-pull combinado.

19. Circuito excitador situado en el lado de baja tensión, de alta tensión que comprende:

\quad: un NFET inferior (NB 624) que presenta una puerta, un drenador, una fuente y un sustrato, en el que dicha puerta está acoplada a una señal de conmutación (SWN 612) y dicha fuente está acoplada a tierra (VSS 608);

\quad: una resistencia inferior (RB 636) con un primer y un segundo terminal, estando acoplado dicho primer terminal a dicha tierra (VSS 608);

\quad: una célula NFET intermedia que comprende:

: un NFET intermedio (NM 620) que presenta una puerta, un drenador, una fuente y un sustrato, en el que dicha fuente está acoplada al drenador de dicho NFET inferior y dicha puerta está acoplada a dicho segundo terminal de resistencia inferior;

: una resistencia intermedia (RM 632) que presenta un primer y un segundo terminales, estando acoplado dicho primer terminal a dicha puerta de NFET intermedio; y

: unos medios intermedios para bloquear (DB 644) dicha puerta de NFET intermedio a una tensión de bloqueo y

\quad: una célula NFET superior que comprende:

: un NFET superior (NT 616) que presenta una puerta, un drenador, una fuente y un sustrato, en el que dicha puerta está acoplada a dicho segundo terminal de resistencia intermedia, dicha fuente está acoplada a dicho drenador de NFET intermedio y dicho drenador constituye una salida del excitador de lado bajo;

: una resistencia superior (RT 628) acoplada entre dicha puerta de NFET superior y dicha salida de excitador de lado bajo; y

: unos medios superiores para bloquear (DM 640) dicha puerta de NFET superior a dicha tensión de bloqueo.

20. Circuito según la reivindicación 19, en el que dichos medios intermedios para bloquear comprenden un diodo intermedio acoplado entre dicha puerta de NFET intermedio y dicha tensión de bloqueo, y dichos medios superiores para bloquear comprenden un diodo superior acoplado entre dicha puerta de NFET superior y dicha tensión de bloqueo.

21. Circuito según la reivindicación 19, en el que cada uno de dicho NFET se forma en un pozo separado y en el que cada uno de dicho sustrato y la fuente de NFET están acoplados entre sí pero no con el resto de dichos sustratos y fuentes de NFET.

22. Circuito según la reivindicación 19, que comprende asimismo por lo menos una célula NFET intermedia adicional y por lo menos una tensión de bloqueo adicional, para crear de ese modo una pila de cascada de una altura superior a tres dispositivos NFET.

23. Circuito según la reivindicación 19 que comprende asimismo un circuito excitador de lado alto acoplado a dicha salida de excitador de lado bajo, creándose de ese modo un circuito push-pull combinado.