JPH0228362A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0228362A JPH0228362A JP63143962A JP14396288A JPH0228362A JP H0228362 A JPH0228362 A JP H0228362A JP 63143962 A JP63143962 A JP 63143962A JP 14396288 A JP14396288 A JP 14396288A JP H0228362 A JPH0228362 A JP H0228362A
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- JP
- Japan
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- line
- voltage
- circuit
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に、半導体基板
上に形成された複数のＭＯＳトランジスタに動作電圧を
供給する経路（配線および端子）が複数、分離されて設
けられている半導体集積回路装置に関する。
上に形成された複数のＭＯＳトランジスタに動作電圧を
供給する経路（配線および端子）が複数、分離されて設
けられている半導体集積回路装置に関する。
第２図は入力端子に接続された初段回路と内部回路の電
源およびグランドが分離されている従来例の回路図であ
る。
源およびグランドが分離されている従来例の回路図であ
る。
本従来例は、初段回路３に電源電圧ＶＤＤＩ、接地電圧
ＧＮＤ ｌをそれぞれ供給する動作電圧供給経路（以下
、単にラインという）Ｌｌ 、Ｌ２と、内部回路４に電
源電圧ＶＤＤ２ 、接地電圧ＧＮＤ２をそれぞれ供給す
るラインＬ３ 、Ｌ４とを具備している。また、入力端
子（例えば、外部接続端子、パッド。
ＧＮＤ ｌをそれぞれ供給する動作電圧供給経路（以下
、単にラインという）Ｌｌ 、Ｌ２と、内部回路４に電
源電圧ＶＤＤ２ 、接地電圧ＧＮＤ２をそれぞれ供給す
るラインＬ３ 、Ｌ４とを具備している。また、入力端
子（例えば、外部接続端子、パッド。
リードピン等）５は初段回路３のゲートに接続されてお
り、入力保護回路としてＰＭＯ３）ランジスタｌおよび
ＮＭＯＳ）ランジスタ２が設けられている。
り、入力保護回路としてＰＭＯ３）ランジスタｌおよび
ＮＭＯＳ）ランジスタ２が設けられている。
ラインＬｌとＬ３ 、ラインＬ２とＬ４が分離されてい
るのは、内部回路４による電源電圧および接地電圧の揺
れが初段回路３に伝達され、この初段回路３の入力電圧
マージンが悪化しないようにするためである。また、入
力保護回路を構成するＰＭＯＳトランジスタ１．ＮＭＯ
Ｓ）ランジスタ２は、静電気等の高電圧（過電圧）が印
加されてそれぞれのトランジスタの逆耐圧を越えた場合
に導通し、ラインＬｌ 、Ｌ２を介して電源ＶＤＤＩ、
接地電圧ＧＮＤＩへサージを逃がし、初段回路３のゲー
ト酸化膜の破壊を防止するものである。
るのは、内部回路４による電源電圧および接地電圧の揺
れが初段回路３に伝達され、この初段回路３の入力電圧
マージンが悪化しないようにするためである。また、入
力保護回路を構成するＰＭＯＳトランジスタ１．ＮＭＯ
Ｓ）ランジスタ２は、静電気等の高電圧（過電圧）が印
加されてそれぞれのトランジスタの逆耐圧を越えた場合
に導通し、ラインＬｌ 、Ｌ２を介して電源ＶＤＤＩ、
接地電圧ＧＮＤＩへサージを逃がし、初段回路３のゲー
ト酸化膜の破壊を防止するものである。
入力端子５に加わる静電気等は極めて大きいので、入力
保護回路を構成するＰＭＯＳトランジスタ１、あるいは
ＮＭＯＳ）ランジスタ２が導通し、ラインＬｌ 、Ｌ２
に電荷を逃がすだけでは初段回路３の保護が十分でない
場合がある。すなわち、ライｙ Ｌ １ （ＶＤＤＩ）
ｔりはＬ ２ （ＧＮＤＩ）ニオイて、流入した静電気
等の電荷が多量に蓄積すると、サージバイパス（サージ
吸収）能力が弱まり、この場合、初段回路３のゲート酸
化膜の破壊が発生してしまう、また、ラインＬｌ （Ｖ
ＤＤＩ）またはＬ２ （ＧＮＤＩ）に蓄積した電荷は、
例えば、半導体基板（不図示）Ｉ：、に形成された絶縁
膜等を破壊り、 サラニラインＬ３ （ＶＤＤ２）、
Ｌ４ （ＧＮＤ２）ニ流入してしまうことがある。
保護回路を構成するＰＭＯＳトランジスタ１、あるいは
ＮＭＯＳ）ランジスタ２が導通し、ラインＬｌ 、Ｌ２
に電荷を逃がすだけでは初段回路３の保護が十分でない
場合がある。すなわち、ライｙ Ｌ １ （ＶＤＤＩ）
ｔりはＬ ２ （ＧＮＤＩ）ニオイて、流入した静電気
等の電荷が多量に蓄積すると、サージバイパス（サージ
吸収）能力が弱まり、この場合、初段回路３のゲート酸
化膜の破壊が発生してしまう、また、ラインＬｌ （Ｖ
ＤＤＩ）またはＬ２ （ＧＮＤＩ）に蓄積した電荷は、
例えば、半導体基板（不図示）Ｉ：、に形成された絶縁
膜等を破壊り、 サラニラインＬ３ （ＶＤＤ２）、
Ｌ４ （ＧＮＤ２）ニ流入してしまうことがある。
本発明の半導体集積回路装置は、
外部接続端子に入力端が接続されている第１の回路と、
該第１の回路に高レベル動作電圧および低レベル動作電
圧をそれぞれ供給するための第１および第２の電圧供給
経路と、 第２の回路と。
圧をそれぞれ供給するための第１および第２の電圧供給
経路と、 第２の回路と。
該第２の回路に高レベル動作電圧および低レベル動作電
圧をそれぞれ供給するための第３および第４の電圧供給
経路とが同一半導体基板に形成され、前記第１および第
３の電圧供給経路、前記第２および第４の電圧供給経路
は、それぞれ、独立して設けられている半導体集積回路
装置において、 前記第１および第３の電圧供給経路間、ならびに前記第
２および第４の電圧供給経路間において、それぞれの電
圧供給経路間に過電圧が加わった場合に導通し、該過電
圧を吸収する過電圧吸収回路が設けられていることを特
徴とする。
圧をそれぞれ供給するための第３および第４の電圧供給
経路とが同一半導体基板に形成され、前記第１および第
３の電圧供給経路、前記第２および第４の電圧供給経路
は、それぞれ、独立して設けられている半導体集積回路
装置において、 前記第１および第３の電圧供給経路間、ならびに前記第
２および第４の電圧供給経路間において、それぞれの電
圧供給経路間に過電圧が加わった場合に導通し、該過電
圧を吸収する過電圧吸収回路が設けられていることを特
徴とする。
電源電圧供給経路間および接地電圧供給経路間に設けら
れた過電圧吸収回路が動作することにより、静電気、ノ
イズ等の電荷はすみやかに移動し、これにより電源電位
または接地電位を急速に安定させることができ、同時に
、入力段回路を構成するＭＯＳトランジスタの破壊を防
ぐことができる。
れた過電圧吸収回路が動作することにより、静電気、ノ
イズ等の電荷はすみやかに移動し、これにより電源電位
または接地電位を急速に安定させることができ、同時に
、入力段回路を構成するＭＯＳトランジスタの破壊を防
ぐことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路構成図である。
本実施例が従来例と相違する点は、ラインＬ２（ＯＮＤ
Ｉ）とラインＬ４ （ＧＮＩ１２）との間に過電圧吸収
回路として、ゲートがラインＬ２に接続されたＮＭＯＳ
トランジスタ６、ゲートがラインＬ４に接続されたＰＭ
Ｏ３トランジスタ７が設けられている点、マタ、ライフ
Ｌ１ （ＶＤＤＩ）ト５ イアＬ３ （ＶＤＤ２）との
間に、過電圧吸収回路として、ゲートがラインＬ１に接
続されたＮＭＯＳトランジスタ８゜ゲートがラインＬ３
に接続されたＮＭＯＳトランジスタ９が設けられている
点である。これらのＭＯＳトランジスタは、いずれも、
ゲートに＋１５Ｖ以トの電圧が加わると導通するように
なっている。
Ｉ）とラインＬ４ （ＧＮＩ１２）との間に過電圧吸収
回路として、ゲートがラインＬ２に接続されたＮＭＯＳ
トランジスタ６、ゲートがラインＬ４に接続されたＰＭ
Ｏ３トランジスタ７が設けられている点、マタ、ライフ
Ｌ１ （ＶＤＤＩ）ト５ イアＬ３ （ＶＤＤ２）との
間に、過電圧吸収回路として、ゲートがラインＬ１に接
続されたＮＭＯＳトランジスタ８゜ゲートがラインＬ３
に接続されたＮＭＯＳトランジスタ９が設けられている
点である。これらのＭＯＳトランジスタは、いずれも、
ゲートに＋１５Ｖ以トの電圧が加わると導通するように
なっている。
次に、本実施例の動作を説明する。
例えば、数ｋＶの高電圧の静電気が入力端子５に加わっ
た場合を考える。この場合、例えば、ＮＭＯＳトランジ
スタ２のソース電極とドレイン電極との間のパンチスル
ーによりゲート酸化膜破壊電圧以下でＧＮＤＩ （ライ
ンＬ２）へ電荷が流れ、ＧＮ［ｌ １の電位が上昇する
。ＧＮＤＩとＧＮＤ２との間に接続されたＮＭＯＳトラ
ンジスタ６は、ＧＮＤＩ（７）電圧が１５Ｖ以上上昇す
ると、導通し、入力端子５からＧＮＤ １へと流れ込ん
だ多くの電荷は、さらにＧＮＤ２へと流れ、過度に電荷
が蓄積することがない、これによって、入力端子５にど
の電源もしくはＧＮＤを基準として数ｋＶの高電圧が加
わった場合でも、初段回路３のゲート電極にゲート酸化
膜破壊電圧以上の電圧が加わることがなくなるため、ゲ
ート酸化膜の破壊を防止することができる。また、ＮＭ
ＯＳトランジスタ７のパンチスルーによってもＧＮＤ２
へと電荷を逃がすことができる。
た場合を考える。この場合、例えば、ＮＭＯＳトランジ
スタ２のソース電極とドレイン電極との間のパンチスル
ーによりゲート酸化膜破壊電圧以下でＧＮＤＩ （ライ
ンＬ２）へ電荷が流れ、ＧＮ［ｌ １の電位が上昇する
。ＧＮＤＩとＧＮＤ２との間に接続されたＮＭＯＳトラ
ンジスタ６は、ＧＮＤＩ（７）電圧が１５Ｖ以上上昇す
ると、導通し、入力端子５からＧＮＤ １へと流れ込ん
だ多くの電荷は、さらにＧＮＤ２へと流れ、過度に電荷
が蓄積することがない、これによって、入力端子５にど
の電源もしくはＧＮＤを基準として数ｋＶの高電圧が加
わった場合でも、初段回路３のゲート電極にゲート酸化
膜破壊電圧以上の電圧が加わることがなくなるため、ゲ
ート酸化膜の破壊を防止することができる。また、ＮＭ
ＯＳトランジスタ７のパンチスルーによってもＧＮＤ２
へと電荷を逃がすことができる。
ＮＭＯ３）ランジスタ８．９についても、上述のＮＭＯ
Ｓトランジスタ６．７と同様なｆ＠きをすることは明ら
かであり、また、ＮＭＯ３）ランジスタロ、７，８．９
のしきい値電圧を本実施例では１５Ｖとしているが、こ
れを製造プロセスの変更により変化させ、目的に応じて
能力を変えられることは言うまでもない。
Ｓトランジスタ６．７と同様なｆ＠きをすることは明ら
かであり、また、ＮＭＯ３）ランジスタロ、７，８．９
のしきい値電圧を本実施例では１５Ｖとしているが、こ
れを製造プロセスの変更により変化させ、目的に応じて
能力を変えられることは言うまでもない。
以上説明したように本発明は１分離されている各電源、
接地ライフ間に過電圧吸収回路を設けることにより、電
源またはグランドの電位を安定させることができるとと
もに、静電気、ノイズ等に起因するＭＯＳトランジスタ
の破壊を防ぐことができる効果がある。
接地ライフ間に過電圧吸収回路を設けることにより、電
源またはグランドの電位を安定させることができるとと
もに、静電気、ノイズ等に起因するＭＯＳトランジスタ
の破壊を防ぐことができる効果がある。
第１図は本発明の半導体集積回路装置の一実施例の回路
構成図、第２図は従来例の回路構成図である。 ｌ・・・ＰＭＯＳトランジスタ（入力保護回路）、２・
・・ＮＭＯ３）ランジスタ（入力保護回路）。 ３・・・初段回路、 ４・・・内部回路、 ５・・・入力端子、 ＶＤＤＩ、 ＶＤＤ２・・・電源電圧（高レベル動作電
圧）、ＧＮＤＩ、 ＧＮＤ２・・・接地電圧（低レベル
動作電圧）、Ｌｌ−Ｌ４・・・電圧供給経路（ライン）
。
構成図、第２図は従来例の回路構成図である。 ｌ・・・ＰＭＯＳトランジスタ（入力保護回路）、２・
・・ＮＭＯ３）ランジスタ（入力保護回路）。 ３・・・初段回路、 ４・・・内部回路、 ５・・・入力端子、 ＶＤＤＩ、 ＶＤＤ２・・・電源電圧（高レベル動作電
圧）、ＧＮＤＩ、 ＧＮＤ２・・・接地電圧（低レベル
動作電圧）、Ｌｌ−Ｌ４・・・電圧供給経路（ライン）
。
Claims (1)
- 【特許請求の範囲】 １、外部接続端子に入力端が接続されている第１の回路
と、 該第１の回路に高レベル動作電圧および低レベル動作電
圧をそれぞれ供給するための第１および第２の電圧供給
経路と、 第２の回路と、 該第２の回路に高レベル動作電圧および低レベル動作電
圧をそれぞれ供給するための第３および第４の電圧供給
経路とが同一半導体基板に形成され、前記第１および第
３の電圧供給経路、前記第２および第４の電圧供給経路
は、それぞれ、独立して設けられている半導体集積回路
装置において、 前記第１および第３の電圧供給経路間、ならびに前記第
２および第４の電圧供給経路間において、それぞれの電
圧供給経路間に過電圧が加わった場合に導通し、該過電
圧を吸収する過電圧吸収回路が設けられていることを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143962A JPH0228362A (ja) | 1988-06-10 | 1988-06-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143962A JPH0228362A (ja) | 1988-06-10 | 1988-06-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228362A true JPH0228362A (ja) | 1990-01-30 |
Family
ID=15351102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143962A Pending JPH0228362A (ja) | 1988-06-10 | 1988-06-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228362A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04373162A (ja) * | 1991-06-21 | 1992-12-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH06244371A (ja) * | 1992-10-05 | 1994-09-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| EP0663694A1 (en) * | 1993-12-24 | 1995-07-19 | Nec Corporation | Semiconductor device having a protective circuit against electrostatic discharge |
| JPH09191081A (ja) * | 1995-12-29 | 1997-07-22 | Hyundai Electron Ind Co Ltd | 静電気保護回路 |
| JPH10224205A (ja) * | 1996-11-04 | 1998-08-21 | Samsung Electron Co Ltd | 半導体装置のデータ出力回路 |
| US6215157B1 (en) | 1998-07-31 | 2001-04-10 | Nec Corporation | Electrostatic discharge protection circuit for a semiconductor integrated circuit and layout thereof |
| US6710991B2 (en) | 2002-05-28 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Electrostatic-breakdown-preventive and protective circuit for semiconductor-device |
| JP2007324345A (ja) * | 2006-05-31 | 2007-12-13 | Nec Electronics Corp | 保護回路を備える半導体装置 |
| US7352031B2 (en) | 2002-05-28 | 2008-04-01 | Oki Electric Industry, Co., Ltd. | Electrostatic-breakdown-preventive and protective circuit for semiconductor-device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014460A (ja) * | 1983-07-04 | 1985-01-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS62216351A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体集積回路 |
| JPS62276867A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JPS6325962A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1988
- 1988-06-10 JP JP63143962A patent/JPH0228362A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0663694A1 (en) * | 1993-12-24 | 1995-07-19 | Nec Corporation | Semiconductor device having a protective circuit against electrostatic discharge |
| US5521415A (en) * | 1993-12-24 | 1996-05-28 | Nec Corporation | Semiconductor device having a circuit for protecting the device from electrostatic discharge |
| JPH09191081A (ja) * | 1995-12-29 | 1997-07-22 | Hyundai Electron Ind Co Ltd | 静電気保護回路 |
| JPH10224205A (ja) * | 1996-11-04 | 1998-08-21 | Samsung Electron Co Ltd | 半導体装置のデータ出力回路 |
| US6215157B1 (en) | 1998-07-31 | 2001-04-10 | Nec Corporation | Electrostatic discharge protection circuit for a semiconductor integrated circuit and layout thereof |
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| US7352031B2 (en) | 2002-05-28 | 2008-04-01 | Oki Electric Industry, Co., Ltd. | Electrostatic-breakdown-preventive and protective circuit for semiconductor-device |
| JP2007324345A (ja) * | 2006-05-31 | 2007-12-13 | Nec Electronics Corp | 保護回路を備える半導体装置 |
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