ES2432371T3

ES2432371T3 - Sistemas y procedimientos de amplificación de potencia vectorial

Info

Publication number: ES2432371T3
Application number: ES05817164T
Authority: ES
Inventors: David F. Sorrells; Gregory S. Rawlins; Michael W. Rawlins
Original assignee: ParkerVision Inc
Current assignee: ParkerVision Inc
Priority date: 2004-10-22
Filing date: 2005-10-24
Publication date: 2013-12-03
Anticipated expiration: 2025-10-24
Also published as: US8447248B2; US20070178859A1; US20070066251A1; WO2006047377A2; KR20070085418A; US20070116145A1; US7421036B2; US8639196B2; US8428527B2; US20060099919A1; US7945224B2; US20070133714A1; CA2584213A1; EP1813069A4; US20060104384A1; US20130129019A1; US8781418B2; US20070087708A1; US20070087709A1; US20070060076A1

Abstract

Un procedimiento que comprende: 1) aceptar (620) una entrada de reloj a una frecuencia que se corresponde con una frecuencia de salida deseada; 2) generar (630, 650) una información de fase y de envolvente en fase (vector I) de banda de base a la frecuencia de salida deseada; 3) generar (640, 650) una información de fase y de envolvente de cuadratura (vector Q) de banda de base a la frecuencia de salida deseada; y 4) combinar (650) la información de cuadratura y en fase de banda de base para producir una forma de onda deseada a la frecuencia de salida deseada, en el que la combinación comprende el acoplamiento 10 directo de las fases de salida asociadas con las etapas 2) y 3).

Description

Sistemas y procedimientos de amplificaci6n de potencia vectorial

Antecedentes de la invenci6n

Campo de la invenci6n�

La presente invenci6n se refiere, en general, a la modulaci6n y la amplificaci6n de potencia en frecuencia. Mas en particular, la invenci6n se refiere a procedimientos y sistemas para la amplificaci6n de potencia de combinaci6n de vectores.

Tecnica anterior

En los amplificadores de potencia, tipicamente existe una relaci6n compleja entre la linealidad y la eficiencia energetica.

La linealidad se determina mediante el intervalo de operaci6n de un amplificador de potencia sobre una curva caracteristica que relaciona su entrada con las variables de salida - cuanto mas lineal es el intervalo de operaci6n, se dice que el amplificador de potencia es mas lineal. La linealidad es una caracteristica deseada de un amplificador de potencia. En un aspecto, por ejemplo, se desea que un amplificador de potencia amplifique de manera uniforme unas serales de amplitud y / o fase y / o frecuencia variables. Por consiguiente, la linealidad es un importante factor determinante de la calidad de seral de salida de un amplificador de potencia.

La eficiencia energetica puede calcularse usando la relaci6n de la potencia total que se entrega a una carga dividida por la potencia total suministrada al amplificador. Para un amplificador ideal, la eficiencia energetica es de un 100 %. Tipicamente, los amplificadores de potencia se dividen en unas clases que determinan la eficiencia energetica te6rica maxima del amplificador. La eficiencia energetica es, claramente, una caracteristica deseada de un amplificador de potencia, en particular, en los sistemas de comunicaci6n inalambrica en los que el consumo de energia se ve dominado de forma significativa por el amplificador de potencia.

Oesafortunadamente, el compromiso tradicional entre la linealidad y la eficiencia en los amplificadores de potencia es tal que, cuanto mas lineal es un amplificador de potencia, menos eficiente es la potencia. Por ejemplo, el amplificador mas lineal se polariza para el funcionamiento de clase A, que es la clase menos eficiente de amplificadores. Por otro lado, los amplificadores de clase mas alta, tal como la clase 8, C, O, E, etc., son de una eficiencia energetica mayor, pero son considerablemente no lineales, lo que puede dar como resultado unas serales de salida espectralmente distorsionadas.

El compromiso que se ha descrito en lo que antecede se ve subrayado por las serales de comunicaci6n inalambrica tipicas. Las serales de comunicaci6n inalambrica, tales como, por ejemplo, OFOM, COMA y W-COMA, se caracterizan en general por sus relaciones de potencia de pico a promedio. Cuanto mayor sea la relaci6n de pico a promedio de la seral, mas distorsi6n no lineal se producira cuando se empleen unos amplificadores no lineales.

Se han propuesto tecnicas de amplificaci6n de desfase para los diseros de amplificador de RF. En diversos aspectos, no obstante, las tecnicas de desfase existentes son deficientes en cuanto a satisfacer los requisitos de amplificaci6n de serales complejas, en particular tal como se define, por ejemplo, por las normas de comunicaci6n inalambrica.

En un aspecto, las tecnicas de desfase existentes emplean un elemento de aislamiento y / o uno de combinaci6n cuando se combinan unas constituyentes de envolvente constante de una seral de salida deseada. Por ejemplo, habitualmente es el caso que un circuito combinador de potencia se use para combinar las serales de constituyente. Este enfoque de combinaci6n, no obstante, tipicamente da como resultado un deterioro de la potencia de seral de salida debido la perdida de inserci6n y al limitado ancho de banda y, de forma correspondiente, una disminuci6n en cuanto a la eficiencia energetica. El documento de la tecnica anterior US 2001 / 0030581 divulga un amplificador de desfase de cuadratura.

En otro aspecto, el tamaro tipicamente grande de los elementos de combinaci6n impide tener los mismos en los diseros de amplificador monoliticos.

Lo que se necesita, por lo tanto, son unos procedimientos y sistemas de amplificaci6n de potencia que solucionen las deficiencias de las tecnicas de amplificaci6n de potencia existentes a la vez que se maximiza la eficiencia energetica y se minimiza la distorsi6n no lineal. Ademas, son necesarios unos procedimientos y sistemas de amplificaci6n de potencia que puedan implementarse sin las limitaciones de las tecnicas, y la circuiteria de combinaci6n de potencia, tradicionales.

Breve sumario de la invenci6n

En el presente documento se divulgan unas realizaciones para la amplificaci6n de potencia de combinaci6n de vectores.

En una realizaci6n, una pluralidad de serales de envolvente sustancialmente constante se amplifican de forma individual, a continuaci6n se combinan para formar una seral de envolvente compleja variable en el tiempo deseada. Las caracteristicas de fase y / o de frecuencia de una o mas de las serales se controlan para proporcionar las caracteristicas de fase, de frecuencia y / o de amplitud deseadas de la seral de envolvente compleja variable en el tiempo deseada.

En otra realizaci6n, una seral de envolvente compleja variable en el tiempo se descompone en una pluralidad de serales de constituyente de envolvente sustancialmente constante. Las serales de constituyente se amplifican y, a continuaci6n, se recombinan para construir una versi6n amplificada de la seral de envolvente variable en el tiempo original.

Las realizaciones de la invenci6n pueden ponerse en practica con unas serales portadoras moduladas y con una informaci6n de banda de base y unas serales de reloj. Las realizaciones de la invenci6n tambien consiguen una conversi6n elevadora en frecuencia. Por consiguiente, las realizaciones de la invenci6n representan soluciones integradas para una conversi6n elevadora en frecuencia, amplificaci6n y modulaci6n.

Las realizaciones de la invenci6n pueden implementarse con controles anal6gicos y / o digitales. La invenci6n puede implementarse con componentes anal6gicos o con una combinaci6n de componentes anal6gicos y de componentes digitales. En la ultima realizaci6n, puede implementarse un procesamiento de serales digitales en un procesador de banda de base existente para unos ahorros de costes aradidos.

Especificamente, la invenci6n proporciona un procedimiento de acuerdo con la reivindicaci6n 1.

En la descripci6n que sigue se expondran caracteristicas y ventajas adicionales de la invenci6n. Todavia mas caracteristicas y ventajas seran evidentes para un experto en la materia, en base a la descripci6n que se expone en el presente documento, o pueden aprenderse mediante la practica de la invenci6n. Las ventajas de la invenci6n se realizaran y se conseguiran mediante los procedimientos y la estructura que se seralan, en particular, en la descripci6n escrita y en las reivindicaciones del presente documento, asi como en los dibujos adjuntos.

Ha de entenderse que tanto el sumario precedente como la siguiente descripci6n detallada son ejemplares y explicativos y se pretende que proporcionen una explicaci6n adicional de las realizaciones de la invenci6n tal como se reivindica.

Breve descripci6n de las figuras

Las realizaciones de la presente invenci6n se describiran con referencia a los dibujos adjuntos, en los que unos numeros de referencia semejantes indican, en general, unos elementos identicos o funcionalmente similares. Asimismo, en general, el digito o digitos mas a la izquierda de los numeros de referencia identifican los dibujos en los que se introducen en primer lugar los elementos asociados.

La figura 1A es un ejemplo que ilustra la generaci6n de una seral de envolvente compleja variable en el tiempo ejemplar.

La figura 18 es otro ejemplo que ilustra la generaci6n de una seral de envolvente compleja variable en el tiempo ejemplar.

La figura 1C es un ejemplo que ilustra la generaci6n de una seral de envolvente compleja variable en el tiempo ejemplar a partir de la suma de dos o mas serales de envolvente constante.

La figura 1O ilustra la amplificaci6n de potencia de una seral de envolvente compleja variable en el tiempo a modo de ejemplo de acuerdo con una realizaci6n de la presente invenci6n.

La figura 1E es un diagrama de bloques que ilustra una realizaci6n de amplificaci6n de potencia vectorial de la presente invenci6n.

La figura 1 ilustra una representaci6n fasorial de una seral.

La figura 2 ilustra una representaci6n fasorial de una seral de envolvente compleja variable en el tiempo.

Las figuras 3A-3C ilustran una modulaci6n a modo de ejemplo para generar una seral de envolvente compleja variable en el tiempo.

La figura 3O es un ejemplo que ilustra una descomposici6n de envolvente constante de una seral de envolvente variable en el tiempo.

La figura 4 es un diagrama fasorial que ilustra un procedimiento de Amplificaci6n de Potencia Vectorial (VPA) de 4 Ramas Cartesiana de una realizaci6n de la presente invenci6n.

La figura 5 es un diagrama de bloques que ilustra una realizaci6n ejemplar del procedimiento de VPA de 4 Ramas Cartesiana.

La figura 6 es una realizaci6n de un diagrama de flujo de proceso para la amplificaci6n de potencia de acuerdo con el procedimiento de VPA de 4 Ramas Cartesiana.

La figura 7A es un diagrama de bloques que ilustra una realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 4 Ramas Cartesiana.

La figura 78 es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 4 Ramas Cartesiana.

La figura 8A es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial de acuerdo con el procedimiento de VPA de 4 Ramas Cartesiana.

La figura 88 es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial de acuerdo con el procedimiento de VPA de 4 Ramas Cartesiana.

La figura 8C es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial de acuerdo con el procedimiento de VPA de 4 Ramas Cartesiana.

La figura 8O es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial de acuerdo con el procedimiento de VPA de 4 Ramas Cartesiana.

Las figuras 9A-98 son unos diagramas fasoriales que ilustran un procedimiento de Amplificaci6n de Potencia Vectorial (VPA) de 2 Ramas Cartesiana-Polar-Cartesiana-Polar (CPCP) de una realizaci6n de la presente invenci6n.

La figura 10 es un diagrama de bloques que ilustra una realizaci6n ejemplar del procedimiento de VPA de 2 Ramas CPCP.

La figura 10A es un diagrama de bloques que ilustra otra realizaci6n ejemplar del procedimiento de VPA de 2 Ramas CPCP.

La figura 11 es una realizaci6n de un diagrama de flujo de proceso para la amplificaci6n de potencia de acuerdo con el procedimiento de VPA de 2 Ramas CPCP.

La figura 12 es un diagrama de bloques que ilustra una realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 2 Ramas CPCP.

La figura 12A es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 2 Ramas CPCP.

La figura 128 es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 2 Ramas CPCP.

La figura 13 es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 2 Ramas CPCP.

La figura 13A es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 2 Ramas CPCP.

La figura 14 es un diagrama fasorial que ilustra un procedimiento de Amplificaci6n de Potencia Vectorial (VPA) de 2 Ramas Cartesiana Oirecta de una realizaci6n de la presente invenci6n.

La figura 15 es un diagrama de bloques que ilustra una realizaci6n ejemplar del procedimiento de VPA de 2 Ramas Cartesiana Oirecta.

La figura 15A es un diagrama de bloques que ilustra otra realizaci6n ejemplar del procedimiento de VPA de 2 Ramas Cartesiana Oirecta.

La figura 16 es una realizaci6n de un diagrama de flujo de proceso para la amplificaci6n de potencia de acuerdo con el procedimiento de VPA de 2 Ramas Cartesiana Oirecta.

La figura 17 es un diagrama de bloques que ilustra una realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 2 Ramas Cartesiana Oirecta.

La figura 17A es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 2 Ramas Cartesiana Oirecta.

La figura 178 es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia

vectorial para implementar el procedimiento de VPA de 2 Ramas Cartesiana Oirecta.

La figura 18 es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial para implementar el procedimiento de VPA de 2 Ramas Cartesiana Oirecta. La figura 18A es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia

La figura 19 es un diagrama de flujo de proceso que ilustra una realizaci6n de una funci6n de transferencia de I y de Q de acuerdo con el procedimiento de VPA de 4 Ramas Cartesiana. La figura 20 es un diagrama de bloques que ilustra una realizaci6n ejemplar de una funci6n de transferencia de I y

de Q de acuerdo con el procedimiento de VPA de 4 Ramas Cartesiana.

La figura 21 es un diagrama de flujo de proceso que ilustra una realizaci6n de una funci6n de transferencia de I y de Q de acuerdo con el procedimiento de VPA de 2 Ramas CPCP. La figura 22 es un diagrama de bloques que ilustra una realizaci6n ejemplar de una funci6n de transferencia de I y

de Q de acuerdo con el procedimiento de VPA de 2 Ramas CPCP.

La figura 23 es un diagrama de flujo de proceso que ilustra una realizaci6n de una funci6n de transferencia de I y de Q de acuerdo con el procedimiento de VPA de 2 Ramas Cartesiana Oirecta. La figura 24 es un diagrama de bloques que ilustra una realizaci6n ejemplar de una funci6n de transferencia de I y

de Q de acuerdo con el procedimiento de VPA de 2 Ramas Cartesiana Oirecta.

La figura 25 es un diagrama fasorial que ilustra el efecto de la distorsi6n de forma de onda sobre una representaci6n de un fasor de seral. La figura 26 ilustra unas funciones de transformada de magnitud en fase de acuerdo con una realizaci6n de la

presente invenci6n.

La figura 27 ilustra unas realizaciones ejemplares de una circuiteria de polarizaci6n de acuerdo con las realizaciones de la presente invenci6n. La figura 28 ilustra un procedimiento de combinaci6n de unas serales de envolvente constante de acuerdo con una

realizaci6n la presente invenci6n.

La figura 29 ilustra una realizaci6n de fase de salida de amplificador de potencia vectorial de acuerdo con la presente invenci6n. La figura 30 es un diagrama de bloques de una realizaci6n de fase de salida de amplificador de potencia (PA). La figura 31 es un diagrama de bloques de otra realizaci6n de fase de salida de amplificador de potencia (PA). La figura 32 es un diagrama de bloques de otra realizaci6n de fase de salida de amplificador de potencia (PA). La figura 33 es un diagrama de bloques de otra realizaci6n de fase de salida de amplificador de potencia (PA) de

acuerdo con la presente invenci6n.

La figura 34 es un diagrama de bloques de otra realizaci6n de fase de salida de amplificador de potencia (PA) de acuerdo con la presente invenci6n. La figura 35 es un diagrama de bloques de otra realizaci6n de fase de salida de amplificador de potencia (PA) de

acuerdo con la presente invenci6n.

La figura 36 es un diagrama de bloques de otra realizaci6n de fase de salida de amplificador de potencia (PA) de acuerdo con la presente invenci6n. La figura 37 ilustra una seral de salida a modo de ejemplo de acuerdo con una realizaci6n de la presente invenci6n. La figura 38 ilustra una realizaci6n de PA ejemplar. La figura 39 ilustra una seral de salida de PA de envolvente compleja variable en el tiempo a modo de ejemplo y una

seral de envolvente correspondiente. La figura 40 ilustra unos diagramas de sincronismo a modo de ejemplo de una intensidad de fase de salida de PA. La figura 41 ilustra unas funciones de control de intensidad de fase de salida ejemplares. La figura 42 es un diagrama de bloques de otra realizaci6n de fase de salida de amplificador de potencia (PA).

La figura 43 ilustra una realizaci6n de fase de PA ejemplar. La figura 44 ilustra una seral de salida de PA con forma ondulada ejemplar. La figura 45 ilustra un procedimiento de control de potencia. La figura 46 ilustra otro procedimiento de control de potencia. La figura 47 ilustra una realizaci6n de amplificador de potencia vectorial ejemplar. La figura 48 es un diagrama de flujo de proceso para implementar una conformaci6n de intensidad de fase de salida

de acuerdo con una realizaci6n de la presente invenci6n.

La figura 49 es un diagrama de flujo de proceso para implementar un control de arm6nicos de acuerdo con una realizaci6n de la presente invenci6n. La figura 50 es un diagrama de flujo de proceso para la amplificaci6n de potencia de acuerdo con una realizaci6n de

la presente invenci6n.

Las figuras 51A-I ilustran unas realizaciones de fase de salida de multiples entradas y de una unica salida (MISO) ejemplares. La presente invenci6n se describira con referencia a los dibujos adjuntos. El dibujo en el que un elemento aparece

por primera vez se indica tipicamente mediante el digito o digitos mas a la izquierda en el numero de referencia correspondiente.

Descripci6n detallada de la invenci6n

indice de�onnrenidns

1.: Introducci6n

1.1. Generaci6n a modo de ejemplo de Serales de Entrada de Envolvente Compleja Variable en el Tiempo

1.2. Generaci6n a modo de ejemplo de Serales de Envolvente Compleja Variable en el Tiempo a partir de Serales de Envolvente Constante

1.3. Visi6n de Conjunto de Amplificaci6n de Potencia Vectorial

2.: Visi6n de Conjunto Matematica General

2.1. Representaci6n de Seral Fasorial

2.2. Serales de Envolvente Compleja Variable en el Tiempo

2.3. Oescomposici6n de Envolvente Constante de Serales de Envolvente Variable en el Tiempo

3.: Procedimientos y Sistemas de Amplificaci6n de Potencia Vectorial (VPA)

3.1. Amplificador de Potencia Vectorial de 4 Ramas Cartesiana

3.2. Amplificador de Potencia Vectorial de 2 Ramas Cartesiana-Polar-Cartesiana-Polar (CPCP)

3.3. Amplificador de Potencia Vectorial de 2 Ramas Cartesiana Oirecta

3.4. Funciones de Transferencia de Oatos de I y de Q a Modulador Vectorial

3.4.1. Funci6n de Transferencia de VPA de 4 Ramas Cartesiana

3.4.2. Funci6n de Transferencia de VPA de 2 Ramas CPCP

3.4.3. Funci6n de Transferencia de VPA de 2 Ramas Cartesiana Oirecta

3.4.4. Magnitud para Transformada en Oesplazamiento de Fase

3.4.4.1. Magnitud para Transformada en Oesplazamiento de Fase para Serales Sinusoidales

3.4.4.2. Magnitud para Transformada en Oesplazamiento de Fase para Serales de Onda Cuadrada

3.4.5. Compensaci6n de Oistorsi6n de Forma de Onda

3.5. Fase de Salida

3.5.1. Realizaciones de fase de salida

3.5.2. Conformaci6n de Intensidad de Fase de Salida

3.5.3. Protecci6n de Fase de Salida

5 3.6. Control de Arm6nicos

3.7. Control de Potencia

3.8. Realizaci6n de Amplificador de Potencia Vectorial ejemplar

4.: Sumario

5.: Conclusiones

10 1.�nnrond�cci6n

En el presente documento se divulgan procedimientos, aparatos y sistemas para la amplificaci6n de potencia de combinaci6n de vectores.

La amplificaci6n de potencia de combinaci6n de vectores es un enfoque para optimizar la linealidad y la eficiencia energetica de forma simultanea. En terminos generales, y haciendo referencia al diagrama de flujo 502 en la figura 15 50, en la etapa 504 una seral de entrada de envolvente compleja variable en el tiempo, con una amplitud y una fase variables, se descompone en unas serales de constituyente de envolvente constante. En la etapa 506, las serales de constituyente de envolvente constante se amplifican y, a continuaci6n, se suman en la etapa 508 para generar una versi6n amplificada de la seral de envolvente compleja de entrada. Oebido a que las serales de envolvente sustancialmente constante pueden amplificarse con una preocupaci6n minima por la distorsi6n no lineal, el resultado

20 de la suma de las serales de envolvente constante experimenta una distorsi6n no lineal minima a la vez que proporciona una eficiencia 6ptima.

Por consiguiente, la amplificaci6n de potencia de combinaci6n de vectores permite que se usen unos amplificadores de potencia no lineales para amplificar de forma eficiente serales complejas a la vez que se mantienen unos niveles de distorsi6n no lineal minimos.

25 Para fines de conveniencia, y no de limitaci6n, a veces se hace referencia en el presente documento a los procedimientos y sistemas de la presente invenci6n como procedimientos y sistemas de amplificaci6n de potencia vectorial (VPA).

En lo sucesivo se proporciona una descripci6n de alto nivel de procedimientos y sistemas de VPA de acuerdo con las realizaciones de la presente invenci6n. Para fines de claridad, en lo sucesivo se definen, en primer lugar, 30 determinadas expresiones. Las definiciones que se describen en esta secci6n se proporcionan solo para fines de conveniencia, y no son limitantes. El significado de estas expresiones sera evidente para los expertos en la materia

o materias en base a la totalidad de las enseranzas que se proporcionan en el presente documento. Estas expresiones pueden analizarse a traves de la totalidad de la memoria descriptiva con detalle adicional.

La expresi6n envolvente de seral, cuando usa en el presente documento, hace referencia a un limite de amplitud

35 dentro del cual una seral esta contenida a medida que esta fluctua en el dominio del tiempo. Las serales moduladas en cuadraturapueden describirse mediante r(t) = i(t)·cos(w·t) + q(t)·sen(wc·t) en la quei(t) y q(t) representan unas

serales de cuadratura y en fase con la envolvente de seral e(t), que es igual a

y el angulo de fase asociado con r(t) esta relacionado con arctan (q(t) / i(t)).

La expresi6n seral de envolvente constante, cuando usa en el presente documento, hace referencia a unas serales

40 de cuadratura y en fase en las que , con e(t) teniendo un valor relativa o sustancialmente constante.

La expresi6n seral de envolvente variable en el tiempo, cuando usa en el presente documento, hace referencia a una seral que tiene una envolvente de seral variable en el tiempo. Una seral de envolvente variable en el tiempo

puede describirse en terminos de las serales de cuadratura y en fase como

, con e(t) 45 teniendo un valor variable en el tiempo.

La expresi6n desplazamiento en fase, cuando usa en el presente documento, hace referencia a retardar o a adelantar la componente de fase de una seral de envolvente constante o variable en el tiempo en relaci6n con una fase de referencia.

1.1) �GGeneoaci6n a�mndn�de ejempln �de�Senales�de Enroada�Vaoiable en �el�Tiempn de Envnlvenre �onmpleja

Las figuras 1A y 18 son unos ejemplos que ilustran la generaci6n de serales de entrada complejas de fase y de envolvente variables en el tiempo. En la figura 1A, las serales de portadora de envolvente variable en el tiempo 104 y 106 se introducen en el controlador de fase 110. El controlador de fase 110 manipula las componentes de fase de las serales 104 y 106. Oicho de otra forma, el controlador de fase 110 puede desplazar en fase las serales 104 y

106. Las serales 108 y 112 resultantes, por consiguiente, pueden desplazarse en fase en relaci6n con las serales 104 y 106. En el ejemplo de la figura 1A, el controlador de fase 110 da lugar a una inversi6n de fase (desplazamiento de fase de 180 grados) en las serales 104 y 106 en el instante de tiempo to, tal como puede verse a partir de las serales 108 y 112. Las serales 108 y 112 representan unas serales de portadora complejas variables en el tiempo. Las serales 108 y 112 tienen tanto unas envolventes como unas componentes de fase variables en el tiempo. Cuando se suman, las serales 108 y 112 dan como resultado la seral 114. La seral 114 tambien representa una seral compleja variable en el tiempo. La seral 114 puede ser una seral de entrada a modo de ejemplo en las realizaciones de VPA de la presente invenci6n (por ejemplo, una entrada a modo de ejemplo en la etapa 504 de la figura 50).

Las serales complejas variables en el tiempo tambien pueden generarse tal como se ilustra en la figura 18. En la figura 18, las serales 116 y 118 representan unas serales de banda de base. Por ejemplo, las serales 116 y 118 pueden ser unas componentes de banda de base en fase (I) y de cuadratura (Q) de una seral. En el ejemplo de la figura 18, las serales 116 y 118 experimentan un paso por cero a medida que estas realizan una transici6n de +1 a -1. Las serales 116 y 118 se multiplican por la seral 120 o la seral 120 desplazada en fase 90 grados. La seral 116 se multiplica por una versi6n desplazada 0 grados de la seral 120. La seral 118 se multiplica por una versi6n desplazada 90 grados de la seral 120. Las serales 122 y 124 resultantes representan unas serales de portadora complejas variables en el tiempo. Observese que las serales 122 y 124 tienen unas envolventes que varian de acuerdo con las amplitudes variables en el tiempo de las serales 116 y 118. Ademas, ambas de las serales 122 y 124 experimentan unas inversiones de fase en los pasos por cero de las serales 116 y 118. Las serales 122 y 124 se suman para dar como resultado la seral 126. La seral 126 representa una seral compleja variable en el tiempo. La seral 126 puede representar una seral de entrada a modo de ejemplo en las realizaciones de VPA de la presente invenci6n. Adicionalmente, las serales 116 y 118 pueden representar unas serales de entrada a modo de ejemplo en las realizaciones de VPA de la presente invenci6n.

1.2) Geneoaci6n a mndn de ejempln de Senales de Envnlvenre onmpleja Vaoiable en el Tiempn a paorio de Senales de�Envnlvenre �onnsranre

La descripci6n en esta secci6n se refiere, en general, al funcionamiento de la etapa 508 en la figura 50. La figura 1C ilustra tres ejemplos para la generaci6n de serales complejas variables en el tiempo a partir de la suma de dos o mas serales de envolvente sustancialmente constante. Un experto en la materia apreciara, no obstante, en base a las enseranzas que se proporcionan en el presente documento, que los conceptos que se ilustran en los ejemplos de la figura 1C pueden extenderse de forma similar al caso de mas de dos serales de envolvente constante.

En el ejemplo 1 de la figura 1C, las serales de envolvente constante 132 y 134 se introducen en el controlador de fase 130. El controlador de fase 130 manipula las componentes de fase de las serales 132 y 134 para generar las serales 136 y 138, respectivamente. Las serales 136 y 138 representan unas serales de envolvente sustancialmente constante, y se suman para generar la seral 140. La representaci6n fasorial en la figura 1C, asociada con el ejemplo 1, ilustra las serales 136 y 138 como los fasores P136 y P138, respectivamente. La seral 140 se ilustra como el fasor P140. En el ejemplo 1, P136 y P138 se desplazan en fase de forma simetrica un angulo lt;1 en relaci6n con una seral de referencia que se supone que esta alineada con el eje real de la representaci6n fasorial. Oe forma correspondiente, las serales en el dominio del tiempo 136 y 138 se desplazan en fase en unas cantidades iguales pero en sentidos opuestos en relaci6n con la seral de referencia. Por consiguiente, P140, que es la suma de P136 y P138, se encuentra en fase con la seral de referencia.

En el ejemplo 2 de la figura 1C, las serales de envolvente sustancialmente constante 132 y 134 se introducen en el controlador de fase 130. El controlador de fase 130 manipula las componentes de fase de las serales 132 y 134 para generar las serales 142 y 144, respectivamente. Las serales 142 y 144 son unas serales de envolvente sustancialmente constante, y se suman para generar la seral 150. La representaci6n fasorial asociada con el ejemplo 2 ilustra las serales 142 y 144 como los fasores P142 y P144, respectivamente. La seral 150 se ilustra como el fasor P150. En el ejemplo 2, P142 y P144 se desplazan en fase de forma simetrica en relaci6n con una seral de referencia. Por consiguiente, de forma similar a P140, P150 tambien se encuentra en fase con la seral de referencia. P142 y P144, no obstante, se desplazan en fase un angulo mediante lo cual lt;2 f lt;1 en relaci6n con la seral de referencia. P150, como resultado, tiene una magnitud diferente de P140 del ejemplo 1. En la representaci6n en el dominio del tiempo, se observa que las serales 140 y 150 se encuentran en fase pero tienen diferentes amplitudes una en relaci6n con otra.

En el ejemplo 3 de la figura 1C, las serales de envolvente sustancialmente constante 132 y 134 se introducen en el controlador de fase 130. El controlador de fase 130 manipula las componentes de fase de las serales 132 y 134 para generar las serales 146 y 148, respectivamente. Las serales 146 y 148 son unas serales de envolvente sustancialmente constante, y se suman para generar la seral 160. La representaci6n fasorial asociada con el ejemplo 3 ilustra las serales 146 y 148 como los fasores P146 y P148, respectivamente. La seral 160 se ilustra como el fasor P160. En el ejemplo 3, P146 se desplaza en fase un angulo lt;3 en relaci6n con la seral de referencia. P148 se desplaza en fase un angulo lt;4 en relaci6n con la seral de referencia. lt;3 y lt;4 pueden o pueden no ser iguales. Por consiguiente, P160, que es la suma de P146 y P148, ya no se encuentra por mas tiempo en fase con la seral de referencia. P160 se desplaza en fase un angulo 0 en relaci6n con la seral de referencia. Oe forma similar, P160 se desplaza en fase 0 en relaci6n con P140 y P150 de los ejemplos 1 y 2. P160 tambien puede variar en cuanto a su amplitud en relaci6n con P140 tal como se ilustra en el ejemplo 3.

En resumen, los ejemplos de la figura 1C muestran que una seral de amplitud variable en el tiempo puede obtenerse mediante la suma de dos o mas serales de envolvente sustancialmente constante (ejemplo 1). Ademas, la seral variable en el tiempo puede tener unos cambios de amplitud, pero no cambios de fase, impartidos sobre la misma mediante el desplazamiento por igual en sentidos opuestos de las dos o mas serales de envolvente sustancialmente constante (ejemplo 2). Al desplazar por igual en el mismo sentido los dos o mas constituyentes de envolvente constante de la seral, pueden impartirse unos cambios de fase, pero no cambios de amplitud, sobre la seral variable en el tiempo. Cualquier seral de fase y de amplitud variable en el tiempo puede generarse usando dos o mas serales de envolvente sustancialmente constante (ejemplo 3).

Se hace notar que las serales en los ejemplos de la figura 1C se muestran como unas formas de onda sinusoidales solo para fines de ilustraci6n. Un experto en la materia apreciara, en base a las enseranzas en el presente documento, que tambien pueden haberse usado otros tipos de formas de onda. Tambien deberia observarse que los ejemplos de la figura 1C se proporcionan en el presente documento solo para fines de ilustraci6n, y pueden o pueden no corresponderse con una realizaci6n particular de la presente invenci6n.

1.3) �Visi6n�de �onnj�nrn�de Amplificaci6n �de�tnrencia Vecrnoial

En lo sucesivo se proporciona una visi6n de conjunto de alto nivel de la amplificaci6n de potencia vectorial. La figura 1O ilustra la amplificaci6n de potencia de una seral de entrada compleja variable en el tiempo ejemplar 172. Las serales 114 y 126 tal como se ilustra en las figuras 1A y 18 pueden ser ejemplos de la seral 172. Ademas, la seral 172 puede generarse mediante o estar compuesta por dos o mas serales de constituyente tal como 104 y 106 (figura 1A), 108 y 112 (figura 1A), 116 y 118 (figura 18) y 122 y 124 (figura 18).

En el ejemplo de la figura 1O, el VPA 170 representa una realizaci6n de sistema de VPA de acuerdo con la presente invenci6n. El VPA 170 amplifica la seral 172 para generar la seral de salida amplificada 178. La seral de salida 178 se amplifica de forma eficiente con una distorsi6n minima.

En el ejemplo de la figura 1O, las serales 172 y 178 representan las serales de tensi6n Ventrada(t) y Volt(t), respectivamente. En cualquier instante de tiempo, en el ejemplo de la figura 1O, Vin(t) y Volt(t) estan relacionadas de tal modo que Volt(t) = Keventrada(tat'), en la que K es un factor de escala y t' representa un retardo de tiempo que

puede estar presente en el sistema de VPA. Para la implicaci6n de potencia, en la que la seral

de salida 178 es una versi6n amplificada en potencia de la seral de entrada 172.

La amplificaci6n de potencia lineal (o sustancialmente lineal) de serales complejas variables en el tiempo, tal como se ilustra en la figura 1O, se consigue de acuerdo con las realizaciones de la presente, tal como se muestra en la figura 1E.

La figura 1E es un diagrama de bloques a modo de ejemplo que ilustra de forma conceptual una realizaci6n de amplificaci6n de potencia vectorial de acuerdo con las realizaciones de la presente invenci6n. En la figura 1E, la seral de entrada 172 representa una seral compleja variable en el tiempo. Por ejemplo, la seral de entrada 172 puede generarse tal como se ilustra en las figuras 1A y 18. En las realizaciones, la seral 172 puede ser una seral digital o una anal6gica. Ademas, la seral 172 puede ser una banda de base o una seral basada en portadora.

Haciendo referencia a la figura 1E, de acuerdo con las realizaciones de la presente invenci6n, la seral de entrada 172 o equivalentes de la misma se introducen en el VPA 182. En la realizaci6n de la figura 1E, el VPA 182 incluye una maquina de estados 184 y la circuiteria anal6gica 186. La maquina de estados 184 puede incluir componentes anal6gicos y / o digitales. La circuiteria anal6gica 186 incluye componentes anal6gicos. El VPA 182 procesa la seral de entrada 172 para generar dos o mas serales 188-{1, ..., n}, tal como se ilustra en la figura 1E. Tal como se describe con respecto a las serales 136, 138, 142, 144 y 146, 148, en la figura 1C, las serales 188-{1, ..., n} pueden

o pueden no desplazarse en fase una en relaci6n con otra a traves de diferentes periodos de tiempo. Ademas, el VPA 182 genera unas serales 188-{1, ..., n} de tal modo que una suma de las serales 188-{1, ..., n} da como resultado la seral 194 que, en determinadas realizaciones, puede ser una versi6n amplificada de la seral 172.

Haciendo de nuevo referencia a la figura 1E, las serales 188-{1, ..., n} son unas serales de envolvente sustancialmente constante. Por consiguiente, la descripci6n en el parrafo anterior se corresponde con la etapa 504

en la figura 50.

En el ejemplo de la figura 1E, que se corresponde, en general, con la etapa 506 en la figura 50, cada una de las serales de envolvente constante 188-{1, ..., n} se amplifica de forma independiente mediante un amplificador de potencia (PA) 190-{1, ..., n} correspondiente para generar las serales amplificadas 192-{1, ..., n}. En las realizaciones, los PA 190-{1, ..., n} amplifican sustancialmente por igual las serales de envolvente constante 188{1, ..., n} respectivas. Las serales amplificadas 192-{1, ..., n} son unas serales de envolvente sustancialmente constante, y en la etapa 508 se suman para generar la seral de salida 194. Observese que la seral de salida 194 puede ser una versi6n amplificada de forma lineal (o de forma sustancialmente lineal) de la seral de entrada 172. La seral de salida 194 tambien puede ser una versi6n con conversi6n elevadora en frecuencia de la seral de entrada 172, tal como se describe en el presente documento.

2.�Visi6n�de�onnj�nrn Maremcrica �Geneoal

2.1) �eepoesenraci6n de�Senal�aasnoial

La figura 1 ilustra una representaci6n fasorial 102 de una seral r(t). Una representaci6n fasorial de una seral es explicitamente representativa de la magnitud de la envolvente de la seral y del desplazamiento de fase de la seral en relaci6n con una seral de referencia. En el presente documento, para fines de conveniencia, y no de limitaci6n, la seral de referencia se define como alineada con el eje real (Re) del espacio ortogonal de la representaci6n fasorial. La invenci6n no se limita, no obstante, a la presente realizaci6n. La informaci6n de frecuencia de la seral esta implicita en la representaci6n, y esta dada por la frecuencia de la seral de referencia. Por ejemplo, haciendo referencia a la figura 1, y suponiendo que el eje real se corresponde con una seral de referencia de cos(wt), el fasor

se traduciria en la funci6n r(t) = R(t) cos(wt + lt;(t)), en la que es la magnitud de .

Haciendo de nuevo referencia a la figura 1, se hace notar que el fasor

puede descomponerse en un fasor de parte

real y un fasor de parte imaginaria . Se dice que y son las componentes fasoriales de cuadratura y en fase

de con respecto a la seral de referencia. Se observa ademas que las serales que se corresponden con y

estan relacionadas con r(t) como I(t) = R(t)·cos(lt;(t)) y Q(t) = R (t)·sen(lt;(t)), respectivamente. En el dominio del tiempo, la seral r(t) tambien puede escribirse en terminos de sus componentes de cuadratura y en fase tal como sigue:

Observese que, en el ejemplo de la figura 1, R(t) se ilustra en un instante de tiempo particular.

2.2) �Senales �de Envnlvenre onmpleja �Vaoiable en el�Tiempn

La figura 2 ilustra una representaci6n fasorial de una seral r(t) en dos instantes diferentes de tiempo t1 y t2. Se hace notar que tanto la magnitud del fasor, que representa la magnitud de la envolvente de la seral, como su desplazamiento de fase relativo, varian del instante t1 al instante t2. En la figura 2, esto se ilustra mediante la

magnitud variable de los fasores 1 y 2 y sus angulos de desplazamiento de fase lt;1 y lt;2 correspondientes. La seral r(t), por consiguiente, es una seral de envolvente compleja variable en el tiempo.

Se hace notar ademas, a partir de la figura 2, que las componentes fasoriales real e imaginaria de la seral r(t) tambien son variables en el tiempo en cuanto a su amplitud. Por consiguiente, sus serales en el dominio del tiempo correspondientes tambien tienen unas envolventes variables en el tiempo.

Las figuras 3A-3C ilustran una modulaci6n a modo de ejemplo para generar una seral de envolvente compleja variable en el tiempo. La figura 3A ilustra una vista de una seral m(t). La figura 38 ilustra una vista de una porci6n de una seral portadora c(t). La figura 3C ilustra una seral r(t) que resulta de la multiplicaci6n de las serales m(t) y c(t).

En el ejemplo de la figura 3A, la seral m(t) es una seral de magnitud variable en el tiempo. Ademas, m(t) experimenta un paso por cero. La seral portadora c(t), en el ejemplo de la figura 38, oscila a alguna frecuencia de portadora, tipicamente mas alta que la de la seral m(t).

A partir de la figura 3C, puede observarse que la seral resultante r(t) tiene una envolvente variable en el tiempo. Ademas, se observa, a partir de la figura 3C, que r(t) experimenta una inversi6n en fase en el instante en el que la seral de modulaci6n m(t) pasa por cero. Teniendo tanto la fase como la envolvente no constantes, se dice que r(t) es una seral de envolvente compleja variable en el tiempo.

2.3) �eescnmpnsici6n�de �Envnlvenre �onnsranre �de Senales�de Envnlvenre �Vaoiable en el�Tiempn

Cualquier fasor de fase y de amplitud variables en el tiempo puede obtenerse mediante la suma de dos o mas fasores de magnitud constante que tienen unos desplazamientos de fase especificados de forma apropiada en relaci6n con un fasor de referencia.

La figura 3O ilustra una vista de una seral de fase y de envolvente variables en el tiempo a modo de ejemplo S(t). Para facilidad de ilustraci6n, se supone que la seral S(t) es una seral sinusoidal que tiene una magnitud de envolvente maxima A. La figura 3O muestra ademas un ejemplo de c6mo la seral S(t) puede obtenerse, en cualquier instante de tiempo, mediante la suma de dos serales de envolvente constante S1(t) y S2(t). En general, S1(t) = A1sen(wt + lt;1(t)) y S1(t) = A2sen(wt + lt;2(t)).

Para fines de ilustraci6n, en la figura 3O se proporcionan tres vistas que ilustran c6mo mediante el desplazamiento en fase de forma apropiada de las serales S1(t) y S2(t) en relaci6n con S(t), las serales S1(t) y S2(t) pueden sumarse de tal modo que S(t) = K(S1(t) + S2(t)) en la que K es una constante. Oicho de otra forma, la seral S(t) puede descomponerse, en cualquier instante de tiempo, en dos o mas serales. A partir de la figura 3O, a traves del periodo T1, tanto S1(t) como S2(t) se encuentran en fase en relaci6n con la seral S(t) y, por lo tanto, totalizan la magnitud de envolvente maxima A de la seral S(t). A traves del periodo T3, no obstante, las serales S1(t) y S2(t) se encuentran desfasadas 180 grados una en relaci6n con otra y, por lo tanto, totalizan una magnitud de envolvente minima de la seral S(t).

El ejemplo de la figura 3O ilustra el caso de las serales sinusoidales. Un experto en la materia, no obstante, entendera que cualquier envolvente variable en el tiempo, que modula una seral portadora que puede representarse mediante una serie de Fourier o una transformada de Fourier, puede descomponerse, de forma similar, en dos o mas serales de envolvente sustancialmente constante. Por lo tanto, mediante el control de la fase de una pluralidad de serales de envolvente sustancialmente constante, puede generarse cualquier seral de envolvente compleja variable en el tiempo.

3.�toncedimienrns� �Sisremas �de Amplificaci6n de�tnrencia Vecrnoial

Los procedimientos y sistemas de amplificaci6n de potencia vectorial de acuerdo con las realizaciones de la presente invenci6n se basan en la capacidad de descomponer cualquier seral de envolvente variable en el tiempo en dos o mas serales de constituyente de envolvente sustancialmente constante o de recibir o generar tales serales de constituyente, amplificar las serales de constituyente y, a continuaci6n, sumar las serales amplificadas para generar una versi6n amplificada de la seral de envolvente compleja variable en el tiempo.

En las secciones 3.1-3.3, se proporcionan unas realizaciones de amplificaci6n de potencia vectorial (VPA) de la presente invenci6n, incluyendo unas realizaciones de 4 ramas y de 2 ramas. En la descripci6n, cada realizaci6n de VPA se presenta en primer lugar de forma conceptual usando un calculo matematico de los conceptos subyacentes de la realizaci6n. Una realizaci6n de un procedimiento de funcionamiento de la realizaci6n de VPA se presenta a continuaci6n, seguida por varias realizaciones de nivel de sistema de la realizaci6n de VPA.

La secci6n 3.4 presenta varias realizaciones de m6dulos de control de acuerdo con las realizaciones de la presente invenci6n. Los m6dulos de control de acuerdo con las realizaciones de la presente invenci6n pueden usarse para posibilitar determinadas realizaciones de VPA de la presente invenci6n. En algunas realizaciones, los m6dulos de control son intermediarios entre una fase de entrada de la realizaci6n de VPA y una fase de modulaci6n vectorial subsiguiente de la realizaci6n de VPA.

La secci6n 3.5 describe unas realizaciones de fase de salida de VPA de acuerdo con las realizaciones de la presente invenci6n. Las realizaciones de fase de salida estan dirigidas a generar la seral de salida de una realizaci6n de VPA.

La secci6n 3.6 esta dirigida al control de arm6nicos de acuerdo con las realizaciones de la presente invenci6n. El control de arm6nicos puede implementarse en determinadas realizaciones de la presente invenci6n para manipular la potencia real e imaginaria en los arm6nicos de la realizaci6n de VPA, aumentando de este modo la potencia presente en la frecuencia fundamental en la salida.

La secci6n 3.7 esta dirigida al control de potencia de acuerdo con las realizaciones de la presente invenci6n. El control de potencia puede implementarse en determinadas realizaciones de la presente invenci6n con el fin de satisfacer los requisitos de nivel de potencia de las aplicaciones en las que las realizaciones de VPA de la presente invenci6n pueden emplearse.

3.1) �Amplificadno�de�tnrencia Vecrnoial�de 4 �eamas oaoresiana

Oe acuerdo con una realizaci6n de la invenci6n que se denomina, en el presente documento, realizaci6n de VPA de 4 Ramas Cartesiana para facilidad de ilustraci6n y no como limitaci6n, una seral de envolvente compleja variable en el tiempo se descompone en 4 serales de constituyente de envolvente sustancialmente constante. Las serales de constituyente se amplifican por igual o sustancialmente por igual de forma individual y, a continuaci6n, se suman

para construir una versi6n amplificada de la seral de envolvente compleja variable en el tiempo original.

Se hace notar que 4 ramas se emplean en la presente realizaci6n para fines de ilustraci6n, y no de limitaci6n. El alcance de la invenci6n cubre el uso de otros numeros de ramas, y la implementaci6n de tales variaciones sera evidente para los expertos en la materia en base a las enseranzas que estan contenidas en el presente documento.

En una realizaci6n, una seral de envolvente compleja variable en el tiempo se descompone en primer lugar en sus componentes vectoriales de cuadratura y en fase. En una representaci6n fasorial, las componentes vectoriales de cuadratura y en fase se corresponden con los fasores de parte real y de parte imaginaria de la seral, respectivamente.

Tal como se ha descrito en lo que antecede, las magnitudes de las componentes vectoriales de cuadratura y en fase de una seral varian de forma proporcional a la magnitud de la seral y, por lo tanto, son de envolvente no constante cuando la seral es una seral de envolvente variable en el tiempo. Por consiguiente, la realizaci6n de VPA de 4 Ramas descompone adicionalmente cada una de las componentes vectoriales de cuadratura y en fase de la seral en cuatro componentes de envolvente sustancialmente constante, dos para las componentes de seral en fase y dos para las de cuadratura. Este concepto se ilustra en la figura 4 usando una representaci6n de seral fasorial.

En el ejemplo de la figura 4, los fasores 1 e 2 se corresponden con los fasores de parte real de una seral de envolvente compleja variable en el tiempo ejemplar en dos instantes de tiempo t1 y t2, respectivamente. Se observa

que los fasores 1 e 2 tienen diferentes magnitudes.

Haciendo de nuevo referencia a la figura 4, en el instante t1, el fasor

1 puede obtenerse mediante la suma de los

fasores superior e inferior

e . Oe forma similar, en el instante t2, el fasor

2 puede obtenerse mediante la

suma de los fasores superior e inferior

e . Observese que los fasores e

tienen una

magnitud igual o sustancialmente igual. Oe forma similar, los fasores

e tienen una magnitud

sustancialmente igual. Por consiguiente, el fasor de parte real de la seral de envolvente variable en el tiempo puede obtenerse en cualquier instante de tiempo mediante la suma de por lo menos dos componentes de envolvente sustancialmente constante.

Los desplazamientos de fase de los fasores

e

en relaci6n con

1, asi como los desplazamientos de fase

de los fasores

e

en relaci6n con 2, se ajustan de acuerdo con la magnitud deseada de los fasores

1 e

2, respectivamente. En un caso, cuando los fasores superior e inferior se seleccionan para que tengan una

se ilustra en el ejemplo de la figura 4, y se corresponde con y teniendo todos una

magnitud igual. En un segundo caso, el desplazamiento de fase de los fasores superior e inferior se desplazan, de forma sustancialmente simetrica, en fase en relaci6n con el fasor. En base a la descripci6n en el presente documento, cualquier experto en la materia entendera que la magnitud y el desplazamiento de fase de los fasores superior e inferior no tienen que ser exactamente iguales en cuanto a su valor

A modo de ejemplo, puede verificarse ademas que, para el caso que se ilustra en la figura 4, los desplazamientos de

fase relativos, que se ilustran como y

en la figura 4, estan relacionados con las magnitudes de los fasores

normalizados 1 e 2 tal como sigue:

en las que 1 e 2 representan las magnitudes normalizadas de los fasores

1 e

2, respectivamente, y en las que los dominios de I1 e I2 se restringen de forma apropiada de acuerdo con el dominio a traves del cual la ecuaci6n (2) y

5 la (3) son validas. Se hace notar que las ecuaciones (2) y (3) son una representaci6n para relacionar los desplazamientos de fase relativos con las magnitudes normalizadas. Otras soluciones, representaciones equivalentes, y / o representaciones simplificadas de las ecuaciones (2) y (3) tambien pueden emplearse. Tambien pueden usarse tablas de consulta que relacionan los desplazamientos de fase relativos con las magnitudes normalizadas.

10 El concepto que se ha descrito en lo que antecede puede aplicarse de forma similar al fasor imaginario o la parte de componente de cuadratura de una seral r(t) tal como se ilustra en la figura 4. Por consiguiente, en cualquier instante

de tiempo t, la parte de fasor imaginaria de la seral r(t) puede obtenerse mediante la suma de las componentes

fasoriales superior e inferior U y L de una magnitud sustancialmente igual y constante. En este ejemplo,

U y

L se desplazan de forma simetrica en fase en relaci6n con un angulo ajustado de acuerdo con la magnitud de

15 en el instante t. Las relaciones de U y L con el fasor deseado se relacionan tal como se define en las ecuaciones 2 y 3 mediante la sustituci6n por Q1 y Q2 de I1 e I2, respectivamente.

A partir del analisis anterior se deduce que, en una representaci6n fasorial, cualquier fasor

de una magnitud y una fase variables puede construirse mediante la suma de cuatro componentes fasoriales de magnitud sustancialmente constante:

en los que IU, IL, QU, y QL representan las magnitudes de los fasores

u,

L,

u y

L, respectivamente.

Oe forma correspondiente, en el dominio del tiempo, una seral sinusoidal de envolvente compleja variable en el tiempo r(t) = R(t) cost(wt + lt;) se construye mediante la suma de cuatro serales de envolvente constante tal como sigue:

en las que sgn( ) = ±1 dependiendo de si

se encuentra en fase o desfasada 1800 grados con el eje real positivo. Oe forma similar, sgn( ) = ±1 dependiendo de si

se encuentra en fase o desfasada 1800 grados con el eje

imaginario.

se corresponde con el desplazamiento de fase de

U e

L en relaci6n con el eje real. Oe forma

similar,

se corresponde con el desplazamiento de fase de

U y

L en relaci6n con el eje imaginario.

y

pueden calcularse usando las ecuaciones dadas en (2) y (3).

Las ecuaciones (5) pueden simplificarse adicionalmente como:

Puede entenderse por un experto en la materia que, mientras que las representaciones en el dominio del tiempo en

las ecuaciones (5) y (6) se han proporcionado para el caso de una forma de onda sinusoidal, representaciones equivalentes pueden desarrollarse para las formas de onda no sinusoidales usando unas funciones base apropiadas. Ademas, tal como entenderia un experto en la materia en base a las enseranzas en el presente documento, la descomposici6n bidimensional que se ha descrito en lo que antecede en unas serales de envolvente sustancialmente constante pueden extenderse de forma apropiada para dar una descomposici6n multidimensional.

La figura 5 es un diagrama de bloques a modo de ejemplo de la realizaci6n de VPA de 4 Ramas Cartesiana. Una seral de salida r(t) 578 de un nivel de potencia, y de unas caracteristicas de frecuencia, deseados se genera a partir de las componentes de cuadratura y en fase de banda de base de acuerdo con la realizaci6n de VPA de 4 Ramas Cartesiana.

En el ejemplo de la figura 5, un generador de frecuencias tal como un sintetizador 510 genera una seral de referencia A*cos (wt) 511 que tiene la misma frecuencia que la de la seral de salida r(t) 578. Puede entenderse por un experto en la materia que la elecci6n de la seral de referencia se hace de acuerdo con la seral de salida deseada. Por ejemplo, si la frecuencia deseada de la seral de salida deseada es 2,4 GHz, entonces la frecuencia de la seral de referencia se ajusta para ser 2,4 GHz. Oe esta forma, las realizaciones de la invenci6n consiguen una conversi6n elevadora en frecuencia.

Haciendo referencia a la figura 5, uno o mas divisores de fase se usan para generar las serales 521, 531, 541 y 551 en base a la seral de referencia 511. En el ejemplo de la figura 5, esto se hace usando los divisores de fase 512, 514 y 516 y mediante la aplicaci6n de unos desplazamientos de fase de 00 en cada uno de los divisores de fase. Un experto en la materia apreciara, no obstante, que pueden usarse varias tecnicas para generar las serales 521, 531, 541 y 551 de la seral de referencia 511. Por ejemplo, un divisor de fase de 1:4 puede usarse para generar las cuatro replicas 521, 531, 541 y 551 en una unica etapa o en la realizaci6n a modo de ejemplo de la figura 5, la seral 511 puede acoplarse directamente a las serales 521, 531, 541, 551 Oependiendo de la realizaci6n, una diversidad de desplazamientos de fase tambien pueden aplicarse para dar como resultado las serales deseadas 521, 531, 541 y

551.

Haciendo de nuevo referencia a la figura 5, cada una de las serales 521, 531, 541 y 551 se proporciona a un modulador vectorial 520, 530, 540 y 550 correspondiente, respectivamente. Los moduladores vectoriales 520, 530, 540 y 550, en conjunci6n con sus serales de entrada apropiadas, generan cuatro constituyentes de envolvente constante de la seral r(t) de acuerdo con las ecuaciones que se proporcionan en (6). En la realizaci6n a modo de ejemplo de la figura 5, los moduladores vectoriales 520 y 530 generan las componentes de IU(t) y de IL(t), respectivamente, de la seral r(t). Oe forma similar, los moduladores vectoriales 540 y 550 generan las componentes de QU(t) y de QL(t), respectivamente, de la seral r(t).

La implementaci6n real de cada uno de los moduladores vectoriales 520, 530, 540 y 550 puede variar. Se entendera por un experto en la materia, por ejemplo, que existen varias tecnicas para generar las constituyentes de envolvente constante de acuerdo con las ecuaciones en (6).

En la realizaci6n a modo de ejemplo de la figura 5, cada uno de los moduladores vectoriales 520, 530, 540, 550 incluye un divisor de fase de entrada 522, 532, 542, 552 para desplazar en fase las serales 522, 531, 541, 551. Por consiguiente, los divisores de fase de entrada 522, 532, 542, 552 se usan para generar unas componentes en fase y de cuadratura o sus serales de entrada respectivas.

En cada modulador vectorial 520, 530, 540, 550, las componentes de cuadratura y en fase se multiplican con la informaci6n de amplitud. En la figura 5, por ejemplo, el multiplicador 524 multiplica la componente de cuadratura de la seral 521 con la informaci6n de amplitud de cuadratura IUy de Iu(t). En paralelo, el multiplicador 526 multiplica la seral de replica en fase con la informaci6n de amplitud en fase sgn(I) x IUx de IU(t).

Para generar las serales de constituyente de envolvente constante de IU(t) 525 y 527 se suman usando el divisor de fase 528 o tecnicas de suma alternativas. La seral resultante 529 se corresponde con la componente de IU(t) de la seral r(t).

Oe una forma similar a como se ha descrito en lo que antecede, los moduladores vectoriales 530, 540 y 550, respectivamente, generan las componentes de IL(t), de QU(t) y de QL(t) de la seral r(t). IL(t), QU(t) y QL(t), respectivamente, se corresponden con las serales 539, 549 y 559 en la figura 5.

Ademas, tal como se ha descrito en lo que antecede, las serales 529, 539, 549 y 559 se caracterizan por tener unas envolventes sustancialmente iguales y constantes. Por consiguiente, cuando las serales 529, 539, 549 y 559 se introducen en los amplificadores de potencia (PA) 562, 564, 566 y 568 correspondientes, las serales amplificadas 563, 565, 567 y 569 correspondientes son unas serales de envolvente sustancialmente constante.

Los amplificadores de potencia 562, 564, 566 y 568 amplifican cada una de las serales 529, 539, 549, 559, respectivamente. En una realizaci6n, una amplificaci6n de potencia sustancialmente igual se aplica a cada una de las serales 529, 539, 549 y 559. En una realizaci6n, el nivel de amplificaci6n de potencia de los PA 562, 564, 566 y 568 se ajusta de acuerdo con el nivel de potencia deseado de la seral de salida r(t).

Haciendo de nuevo referencia a la figura 5, las serales amplificadas 563 y 565 se suman usando el sumador 572

para generar una versi6n amplificada 573 de la componentes en fase

(t) de la seral r(t). Oe forma similar, las serales amplificadas 567 y 569 se suman usando el sumador 574 para generar una versi6n amplificada 575 de la

componente de cuadratura (t) de la seral r(t).

Las serales 573 y 575 se suman usando el sumador 576, tal como se muestra en la figura 5, correspondiendose la seral resultante con la seral de salida deseada r(t).

Ha de observarse que, en el ejemplo de la figura 5, los sumadores 572, 574 y 576 se estan usando solo para fines de ilustraci6n. Pueden usarse varias tecnicas para sumar las serales amplificadas 563, 565, 567 y 569. Por ejemplo, la totalidad de las serales amplificadas 563, 565, 567 y 569 pueden sumarse en una etapa para dar como resultado la seral 578. Oe hecho, de acuerdo con varias realizaciones de VPA de la presente invenci6n, es suficiente con que la suma se haga despues de la amplificaci6n. Oeterminadas realizaciones de VPA de la presente invenci6n, tal como se describira adicionalmente en lo sucesivo, usan tecnicas de suma con unas perdidas minimas tal como un acoplamiento directo a traves de hilo. Como alternativa, determinadas realizaciones de VPA usan tecnicas de combinaci6n de potencia convencionales. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo, los amplificadores de potencia 562, 564, 566 y 568 pueden implementarse como un amplificador de potencia de multiples entradas y de una unica salida.

El funcionamiento de la realizaci6n de VPA de 4 Ramas Cartesiana se describira adicionalmente a continuaci6n con referencia al diagrama de flujo de proceso de la figura 6. El procedimiento comienza en la etapa 610, que incluye recibir la representaci6n de banda de base de la seral de salida deseada. En una realizaci6n, esto comporta recibir las componentes en fase (I) y de cuadratura (Q) de la seral de salida deseada. En otra realizaci6n, esto comporta recibir la magnitud y la fase de la seral de salida deseada. En una realizaci6n de la realizaci6n de VPA de 4 Ramas Cartesiana, las I y Q son unas componentes de banda de base. En otra realizaci6n, las I y Q son unas componentes de RF y se les aplica una conversi6n reductora a la banda de base.

La etapa 620 incluye recibir una seral de reloj ajustada de acuerdo con una frecuencia de seral de salida deseada de la seral de salida deseada. En el ejemplo de la figura 5, la etapa 620 se consigue mediante la recepci6n de la seral de referencia 511.

La etapa 630 incluye el procesamiento de la componente de I para generar unas serales primera y segunda que tienen la frecuencia de seral de salida. Las serales primera y segunda tienen unas envolventes de magnitud sustancialmente constante e igual y una suma igual a la componente de I. Las serales primera y segunda se corresponden con las constituyentes de envolvente constante de IU(t) y de IL(t) que se han descrito en lo que antecede. En el ejemplo de la figura 5, la etapa 630 se consigue mediante los moduladores vectoriales 520 y 530, en conjunci6n con sus serales de entrada apropiadas.

La etapa 640 incluye el procesamiento de la componente de Q para generar unas serales tercera y cuarta que tienen la frecuencia de seral de salida. Las serales tercera y cuarta tienen unas envolventes de magnitud sustancialmente constante e igual y una suma igual a la componente de Q. Las serales tercera y cuarta se corresponden con las constituyentes de envolvente constante de QU(t) y de QL(t) que se han descrito en lo que antecede. En el ejemplo de la figura 5, la etapa 630 se consigue mediante los moduladores vectoriales 540 y 550, en conjunci6n con sus serales de entrada apropiadas.

La etapa 650 incluye amplificar de forma individual cada una de las serales primera, segunda, tercera y cuarta, y sumar las serales amplificadas para generar la seral de salida deseada. En una realizaci6n, la amplificaci6n de las serales primera, segunda, tercera y cuarta es sustancialmente igual y conforme a un nivel de potencia deseado de la seral de salida deseada. En el ejemplo de la figura 5, la etapa 650 se consigue mediante los amplificadores de potencia 562, 564, 566 y 568 que amplifican las serales 529, 539, 549 y 559 respectivas, y mediante los sumadores 572, 574 y 576 que suman las serales amplificadas 563, 565, 567 y 569 para generar la seral de salida 578.

La figura 7A es un diagrama de bloques que ilustra una realizaci6n ejemplar de un amplificador de potencia vectorial 700 que implementa el diagrama de flujo de proceso 600 de la figura 6. En el ejemplo de la figura 7A, los componentes opcionales se ilustran con unas lineas discontinuas. En otras realizaciones, pueden ser opcionales unos componentes adicionales.

El amplificador de potencia vectorial 700 incluye una rama en fase (I) 703 y una rama de cuadratura (Q) 705. Cada una de las ramas de I y de Q comprende ademas una primera rama y una segunda rama.

La seral de informaci6n en fase (I) 702 se recibe mediante un m6dulo de funci6n de transferencia de datos de I 710. En una realizaci6n, la seral de informaci6n de I 702 incluye una seral de banda de base digital. En una realizaci6n, el m6dulo de funci6n de transferencia de datos de I 710 muestrea la seral de informaci6n de I 702 de acuerdo con un reloj de muestreo 706. En otra realizaci6n, la seral de informaci6n de I 702 incluye una seral de banda de base anal6gica, que se convierte a digital usando un convertidor de anal6gico a digital (AOC) (que no se muestra en la figura 7A) antes de introducirse en el m6dulo de funci6n de transferencia de datos de I 710. En otra realizaci6n, la seral de informaci6n de I 702 incluye una seral de banda de base anal6gica que se introduce de forma anal6gica en el m6dulo de funci6n de transferencia de datos de I 710, que tambien incluye circuiteria anal6gica. En otra realizaci6n, la seral de informaci6n de I 702 incluye una seral de RF a la que se le aplica una conversi6n reductora a la banda de base antes de introducirse en el m6dulo de funci6n de transferencia de datos de I 710 usando cualquiera de las realizaciones que se han descrito en lo que antecede.

El m6dulo de funci6n de transferencia de datos de I 710 procesa la seral de informaci6n de I 702, y determina la informaci6n de amplitud de cuadratura y en fase de por lo menos dos serales de constituyente de envolvente constante de la seral de informaci6n de I 702. Tal como se ha descrito en lo que antecede con referencia a la figura 5, la informaci6n de amplitud de modulador vectorial de cuadratura y en fase se corresponde con sgn(I) x IUx e IUy, respectivamente. El funcionamiento del m6dulo de funci6n de transferencia de datos de I 710 se describe adicionalmente en lo sucesivo en la secci6n 3.4.

El m6dulo de funci6n de transferencia de datos de I 710 emite las serales de informaci6n 722 y 724 que se usan para controlar las componentes de amplitud de cuadratura y en fase de los moduladores vectoriales 760 y 762. En una realizaci6n, las serales 722 y 724 son serales digitales. Por consiguiente, cada una de las serales 722 y 724 se suministra, respectivamente, a un convertidor de digital a anal6gico (OAC) 730 y 732 correspondiente. La resoluci6n y la tasa de muestreo de los OAC 730 y 732 se selecciona para conseguir la componente de I deseada de la seral de salida 782. Los OAC 730 y 732 se controlan por las serales de reloj de OAC 723 y 725, respectivamente. Las serales de reloj de OAC 723 y 725 pueden calcularse a partir de una misma seral de reloj o pueden ser independientes.

En otra realizaci6n, las serales 722 y 724 son unas serales anal6gicas, y los OAC 730 y 732 no se requieren.

En la realizaci6n ejemplar de la figura 7A, los OAC 730 y 732 convierten las serales de informaci6n digital 722 y 724 en las serales anal6gicas correspondientes, e introducen estas serales anal6gicas en los filtros de interpolaci6n opcionales 731 y 733, respectivamente. Los filtros de interpolaci6n 731 y 733, que tambien sirven como filtros antisolape, conforman las salidas de los OAC para producir la forma de onda de salida deseada. Los filtros de interpolaci6n 731 y 733 generan las serales 740 y 742, respectivamente. La seral 741 representa la inversa de la seral 740. Las serales 740-742 se introducen en los moduladores vectoriales 760 y 762.

Los moduladores vectoriales 760 y 762 multiplican las serales 740-742 con unas serales de reloj desplazadas en fase de la forma apropiada para generar unas constituyentes de envolvente constante de la seral de informaci6n de I 702. Las serales de reloj se calculan a partir de una seral de reloj de canal 708 que tiene una tasa de acuerdo con una frecuencia de seral de salida deseada. Una pluralidad de divisores de fase, tal como 750 y 752, por ejemplo, y los fasores asociados con los multiplicadores de modulador vectorial, pueden usarse para generar las serales de reloj desplazadas en fase de la forma apropiada.

En la realizaci6n de la figura 7A, por ejemplo, el modulador vectorial 764 modula una seral de reloj de canal desplazada 900 con la seral de informaci6n de amplitud de cuadratura 740. En paralelo, el modulador vectorial 760 modula una seral de reloj de canal en fase con la seral de informaci6n de amplitud en fase 742. El modulador vectorial 760 combina las dos serales moduladas para generar una primera constituyente de envolvente constante modulada 761 de la seral de informaci6n de I 702. Oe forma similar, el modulador vectorial 762 genera una segunda constituyente de envolvente constante modulada 763 de la seral de informaci6n de I 702, usando las serales 741 y

742. Las serales 761 y 763 se corresponden, respectivamente, con las componentes de envolvente constante de IU(t) y de IL(t) que se describen con referencia a la figura 5.

En paralelo y de una forma similar, la rama de Q del amplificador de potencia vectorial 700 genera por lo menos dos serales de constituyente de envolvente constante de la seral de informaci6n de cuadratura (Q) 704.

En la realizaci6n de la figura 7A, por ejemplo, el modulador vectorial 764 genera una primera constituyente de envolvente constante 765 de la seral de informaci6n de Q 704, usando las serales 744 y 746. Oe forma similar, el modulador vectorial 766 genera una segunda constituyente de envolvente constante 767 de la seral de informaci6n de Q 704, usando las serales 745 y 746.

Tal como se ha descrito en lo que antecede con respecto a la figura 5, las serales de constituyente 761, 763, 765 y 767 tienen unas envolventes sustancialmente iguales y constantes. En la realizaci6n ejemplar de la figura 7A, las serales 761, 763, 765 y 767 se introducen, respectivamente, en los amplificadores de potencia (PA) 770, 772, 774 y 776 correspondientes. Los PA 770, 772, 774 y 776 pueden ser unos amplificadores de potencia lineales o no lineales. En una realizaci6n, los PA 770, 772, 774 y 776 incluyen unos amplificadores de potencia con conmutaci6n.

La circuiteria 714 y 716 (a la que se hace referencia en el presente documento como quot;circuiteria de autopolarizaci6nquot; para facilidad de referencia, y no como limitaci6n) y en la presente realizaci6n, controlan la polarizaci6n de los PA 770, 772, 774 y 776 de acuerdo con las serales de informaci6n de I y de Q 702 y 704. En la realizaci6n de la figura 7A, la circuiteria de autopolarizaci6n 714 y 716 proporcionan, respectivamente, las serales de polarizaci6n 715 y 717 a los PA 770, 772 y los PA 774, 776. Las circuiterias de autopolarizaci6n 714 y 716 se describen adicionalmente en lo sucesivo en la secci6n 3.5. Las realizaciones de los PA 770, 772, 774 y 776 tambien se analizan en lo sucesivo en la secci6n 3.5.

En una realizaci6n, los PA 770, 772, 774 y 776 aplican una amplificaci6n de potencia sustancialmente igual a las serales de envolvente sustancialmente constante 761, 763, 765 y 767 respectivas. En otras realizaciones, los circuitos de excitaci6n de PA se emplean adicionalmente para proporcionar una amplificaci6n de potencia adicional. En la realizaci6n de la figura 7A, los circuitos de excitaci6n de PA 794, 795, 796 y 797 se araden de forma opcional entre los moduladores vectoriales respectivos 760, 762, 764 766 y los PA 770, 772, 774 y 776 respectivos, en cada rama del amplificador de potencia vectorial 700.

Las salidas de los PA 770, 772, 774 y 776 se acoplan entre si para generar la seral de salida 782 del amplificador de potencia vectorial 700. En una realizaci6n, las salidas de los PA 770, 772, 774 y 776 se acoplan directamente entre si usando un hilo. El acoplamiento directo de esta forma quiere decir que no hay aislamiento resistivo, inductivo o capacitivo alguno, o hay uno minimo, entre las salidas de los PA 770, 772, 774 y 776. Oicho de otra forma, las salidas de los PA 770, 772, 774 y 776 se acoplan entre si sin componentes intermedios. Como alternativa, en una realizaci6n, las salidas de los PA 770, 772, 774 y 776 se acoplan entre si indirectamente a traves de unas inductancias y / o capacidades que dan como resultado unas conexiones de impedancia baja o minima, y / o unas conexiones que dan como resultado un aislamiento minimo y una perdida de potencia minima. Como alternativa, las salidas de los PA 770, 772, 774 y 776 se acoplan usando unas tecnicas de combinaci6n bien conocidas, tal como circuitos de Wilkinson, circuitos hibridos, transformadores, o los circuitos combinadores activos conocidos. En una realizaci6n, los PA 770, 772, 774 y 776 proporcionan una combinaci6n de potencia y de amplificaci6n integradas en una unica operaci6n. En una realizaci6n, uno o mas de los amplificadores de potencia y / o los circuitos de excitaci6n que se describen en el presente documento se implementan usando unas tecnicas de amplificaci6n de potencia de multiples entradas y de una unica salida, ejemplos de las cuales se muestran en las figuras 78 y 51A-H.

La seral de salida 782 incluye las caracteristicas de I y de Q de las serales de informaci6n de I y de Q 702 y 704. Ademas, la seral de salida 782 es de la misma frecuencia que la de sus constituyentes y, por lo tanto, es de la frecuencia de salida con conversi6n elevadora. En las realizaciones del amplificador de potencia vectorial 700, una impedancia de polarizaci6n 780 se acopla entre la salida del amplificador vectorial 700 y un suministro de potencia. Las realizaciones de fase de salida de acuerdo con los procedimientos y sistemas de amplificaci6n de potencia de la presente invenci6n se describiran adicionalmente en lo sucesivo en la secci6n 3.5.

En otras realizaciones del amplificador de potencia vectorial 700, unos detectores de proceso se emplean para compensar cualquier variaci6n de proceso en la circuiteria del amplificador. En la realizaci6n de la figura 7A, por ejemplo, los detectores de proceso 791-793 se araden de forma opcional para supervisar las variaciones en los circuitos de excitaci6n de PA 794-797 y el divisor de fase 750. En unas realizaciones adicionales, la circuiteria de compensaci6n de frecuencia 799 puede emplearse para compensar las variaciones de frecuencia.

La figura 78 es un diagrama de bloques que ilustra otra realizaci6n ejemplar del amplificador de potencia vectorial

700. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que otras realizaciones pueden tener mas o menos componentes opcionales.

La realizaci6n ilustra una implementaci6n de multiples entradas y de una unica salida (MISO) del amplificador de la figura 7A. En la realizaci6n de la figura 78, las serales de envolvente constante 761, 763, 765 y 767, que se emiten a partir de los moduladores vectoriales 760, 762, 764 y 766, se introducen en los PA de MISO 784 y 786. Los PA de MISO 784 y 786 son unos amplificadores de potencia de dos entradas y de una unica salida. En una realizaci6n, los PA de MISO 784 y 786 incluyen los elementos 770, 772, 774, 776, 794-797 tal como se muestra en la realizaci6n de la figura 7A o una equivalencia funcional de los mismos. En otra realizaci6n, los PA de MISO 784 y 786 pueden incluir otros elementos, tal como unos circuitos de pre-excitaci6n opcionales y una circuiteria de detecci6n de proceso opcional. Ademas, los PA de MISO 784 y 786 no se limitan a ser unos PA de dos entradas tal como se muestra en la figura 78. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo con referencia a las figuras 51A-H, los PA 784 y 786 pueden tener cualquier numero de entradas y salidas.

La figura 8A es un diagrama de bloques que ilustra otra realizaci6n ejemplar 800A de un amplificador de potencia vectorial de acuerdo con el procedimiento de VPA de 4 Ramas Cartesiana que se muestra en la figura 6. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que otras realizaciones pueden tener mas o menos componentes opcionales.

En la realizaci6n de la figura 8A, un OAC 830 de una resoluci6n y una tasa de muestreo suficientes sustituye los OAC 730, 732, 734 y 736 de la realizaci6n de la figura 7A. La tasa de muestreo del OAC 830 se controla por una seral de reloj de OAC 826.

El OAC 830 recibe unas serales de informaci6n de cuadratura y en fase 810 y 820 a partir del m6dulo de funci6n de transferencia de datos de I 710 y el m6dulo de funci6n de transferencia de datos de Q 712, respectivamente, tal como se ha descrito en lo que antecede. En una realizaci6n, un selector de entrada 822 selecciona el orden de las serales 810 y 820 que se introducen en OAC 830.

El OAC 830 puede emitirse una unica seral anal6gica por cada vez. En una realizaci6n, una arquitectura de muestreo y retenci6n puede usarse para garantizar un sincronismo de seral apropiado para las cuatro ramas del amplificador, tal como se muestra en la figura 8A.

El OAC 830 emite de forma secuencial las serales anal6gicas 832, 834, 836, 838 a un primer conjunto de circuitos de muestreo y retenci6n 842, 844, 846 y 848. En una realizaci6n, el OAC 830 se temporiza a una tasa suficiente para emular el funcionamiento de los OAC 730, 732, 734 y 736 de la realizaci6n de la figura 7A. Un selector de salida 824 determina cual de las serales de salida 832, 834, 836 y 838 deberia seleccionarse para la salida.

La seral de reloj de OAC 826 del OAC 830, la seral de selector de salida 824, el selector de entrada 822 y los relojes de muestreo y retenci6n 840A-O y 850 se controlan por un m6dulo de control que puede ser independiente o estar integrado en los m6dulos de funci6n de transferencia 710 y / o 712.

En una realizaci6n, los circuitos de muestreo y retenci6n (S / H) 842, 844, 846 y 848 muestrean y retienen los valores anal6gicos recibidos a partir del OAC 830 de acuerdo con una seral de reloj 840A-O. Los circuitos de muestreo y retenci6n 852, 854, 856 y 858 muestrean y retienen los valores anal6gicos a partir de los circuitos de muestreo y retenci6n 842, 844, 846 y 848 respectivamente. A su vez, los circuitos de muestreo y retenci6n 852, 854, 856 y 858 retienen los valores anal6gicos recibidos, y liberan de forma simultanea los valores para los moduladores vectoriales 760, 762, 764 y 766 de acuerdo con una seral de reloj comun 850. En otra realizaci6n, los circuitos de muestreo y retenci6n 852, 854, 856 y 858 liberan los valores para los filtros de interpolaci6n opcionales 731, 733, 735 y 737 que tambien son filtros antisolape. En una realizaci6n, una seral de reloj comun 850 se usa con el fin de garantizar que las salidas de S / H 852, 854, 856 y 858 esten alineadas en el tiempo.

Otros aspectos del amplificador de potencia vectorial 800A se corresponden de forma sustancial con aquellos que se han descrito en lo que antecede con respecto al amplificador de potencia vectorial 700.

La figura 88 es un diagrama de bloques que ilustra otra realizaci6n ejemplar 8008 de un amplificador de potencia vectorial de acuerdo con el procedimiento de VPA de 4 Ramas Cartesiana que se muestra en la figura 6. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que otras realizaciones pueden tener mas o menos componentes opcionales.

La realizaci6n 8008 ilustra otra implementaci6n de OAC unico del amplificador de potencia vectorial. No obstante, en contraste con la realizaci6n de la figura 8A, la arquitectura de muestreo y retenci6n incluye un unico conjunto de circuitos de muestreo y retenci6n (S / H). Tal como se muestra en la figura 88, los S / H 842, 844, 846 y 848 reciben unos valores anal6gicos a partir del OAC 830, que se ilustra como las serales 832, 834, 836 y 838. Cada uno de los circuitos de S / H 842, 844, 846 y 848 liberan su valor recibido de acuerdo con un reloj diferente 840A-O, tal como se muestra. La diferencia de tiempo entre las muestras anal6gicas que se usan para generar las serales 740, 741, 742, 744, 745 y 746 puede compensarse en las funciones de transferencia 710 y 712. Oe acuerdo con la realizaci6n de la figura 88, un nivel de circuiteria de S / H puede eliminarse en relaci6n con la realizaci6n de la figura 8A, reduciendo de ese modo el tamaro y la complejidad del amplificador.

Otros aspectos del amplificador de potencia vectorial 8008 se corresponden de forma sustancial con aquellos que se han descrito en lo que antecede con respecto a los amplificadores de potencia vectorial 700 y 800A.

La figura 8C es un diagrama de bloques que ilustra otra realizaci6n ejemplar 800C del amplificador de potencia vectorial 700. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que otras realizaciones pueden tener mas o menos componentes opcionales. La realizaci6n de la figura 8C ilustra una implementaci6n de multiples entradas y de una unica salida (MISO) del amplificador de la figura 8A. En la realizaci6n de la figura 8C, las serales de envolvente constante 761, 763, 765 y 767, que se emiten a partir de los moduladores vectoriales 760, 762, 764 y 766, se introducen en los PA de MISO 860 y 862. Los PA de MISO 860 y 862 son unos amplificadores de potencia de dos entradas y de una unica salida. En una realizaci6n, los PA de MISO 860 y 862 incluyen los elementos 770, 772, 774, 776, 794-797 tal como se muestra en la realizaci6n de la figura 7A o una equivalencia funcional de los mismos. En otra realizaci6n, los PA de MISO 860 y 862 pueden incluir otros elementos, tal como unos circuitos de pre-excitaci6n opcionales y una circuiteria de detecci6n de proceso opcional. En otra realizaci6n, los PA de MISO 860 y 862 pueden incluir otros elementos, tal como circuitos de pre-excitaci6n, que no se muestran en la realizaci6n de la figura 7A. Ademas, los PA de MISO 860 y 862 no se limitan a ser unos PA de dos entradas tal como se muestra en la figura 8C. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo con referencia a las figuras 51A-H, los PA 860 y 862 pueden tener cualquier numero de entradas y salidas.

Otros aspectos del amplificador de potencia vectorial 800C se corresponden de forma sustancial con aquellos que se han descrito en lo que antecede con respecto a los amplificadores de potencia vectorial 700 y 800A.

La figura 8O es un diagrama de bloques que ilustra otra realizaci6n ejemplar 800O del amplificador de potencia vectorial 700. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que otras realizaciones pueden tener mas o menos componentes opcionales. La realizaci6n de la figura 8O ilustra una implementaci6n de multiples entradas y de una unica salida (MISO) del amplificador de la figura 88. En la realizaci6n de la figura 8O, las serales de envolvente constante 761, 763, 765 y 767, que se emiten a partir de los moduladores vectoriales 760, 762, 764 y 766, se introducen en los PA de MISO 870 y 872. Los PA de MISO 870 y 872 son unos amplificadores de potencia de dos entradas y de una unica salida. En una realizaci6n, los PA de MISO 870 y 872 incluyen los elementos 770, 772, 774, 776, 794-797 tal como se muestra en la realizaci6n de la figura 7A o una equivalencia funcional de los mismos. En otra realizaci6n, los PA de MISO 870 y 872 pueden incluir otros elementos, tal como unos circuitos de pre-excitaci6n opcionales y una circuiteria de detecci6n de proceso opcional. En otra realizaci6n, los PA de MISO 870 y 872 pueden incluir otros elementos, tal como circuitos de pre-excitaci6n, que no se muestran en la realizaci6n de la figura 7A. Ademas, los PA de MISO 870 y 872 no se limitan a ser unos PA de dos entradas tal como se muestra en la figura 8O. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo con referencia a las figuras 51A-H, los PA 870 y 872 pueden tener cualquier numero de entradas y salidas.

Otros aspectos del amplificador de potencia vectorial 800O se corresponden de forma sustancial con aquellos que se han descrito en lo que antecede con respecto a los amplificadores de potencia vectorial 700 y 8008.

3.2) �Amplificadno�de�tnrencia Vecrnoial�de 2 �eamas oaoresiana-tnlao-oaoresiana-tnlao

Una realizaci6n de VPA de 2 Ramas Cartesiana-Polar-Cartesiana-Polar (CPCP) se describira a continuaci6n (la denominaci6n de la presente realizaci6n se proporciona para facilidad de referencia, y no es limitante).

Oe acuerdo con el procedimiento de VPA de 2 Ramas Cartesiana-Polar-Cartesiana-Polar (CPCP), una seral de envolvente compleja variable en el tiempo se descompone en 2 serales de constituyente de envolvente sustancialmente constante. Las serales de constituyente se amplifican de forma individual y, a continuaci6n, se suman para construir una versi6n amplificada de la seral de envolvente compleja variable en el tiempo original. Ademas, el angulo de fase de la seral de envolvente compleja variable en el tiempo se determina y la suma resultante de las serales de constituyente se desplaza en fase el angulo apropiado.

En una realizaci6n del procedimiento de VPA de 2 Ramas CPCP, una magnitud y un angulo de fase de una seral de envolvente compleja variable en el tiempo se calculan a partir de las componentes de cuadratura y en fase de una seral. Oada la informaci6n de magnitud, dos constituyentes de envolvente sustancialmente constante se calculan a partir de una versi6n normalizada de la seral de envolvente variable en el tiempo deseada, en la que la normalizaci6n incluye una manipulaci6n especifica de la implementaci6n de fase y / o amplitud. Las dos constituyentes de envolvente sustancialmente constante se desplazan en fase a continuaci6n un angulo apropiado en relaci6n con el desplazamiento de fase de la seral de envolvente variable en el tiempo deseada. Las constituyentes de envolvente sustancialmente constante se amplifican a continuaci6n de forma individual sustancialmente por igual, y se suman para generar una versi6n amplificada de la seral de envolvente variable en el tiempo deseada original.

Las figuras 9A y 98 ilustran de forma conceptual la realizaci6n de VPA de 2 Ramas CPCP usando una

representaci6n de seral fasorial. En la figura 9A, el fasor entrada representa una seral de entrada de envolvente compleja variable en el tiempo r(t). En cualquier instante de tiempo, entrada refleja una magnitud y un angulo de desplazamiento de fase de la seral r(t). En el ejemplo que se muestra en la figura 9A,

entrada se caracteriza por una magnitud R y un angulo de desplazamiento de fase 8. Tal como se ha descrito en lo que antecede, el angulo de desplazamiento de fase se mide en relaci6n con una seral de referencia.

Haciendo referencia a la figura 9A, ' representa la componente de amplitud relativo de

entrada que se genera

mediante ' y '.

Haciendo de nuevo referencia a la figura 9A, se observa que, en cualquier instante de tiempo,

' puede obtenerse

mediante la suma de un fasor superior ' y un fasor inferior '. Ademas,

' y

' pueden mantenerse para que

tengan una magnitud sustancialmente constante. Los fasores

' y

', por consiguiente, representan dos serales de envolvente sustancialmente constante. Oe este modo puede obtenerse r'(t), en cualquier instante de tiempo,

mediante la suma de dos serales de envolvente sustancialmente constante que se corresponden con los fasores

'

y '.

Los desplazamientos de fase de los fasores ' y ' en relaci6n con

' se ajustan de acuerdo con la magnitud

deseada R de '. En el caso mas simple, cuando los fasores superior e inferior

' y

' se seleccionan para que

tengan una magnitud igual, los fasores superior e inferior ' y

' se desplazan, de forma sustancialmente simetrica,

en fase en relaci6n con '. Esto se ilustra en el ejemplo de la figura 9A. Se observa que las expresiones y las frases que indican o que sugieren una orientaci6n, tal como pero sin limitarse a quot;superior e inferiorquot; se usan en el presente documento para facilidad de referencia y no son funcional o estructuralmente limitantes.

Puede verificarse que, para el caso que se ilustra en la figura 9A, el desplazamiento de fase de

' y

' en relaci6n

con ' que se ilustra como el angulo

en la figura 9A, esta relacionado con la magnitud de

' tal como sigue:

en la que R representa una magnitud normalizada del fasor

'.

La ecuaci6n (7) puede reducirse adicionalmente a

en la que R representa una magnitud normalizada del fasor

'.

Como alternativa, puede usarse cualquier ecuaci6n matematica sustancialmente equivalente, u otras tecnicas matematicas sustancialmente equivalentes tal como tablas de consulta.

10 A partir del analisis anterior se deduce que, en una representaci6n fasorial, cualquier fasor ' de una magnitud y una fase variables puede construirse mediante la suma de dos componentes fasoriales de magnitud constante:

Oe forma correspondiente, en el dominio del tiempo, una seral sinusoidal de envolvente variable en el tiempo r'(t) = R(t) x cos(wt) se construye mediante la suma de dos serales de envolvente constante tal como sigue:

en las que A es una constante y

es tal como se muestra en la ecuaci6n (7). A partir de la figura 9A, puede verificarse ademas que las ecuaciones (9) pueden volver a escribirse como:

en las que C indica la componente de parte real de los fasores

' y

' y es igual a A x cos( ). Observese que C

es una componente comun de ' y '. a y � indican los componentes de parte imaginaria de los fasores

' y

'

respectivamente. a = � = A x sen( ). Por consiguiente, a partir de las ecuaciones (12), r'(t) = 2C x cos(wt) = 2A x

cos( ) x cos(wt). Tal como entenderia un experto en la materia en base a las enseranzas en el presente

documento, tambien pueden usarse otras representaciones equivalentes y / o simplificadas de las representaciones anteriores de las cantidades A, 8 y C, incluyendo tablas de consulta, por ejemplo.

Observese que entrada se desplaza 8 grados en relaci6n con

'. Por consiguiente, usando las ecuaciones (8), puede deducirse que:

10 Las ecuaciones (11) implican que una representaci6n de entrada puede obtenerse mediante la suma de los fasores ' y ', que se han descrito en lo que antecede, desplazados 8 grados. Ademas, puede obtenerse una versi6n de salida amplificada, salida, de entrada mediante la amplificaci6n por separado sustancialmente por igual de cada una de las versiones desplazadas 8 grados de los fasores ' y

', y mediante la suma de las mismas. La figura 98 ilustra este concepto. En la figura 98, los fasores

y

representan unas versiones desplazadas 8 grados y 15 amplificadas de los fasores ' y '. Observese que, debido a que

' y

' son unos fasores de magnitud constante, y

tambien son unos fasores de magnitud constante. Los fasores y

totalizan, tal como se muestra la figura 98, el fasor salida que es una versi6n amplificada en potencia de la seral de entrada

entrada. Oe forma equivalente, en el dominio del tiempo, puede demostrarse que:

20 en las que rsalida (t) se corresponde con la seral en el dominio del tiempo que se representa mediante el fasor

salida ',

U(t) y L(t) se corresponden con las serales en el dominio del tiempo que se representan mediante los fasores

y

, y K es el factor de amplificaci6n de potencia.

Un experto en la materia apreciara que, mientras que las representaciones en el dominio del tiempo en las ecuaciones (9) y (10) se han proporcionado para el caso de una forma de onda sinusoidal, representaciones

25 equivalentes pueden desarrollarse para las formas de onda no sinusoidales usando unas funciones base apropiadas.

La figura 10 es un diagrama de bloques que ilustra de forma conceptual una realizaci6n ejemplar 1000 de la realizaci6n de VPA de 2 Ramas CPCP. Una seral de salida r(t) de un nivel de potencia, y de unas caracteristicas de frecuencia, deseados se genera a partir de las componentes de cuadratura y en fase de acuerdo con la realizaci6n

30 de VPA de 2 Ramas CPCP.

En el ejemplo de la figura 10, una seral de reloj 1010 representa una seral de referencia para generar la seral de salida r(t). La seral de reloj 1010 es de la misma frecuencia que la de la seral de salida deseada r(t).

Haciendo referencia a la figura 10, una seral de Ifase reloj 1012 y una seral de Qfase reloj 1014 representan unos valores anal6gicos en amplitud que se multiplican por las componentes de cuadratura y en fase de la seral de Reloj 1010 y se calculan a partir de las serales I y Q de banda de base.

Haciendo de nuevo referencia a la figura 10, la seral de reloj 1010 se multiplica con la seral de Ifase reloj 1012. En paralelo, una versi6n desplazada 90 grados de la seral de reloj 1010 se multiplica con la seral de Qfase reloj 1014. Las dos serales multiplicadas se combinan para generar la seral de Rreloj 1016. La seral de Rreloj 1016 es de la misma frecuencia que la seral de reloj 1010. Ademas, la seral de Rreloj 1016 se caracteriza por un angulo de desplazamiento de fase de acuerdo con la relaci6n de Q(t) e I(t). La magnitud de la seral de Rreloj 1016 es tal que R2reloj = I2fase reloj + Q2fase reloj. Por consiguiente, la seral de Rreloj 1016 representa una seral de envolvente sustancialmente constante que tiene las caracteristicas de fase de la seral de salida deseada r(t).

Haciendo de nuevo referencia a la figura 10, la seral de Rreloj 1016 se introduce, en paralelo, en dos moduladores vectoriales 1060 y 1062. Los moduladores vectoriales 1060 y 1062 generan las constituyentes de envolvente sustancialmente constante de U(t) y de L(t), respectivamente, de la seral de salida deseada r(t) tal como se describe en (12). En el modulador vectorial 1060, una seral de Rreloj en fase 1020, que se multiplica con la seral Comun 1028, se combina con una versi6n desplazada 90 grados 1018 de la seral de Rreloj, que se multiplica con la primera seral 1026. En paralelo, en el modulador vectorial 1062, una seral de Rreloj en fase 1022, que se multiplica con la seral Comun 1028, se combina con una versi6n desplazada 90 grados 1024 de la seral de Rreloj, que se multiplica con la segunda seral 1030. La seral Comun 1028, la primera seral 1026 y la segunda seral 1030 se corresponden, respectivamente, con la parte real C y las partes imaginarias a y� que se describen en la ecuaci6n (12).

Las serales de salida 1040 y 1042 de los moduladores vectoriales respectivos 1060 y 1062 se corresponden, respectivamente, con las constituyentes de envolvente constante de U(t) y de L(t) de la seral de entrada r(t).

Tal como se ha descrito en lo que antecede, las serales 1040 y 1042 se caracterizan por tener unas envolventes sustancialmente iguales y constantes. Por consiguiente, cuando las serales 1040 y 1042 se introducen en los amplificadores de potencia (PA) 1044 y 1046 correspondientes, las serales amplificadas 1048 y 1050 correspondientes son unas serales de envolvente sustancialmente constante.

Los amplificadores de potencia 1044 y 1046 aplican una amplificaci6n de potencia sustancialmente igual a las serales 1040 y 1042, respectivamente. En una realizaci6n, el nivel de amplificaci6n de potencia de los PA 1044 y 1046 se ajusta de acuerdo con el nivel de potencia deseado de la seral de salida r(t). Ademas, las serales amplificadas 1048 y 1050 se encuentran en fase una en relaci6n con otra. Por consiguiente, cuando se suman entre si, tal como se muestra en la figura 10, la seral 1052 resultante se corresponde con la seral de salida deseada r(t).

La figura 10A es otra realizaci6n ejemplar 1000A de la realizaci6n de VPA de 2 Ramas CPCP. La realizaci6n 1000A representa una implementaci6n de Multiples Entradas y de una �nica Salida (MISO) de la realizaci6n 1000 de la figura 10.

En la realizaci6n 1000A, las serales de envolvente constante 1040 y 1042, que se emiten a partir de los moduladores vectoriales 1060 y 1062, se introducen en el PA de MISO 1054. El PA de MISO 1054 es un amplificador de potencia de dos entradas y de una unica salida. En una realizaci6n, el PA de MISO 1054 puede incluir varios elementos, tal como circuitos de pre-excitaci6n, circuitos de excitaci6n, amplificadores de potencia y detectores de proceso (que no se muestran en la figura 10A), por ejemplo. Ademas, el PA de MISO 1054 no se limita a ser un PA de dos entradas tal como se muestra en la figura 10A. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo con referencia a las figuras 51A-H, el PA 1054 puede tener cualquier numero de entradas.

El funcionamiento de la realizaci6n de VPA de 2 Ramas CPCP se representa en el diagrama de flujo de proceso 1100 de la figura 11.

El procedimiento comienza en la etapa 1110, que incluye recibir una representaci6n de banda de base de la seral de salida deseada. En una realizaci6n, esto comporta recibir las componentes en fase (I) y de cuadratura (Q) de la seral de salida deseada. En otra realizaci6n, esto comporta recibir la magnitud y la fase de la seral de salida deseada.

La etapa 1120 incluye recibir una seral de reloj ajustada de acuerdo con una frecuencia de seral de salida deseada de la seral de salida deseada. En el ejemplo de la figura 10, la etapa 1120 se consigue mediante la recepci6n de la seral de reloj 1010.

La etapa 1130 incluye el procesamiento de la seral de reloj para generar una seral de reloj normalizada que tiene un angulo de desplazamiento de fase de acuerdo con las componentes de I y de Q recibidas. En una realizaci6n, la seral de reloj normalizada es una seral de envolvente constante que tiene un angulo de desplazamiento de fase de acuerdo con una relaci6n de las componentes de I y de Q. El angulo de desplazamiento de fase del reloj normalizado es relativo a la seral de reloj original. En el ejemplo de la figura 10, la etapa 1130 se consigue mediante la multiplicaci6n de las componentes de cuadratura y en fase de la seral de reloj 1010 con las serales de Ifase reloj 1012 y de Qfase reloj 1014 y, a continuaci6n, mediante la suma de la seral multiplicada para generar la seral de Rreloj 1016.

La etapa 1140 incluye el procesamiento de las componentes de I y de Q para generar la informaci6n de amplitud que se requiere para producir unas serales de constituyente de envolvente sustancialmente constante primera y segunda.

La etapa 1150 incluye el procesamiento de la informaci6n de amplitud de la etapa 1140 y la seral de reloj normalizada Rreloj para generar las constituyentes de envolvente constante primera y segunda de la seral de salida deseada. En una realizaci6n, la etapa 1150 comporta el desplazamiento en fase de las constituyentes de envolvente constante primera y segunda de la seral de salida deseada el angulo de desplazamiento de fase de la seral de reloj normalizada. En el ejemplo de la figura 10, la etapa 1150 se consigue mediante los moduladores vectoriales 1060 y 1062 que modulan la seral de Rreloj 1016 con la primera seral 1026, la segunda seral 1030 y la seral comun 1028 para generar las serales 1040 y 1042.

La etapa 1160 incluye amplificar de forma individual las constituyentes de envolvente constante primera y segunda, y sumar las serales amplificadas para generar la seral de salida deseada. En una realizaci6n, la amplificaci6n de las constituyentes de envolvente constante primera y segunda es sustancialmente igual y conforme a un nivel de potencia deseado de la seral de salida deseada. En el ejemplo de la figura 10, la etapa 1160 se consigue mediante los PA 1044 y 1046 que amplifican las serales 1040 y 1042 para generar las serales amplificadas 1048 y 1050.

La figura 12 es un diagrama de bloques que ilustra una realizaci6n ejemplar de un amplificador de potencia vectorial 1200 que implementa el diagrama de flujo de proceso 1100. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que, en otras realizaciones, mas o menos componentes pueden ser opcionales.

Haciendo referencia a la figura 12, la seral de informaci6n en fase (I) y de cuadratura (Q) 1210 se recibe mediante un m6dulo de funci6n de transferencia de datos de I y de Q 1216. En una realizaci6n, la funci6n de transferencia de datos de I y de Q 1216 muestrea la seral 1210 de acuerdo con un reloj de muestreo 1212. La seral de informaci6n de I y de Q 1210 incluye una informaci6n de banda de base de I y de Q de una seral de salida deseada r(t).

En una realizaci6n, el m6dulo de funci6n de transferencia de datos de I y de Q 1216 procesa la seral de informaci6n 1210 para generar las serales de informaci6n 1220, 1222, 1224 y 1226. El funcionamiento del m6dulo de funci6n de transferencia de datos de I y de Q 1216 se describe adicionalmente en lo sucesivo en la secci6n 3.4.

Haciendo referencia a la figura 12, la seral de informaci6n 1220 incluye la informaci6n de amplitud de cuadratura de unas constituyentes de envolvente constante primera y segunda de una versi6n de banda de base de la seral de salida deseada r(t). Con referencia a la figura 9A, por ejemplo, la seral de informaci6n 1220 incluye las componentes de cuadratura a y . Haciendo referencia de nuevo a la figura 12, la seral de informaci6n 1226 incluye una informaci6n de amplitud en fase de las constituyentes de envolvente constante primera y segunda de la versi6n de banda de base de la seral r(t). Con referencia a la figura 9A, por ejemplo, la seral de informaci6n 1226 incluye la componente en fase C comun.

Haciendo de nuevo referencia a la figura 12, las serales de informaci6n 1222 y 1224 incluyen unas serales en fase Ifase reloj y de cuadratura Qfase reloj normalizadas, respectivamente. Ifase reloj y Qfase reloj son unas versiones normalizadas de las serales de informaci6n de I y de Q incluidas en la seral 1210. En una realizaci6n, Ifase reloj y Qfase reloj se normalizan de tal modo que (I2fase reloj + Q2fase reloj = constante). Se hace notar que la fase de la seral 1250 se corresponde con la fase de la seral de salida deseada y se crea a partir de Ifase reloj y Qfase reloj. Haciendo referencia a la figura 98, Ifase reloj y Qfase reloj estan relacionadas con I y Q tal como sigue:

en la que 8 representa la fase de la seral de salida deseada, que se representan mediante el fasor

salida en la figura 98. La informaci6n de signo de la informaci6n de banda de base de I y de Q ha de tenerse en cuenta para calcular 8 para la totalidad de los cuatro cuadrantes.

En la realizaci6n ejemplar de la figura 12, las serales de informaci6n 1220, 1222, 1224 y 1226 son serales digitales. Por consiguiente, cada una de las serales 1220, 1222, 1224 y 1226 se suministra a un convertidor de digital a anal6gico (OAC) 1230, 1232, 1234 y 1236 correspondiente. La resoluci6n y la tasa de muestreo de los OAC 1230, 1232, 1234 y 1236 se selecciona de acuerdo con unos esquemas de seralizaci6n especificos. Los OAC 1230, 1232, 1234 y 1236 se controlan por las serales de reloj de OAC 1221, 1223, 1225 y 1227, respectivamente. Las serales de reloj de OAC 1221, 1223, 1225 y 1227 pueden calcularse a partir de una misma seral de reloj o pueden ser independientes.

En otras realizaciones, las serales de informaci6n 1220, 1222, 1224 y 1226 se generan en formato anal6gico y no se requiere OAC alguno.

Haciendo referencia a la figura 12, los OAC 1230, 1232, 1234 y 1236 convierten las serales de informaci6n digital 1220, 1222, 1224 y 1226 en las serales anal6gicas correspondientes, e introducen estas serales anal6gicas en los filtros de interpolaci6n opcionales 1231, 1233, 1235 y 1237, respectivamente. Los filtros de interpolaci6n 1231, 1233, 1235 y 1237, que tambien sirven como filtros antisolape, conforman las serales de salida de los OAC para producir la forma de onda de salida deseada. Los filtros de interpolaci6n 1231, 1233, 1235 y 1237 generan las serales 1240, 1244, 1246 y 1248, respectivamente. La seral 1242 representa la inversa de la seral 1240.

Haciendo de nuevo referencia a la figura 12, las serales 1244 y 1246, que incluyen una informaci6n de Ifase reloj y de Qfase reloj, se introducen en un modulador vectorial 1238. El modulador vectorial 1238 multiplica la seral 1244 con una seral de reloj de canal 1214. La seral de reloj de canal 1214 se selecciona de acuerdo con una frecuencia de seral de salida deseada. En paralelo, el modulador vectorial 1238 multiplica la seral 1246 con una versi6n desplazada 900 de la seral de reloj de canal 1214. Oicho de otra forma, el modulador vectorial 1238 genera una componente en fase que tiene la amplitud de Ifase reloj y una componente de cuadratura que tiene la amplitud de Qfase reloj.

El modulador vectorial 1238 combina las dos serales moduladas para generar la seral de Rreloj 1250. La seral de Rreloj 1250 es una seral de envolvente sustancialmente constante que tiene la frecuencia de salida deseada y un angulo de desplazamiento de fase de acuerdo con los datos de I y de Q incluidos en la seral 1210.

Haciendo de nuevo referencia a la figura 12, las serales 1240, 1242 y 1248 incluyen los componentes de amplitud U, L y Comun C, respectivamente, de la envolvente compleja de la seral r(t). Las serales 1240, 1242 y 1248 junto con la seral de Rreloj 1250 se introducen en los moduladores vectoriales 1260 y 1262.

El modulador vectorial 1260 combina la seral 1240, que se multiplica con una versi6n desplazada 900 de la seral de Rreloj 1250 y la seral 1248, que se multiplica con una versi6n desplazada 00 de la seral de Rreloj 1250; para generar la seral de salida 1264. En paralelo, el modulador vectorial 1262 combina la seral 1242, que se multiplica con una versi6n desplazada 900 de la seral de Rreloj 1250 y la seral 1248, modulada con una versi6n desplazada 00 de la seral de Rreloj 1250, para generar la seral de salida 1266.

Las serales de salida 1264 y 1266 representan unas serales de envolvente sustancialmente constante. Ademas, los desplazamientos de fase de las serales de salida 1264 y 1266 en relaci6n con la seral de Rreloj 1250 se determinan mediante las relaciones de angulo asociadas con las relaciones a / C y� / C, respectivamente. En una realizaci6n, a = �y, por lo tanto, las serales de salida 1264 y 1266 se desplazan en fase de forma simetrica en relaci6n con la seral de Rreloj 1250. Con referencia a la figura 98, por ejemplo, las serales de salida 1264 y 1266 se corresponden,

respectivamente, con los fasores de magnitud constante de y de .

Una suma de las serales de salida 1264 y 1266 da como resultado una seral modulada por reloj de canal que tiene las caracteristicas de I y de Q de la seral de banda de base r(t). Para conseguir un nivel de potencia deseado en la salida del amplificador de potencia vectorial 1200, no obstante, las serales 1264 y 1266 se amplifican para generar una seral de salida amplificada. En la realizaci6n de la figura 12, las serales 1264 y 1266 se introducen, respectivamente, en los amplificadores de potencia (PA) 1270 y 1272 y se amplifican. En una realizaci6n, los PA 1270 y 1272 incluyen unos amplificadores de potencia con conmutaci6n. La circuiteria de autopolarizaci6n 1218 controla la polarizaci6n de los PA 1270 y 1272 tal como se describe adicionalmente en lo sucesivo en la secci6n

3.5.2. En la realizaci6n de la figura 12, por ejemplo, la circuiteria de autopolarizaci6n 1218 proporciona una tensi6n de polarizaci6n 1228 a los PA 1270 y 1272.

En una realizaci6n, los PA 1270 y 1272 aplican una amplificaci6n de potencia sustancialmente igual a las serales de envolvente constante 1264-1266 respectivas. En una realizaci6n, la amplificaci6n de potencia se ajusta de acuerdo con el nivel de potencia de salida deseado. En otras realizaciones del amplificador de potencia vectorial 1200, unos circuitos de excitaci6n y / o circuitos de pre-excitaci6n de PA se emplean adicionalmente para proporcionar una capacidad de amplificaci6n de potencia adicional al amplificador. En la realizaci6n de la figura 12, por ejemplo, los circuitos de excitaci6n de PA 1284 y 1286 se araden de forma opcional, respectivamente, entre los moduladores vectoriales 1260 y 1262 y los PA 1270 y 1272 subsiguientes.

Las serales de salida 1274 y 1276 respectivas de los PA 1270 y 1272 son unas serales de envolvente sustancialmente constante. Ademas, cuando las serales de salida 1274 y 1276 se suman, la seral resultante tiene una distorsi6n no lineal minima. En la realizaci6n de la figura 12, las serales de salida 1274 y 1276 se acoplan entre si para generar la seral de salida 1280 del amplificador de potencia vectorial 1200. En una realizaci6n, no se usa aislamiento alguno en el acoplamiento de las salidas de los PA 1270 y 1272. Por consiguiente, el acoplamiento incurre en una perdida de potencia minima. En una realizaci6n, las salidas de los PA 1270 y 1272 se acoplan directamente entre si usando un hilo. El acoplamiento directo de esta forma quiere decir que no hay aislamiento resistivo, inductivo o capacitivo alguno, o hay uno minimo, entre las salidas de los PA 1270 y 1272. Oicho de otra forma, las salidas de los PA 1270 y 1272 se acoplan entre si sin componentes intermedios. Como alternativa, en una realizaci6n, las salidas de los PA 1270 y 1272 se acoplan entre si indirectamente a traves de unas inductancias y / o capacidades que dan como resultado unas conexiones de impedancia baja o minima, y / o unas conexiones que dan como resultado un aislamiento minimo y una perdida de potencia minima. Como alternativa, las salidas de los PA 1270 y 1272 se acoplan usando unas tecnicas de combinaci6n bien conocidas, tal como circuitos de Wilkinson, circuitos combinadores hibridos, transformadores, o los circuitos combinadores activos conocidos. En una realizaci6n, los PA 1270 y 1272 proporcionan una combinaci6n de potencia y de amplificaci6n integradas en una unica operaci6n. En una realizaci6n, uno o mas de los amplificadores de potencia y / o los circuitos de excitaci6n que se describen en el presente documento se implementan usando unas tecnicas de amplificaci6n de potencia de multiples entradas y de una unica salida, ejemplos de las cuales se muestran en las figuras 12A, 128 y 51A-H.

La seral de salida 1280 representa una seral que tiene las caracteristicas de I y de Q de la seral de banda de base r(t) y la frecuencia y el nivel de potencia de salida deseados. En las realizaciones del amplificador de potencia vectorial 1200, una impedancia de polarizaci6n 1288 se acopla entre la salida del amplificador de potencia vectorial 1200 y un suministro de potencia. En otras realizaciones, una red de adaptaci6n de impedancia 1290 se acopla en la salida del amplificador de potencia vectorial 1200. Las realizaciones de fase de salida de acuerdo con los procedimientos y sistemas de amplificaci6n de potencia de la presente invenci6n se describiran adicionalmente en lo sucesivo en la secci6n 3.5.

En otras realizaciones del amplificador de potencia vectorial 1200, unos detectores de proceso se emplean para compensar cualquier variaci6n de proceso en la circuiteria del amplificador. En la realizaci6n ejemplar de la figura 12, por ejemplo, el detector de proceso 1282 se arade de forma opcional para supervisar las variaciones en los circuitos de excitaci6n de PA 1284 y 1286.

La figura 12A es un diagrama de bloques que ilustra otra realizaci6n ejemplar de un amplificador de potencia vectorial 1200A que implementa el diagrama de flujo de proceso 1100. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que, en otras realizaciones, mas o menos componentes pueden ser opcionales.

La realizaci6n 1200A ilustra una implementaci6n de multiples entradas y de una unica salida (MISO) de la realizaci6n 1200. En la realizaci6n 1200A, las serales de envolvente constante 1261 y 1263, que se emiten a partir de los moduladores vectoriales 1260 y 1262, se introducen en el PA de MISO 1292. El PA de MISO 1292 es un amplificador de potencia de dos entradas y de una unica salida. En una realizaci6n, el PA de MISO 1292 incluye los elementos 1270, 1272, 1282, 1284 y 1286 tal como se muestra en la realizaci6n de la figura 12. En otra realizaci6n, el PA de MISO 1292 puede incluir otros elementos, tal como circuitos de pre-excitaci6n, que no se muestran en la realizaci6n de la figura 12. Ademas, el PA de MISO 1292 no se limita a ser un PA de dos entradas tal como se muestra en la figura 12A. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo con referencia a las figuras 51A-H, el PA 1292 puede tener cualquier numero de entradas y salidas.

Haciendo de nuevo referencia a la figura 12A, la realizaci6n 1200A ilustra una implementaci6n para entregar las serales de autopolarizaci6n al PA de MISO 1292. En la realizaci6n de la figura 12A, la seral de autopolarizaci6n 1228 que se genera mediante la circuiteria de autopolarizaci6n 1218, tiene una o mas serales que se calculan a partir de esta para polarizar diferentes fases del PA de MISO 1292. Tal como se muestra en el ejemplo de la figura 12A, tres serales de control de polarizaci6n Polarizaci6n A, Polarizaci6n 8 y Polarizaci6n C se calculan a partir de la seral de autopolarizaci6n 1228 y, a continuaci6n, se introducen en diferentes fases del PA de MISO 1292. Por ejemplo, la Polarizaci6n C puede ser la seral de polarizaci6n para la fase de circuito de pre-excitaci6n del PA de MISO 1292. Oe forma similar, la Polarizaci6n 8 y la Polarizaci6n A pueden ser las serales de polarizaci6n para las fases de circuito de excitaci6n y de PA del PA de MISO 1292.

En otra implementaci6n, que se muestra en la realizaci6n 12008 de la figura 128, la circuiteria de autopolarizaci6n 1218 genera las serales de autopolarizaci6n separadas 1295, 1296 y 1295, que se corresponden con la Polarizaci6n A, la Polarizaci6n 8 y la Polarizaci6n C, respectivamente. Las serales 1295, 1296 y 1297 pueden o pueden no generarse por separado en el interior de la circuiteria de autopolarizaci6n 1218, pero se emiten por separado, tal como se muestra. Ademas, las serales 1295, 1296 y 1297 pueden o pueden no estar relacionadas tal como se determina mediante la polarizaci6n de las diferentes fases del PA de MISO 1294.

Otros aspectos de los amplificadores de potencia vectorial 1200A y 12008 se corresponden de forma sustancial con aquellos que se han descrito en lo que antecede con respecto al amplificador de potencia vectorial 1200.

La figura 13 es un diagrama de bloques que ilustra otra realizaci6n ejemplar 1300 de un amplificador de potencia vectorial de acuerdo con la realizaci6n de VPA de 2 Ramas CPCP. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que, en otras realizaciones, mas o menos componentes pueden ser opcionales.

En la realizaci6n ejemplar de la figura 13, un OAC de una resoluci6n y una tasa de muestreo suficientes 1320 sustituye los OAC 1230, 1232, 1234 y 1236 de la realizaci6n de la figura 12. El OAC 1320 se controla por un reloj de OAC 1324.

El OAC 1320 recibe la seral de informaci6n 1310 a partir del m6dulo de funci6n de transferencia de datos de I y de Q 1216. La seral de informaci6n 1310 incluye un contenido de informaci6n identico para las serales 1220, 1222, 1224 y 1226 en la realizaci6n de la figura 12.

El OAC 1320 puede emitir una unica seral anal6gica por cada vez. Por consiguiente, una arquitectura de muestreo y retenci6n puede usarse tal como se muestra en la figura 13.

El OAC 1320 emite de forma secuencial las serales anal6gicas 1332, 1334, 1336, 1336 a un primer conjunto de circuitos de muestreo y retenci6n 1342, 1344, 1346 y 1348. En una realizaci6n, el OAC 1230 se temporiza a una tasa suficiente para sustituir los OAC 1230, 1232, 1234 y 1236 de la realizaci6n de la figura 12. Un selector de salida 1322 determina cual de las serales de salida 1332, 1334, 1336 y 1338 deberia seleccionarse para la salida.

La seral de reloj de OAC 1324 del OAC 1320, la seral de selector de salida 1322 y los relojes de muestreo y retenci6n 1340A-O y 1350 se controlan por un m6dulo de control que puede ser independiente o estar integrado en el m6dulo de funci6n de transferencia 1216.

En una realizaci6n, los circuitos de muestreo y retenci6n (S / H) 1342, 1344, 1346 y 1348 retienen los valores anal6gicos recibidos y, de acuerdo con una seral de reloj 1340A-O, liberan los valores para un segundo conjunto de circuitos de muestreo y retenci6n 1352, 1354, 1356 y 1358. Por ejemplo, el S / H 1342 libera su valor para el S / H 1352 de acuerdo con una seral de reloj 1340A recibida. A su vez, los circuitos de muestreo y retenci6n 1352, 1354, 1356 y 1358 retienen los valores anal6gicos recibidos, y liberan de forma simultanea los valores para los filtros de interpolaci6n 1231, 1233, 1235 y 1237 de acuerdo con una seral de reloj comun 1350. Una seral de reloj comun 1350 se usa con el fin de garantizar que las salidas de S / H 1352, 1354, 1356 y 1358 esten alineadas en el tiempo.

En otra realizaci6n, puede emplearse una unica capa de circuiteria de S / H que incluye los S / H 1342, 1344, 1346 y 1348. Por consiguiente, los circuitos de S / H 1342, 1344, 1346 y 1348 reciben unos valores anal6gicos a partir del OAC 1320, y cada uno libera su valor recibido de acuerdo con un reloj independiente de los otros. Por ejemplo, el S / H 1342 se controla por el reloj 1340A, que puede no estar sincronizado con el reloj 13408 que controla el S / H 1344. Para garantizar que las salidas de los circuitos de S / H 1342, 1344, 1346 y 1348 esten alineadas en el tiempo, los retardos entre los relojes 1340A-O se compensan previamente en las fases anteriores del amplificador. Por ejemplo, el OAC 1320 emite la seral 1332, 1334, 1336 y 1338 con los retardos seleccionados de forma apropiada a los circuitos de S / H 1342, 1344, 1346 y 1348 con el fin de compensar las diferencias de tiempo entre los relojes 1340A-O.

Otros aspectos del amplificador de potencia vectorial 1300 son sustancialmente equivalentes a aquellos que se han descrito en lo que antecede con respecto al amplificador de potencia vectorial 1200.

La figura 13A es un diagrama de bloques que ilustra otra realizaci6n ejemplar 1300A de un amplificador de potencia vectorial de acuerdo con la realizaci6n de VPA de 2 Ramas CPCP. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que, en otras realizaciones, mas o menos componentes pueden ser opcionales. La realizaci6n 1300A es una implementaci6n de MISO de la realizaci6n 1300 de la figura 13.

En la realizaci6n de la figura 13A, las serales de envolvente constante 126 y 1263 que se emiten a partir de los moduladores vectoriales 1260 y 1262 se introducen en el PA de MISO 1360. El PA de MISO 1360 es un amplificador de potencia de dos entradas y de una unica salida. En una realizaci6n, el PA de MISO 1360 incluye los elementos 1270, 1272, 1282, 1284 y 1286 tal como se muestra en la realizaci6n de la figura 13. En otra realizaci6n, el PA de MISO 1360 puede incluir otros elementos, tal como circuitos de pre-excitaci6n, que no se muestran en la realizaci6n de la figura 13, o equivalentes funcionales de los mismos. Ademas, el PA de MISO 1360 no se limita a ser un PA de dos entradas tal como se muestra en la figura 13A. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo con referencia a las figuras 51A-H, el PA 1360 puede tener cualquier numero de entradas.

La realizaci6n de la figura 13A ilustra ademas dos arquitecturas de muestreo y retenci6n diferentes con un unico o dos niveles de circuiteria de S / H, tal como se muestra. Las dos implementaciones se han descrito en lo que antecede con respecto a la figura 13.

La realizaci6n 1300A tambien ilustra la circuiteria de control de polarizaci6n opcional 1218 y las serales de control de polarizaci6n asociadas 1325, 1326 y 1327. Las serales 1325, 1326 y 1327 pueden usarse para polarizar diferentes fases del PA de MISO 1360 en determinadas realizaciones.

Otros aspectos del amplificador de potencia vectorial 1300A son equivalentes a aquellos que se han descrito en lo que antecede con respecto a los amplificadores de potencia vectorial 1200 y 1300.

3.3) �Amplificadno�de�tnrencia Vecrnoial�de 2 �eamas oaoresiana �eioecra

Una realizaci6n de VPA de 2 Ramas Cartesiana Oirecta se describira a continuaci6n. Esta denominaci6n se usa en el presente documento para fines de referencia, y no es funcional o estructuralmente limitante.

Oe acuerdo con la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta, una seral de envolvente variable en el tiempo se descompone en dos serales de constituyente de envolvente constante. Las serales de constituyente se amplifican de forma individual por igual o sustancialmente por igual y, a continuaci6n, se suman para construir una versi6n amplificada de la seral de envolvente variable en el tiempo original.

En una realizaci6n de la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta, una magnitud y un angulo de fase de una seral de envolvente variable en el tiempo se calculan a partir de las componentes de cuadratura y en fase de una seral de entrada. Usando la informaci6n de magnitud y de fase, las componentes de amplitud de cuadratura y en fase se calculan para dos constituyentes de envolvente constante de la seral de envolvente variable en el tiempo. A continuaci6n, los dos constituyentes de envolvente constante se generan, se amplifican por igual o sustancialmente por igual, y se suman para generar una versi6n amplificada de la seral de envolvente variable en el tiempo original Rentrada.

5 El concepto del VPA de 2 Ramas Cartesiana Oirecta se describira a continuaci6n con referencia a las figuras 9A y

14.

Tal como se ha descrito y verificado en lo que antecede con respecto a la figura 9A, el fasor

' puede obtenerse

mediante la suma de un fasor superior ' y un fasor inferior ' desplazados en fase de forma apropiada para producir '. ' se calcula para ser proporcional a la magnitud Rentrada. Ademas,

' y

' pueden mantenerse para

10 que tengan una magnitud sustancialmente constante. En el dominio del tiempo, ' y ' representan dos serales de

envolvente sustancialmente constante. La equivalente en el dominio del tiempo r'(t) de

' puede obtenerse de este modo, en cualquier instante de tiempo, mediante la suma de dos serales de envolvente sustancialmente constante.

Para el caso que se ilustra en la figura 9A, el desplazamiento de fase de

' y

' en relaci6n con

' que se ilustra

como el angulo en la figura 9A, esta relacionado con la magnitud de

' tal como sigue:

en la que R representa la magnitud normalizada del fasor

En el dominio del tiempo, se mostr6 que una seral de envolvente variable en el tiempo, r'(t) = R(t) cos(wt) por ejemplo, puede construirse mediante la suma de dos serales de envolvente constante tal como sigue:

20 -en las que C indica la componente de amplitud en fase de los fasores ' y ' y es igual o sustancialmente igual a A x cos( ) (siendo A una constante). a y indican los componentes de amplitud de cuadratura de los fasores y ', respectivamente. a = �= A x sen( ). Observese que las ecuaciones (14) pueden modificarse para las

serales no sinusoidales mediante el cambio de la funci6n base, de sinusoidal a la funci6n deseada. La figura 14 ilustra el fasor

y sus dos fasores de constituyente de magnitud constante

y

.

se desplaza 8

25 grados en relaci6n con ' en la figura 9A. Por consiguiente, puede verificarse que:

A partir de las ecuaciones (15), puede mostrarse adicionalmente que:

Oe forma similar, puede mostrarse que:

Las ecuaciones (16) y (17) pueden volver a escribirse como:

Oe forma equivalente, en el dominio del tiempo:

10 en las que q1(t) y q2(t) representan una funci6n base ortogonal seleccionada de forma apropiada.

A partir de las ecuaciones (18) y (19), se observa que es suficiente calcular los valores de a, , C y sen(0) y cos(0) con el fin de determinar los dos constituyentes de envolvente constante de una seral de envolvente variable en el tiempo r(t). Ademas, a, y C pueden determinarse en su totalidad a partir de la informaci6n de magnitud y de fase, de forma equivalente las componentes de I y de Q, de la seral r(t).

15 La figura 15 es un diagrama de bloques que ilustra de forma conceptual una realizaci6n ejemplar 1500 de la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta. Una seral de salida r(t) de un nivel de potencia, y de unas caracteristicas de frecuencia, deseados se genera a partir de las componentes de cuadratura y en fase de acuerdo con la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta.

En el ejemplo de la figura 15, una seral de reloj 1510 representa una seral de referencia para generar la seral de 20 salida r(t). La seral de reloj 1510 es de la misma frecuencia que la de la seral de salida deseada r(t).

Haciendo referencia a la figura 15, la realizaci6n ejemplar 1500 incluye una primera rama 1572 y una segunda rama 1574. La primera rama 1572 incluye un modulador vectorial 1520 y un amplificador de potencia (PA) 1550. Oe forma similar, la segunda rama 1574 incluye un modulador vectorial 1530 y un amplificador de potencia (PA) 1560.

Haciendo de nuevo referencia a la figura 15, la seral de reloj 1510 se introduce, en paralelo, en los moduladores

25 vectoriales 1520 y 1530. En el modulador vectorial 1520, una versi6n en fase 1522 de la seral de reloj 1510, que se multiplica con la seral Ux 1526, se suma con una versi6n desplazada 90 grados 1524 de la seral de reloj 1510, que se multiplica con la seral Uy 1528. En paralelo, en el modulador vectorial 1530, una versi6n en fase 1532 de la seral de reloj 1510, que se multiplica con la seral Lx 1536, se suma con una versi6n desplazada 90 grados 1534 de la seral de reloj 1510, que se multiplica con la seral Ly 1538. La seral Ux 1526 y la seral Uy 1528 se corresponden,

30 respectivamente, con las componentes de amplitud de cuadratura y en fase de la constituyente de envolvente constante de U(t) de la seral r(t) que se proporciona en la ecuaci6n (19). Oe forma similar, la seral Lx 1536 y la seral Ly 1538 se corresponden, respectivamente, con las componentes de amplitud de cuadratura y en fase de la constituyente de envolvente constante de L(t) de la seral r(t) que se proporciona en la ecuaci6n (19).

Por consiguiente, las serales de salida 1540 y 1542 respectivas de los moduladores vectoriales 1520 y 1530 se corresponden, respectivamente, con las constituyentes de envolvente constante de U(t) y de L(t) de la seral r(t) tal como se ha descrito en lo que antecede en las ecuaciones (19). Tal como se ha descrito en lo que antecede, las serales 1540 y 1542 se caracterizan por tener unas envolventes iguales y constantes o sustancialmente iguales y constantes.

Haciendo referencia a la figura 15, para generar el nivel de potencia deseado de la seral de salida r(t), las serales 1540 y 1542 se introducen en los amplificadores de potencia 1550 y 1560 correspondientes.

En una realizaci6n, los amplificadores de potencia 1550 y 1560 aplican una amplificaci6n de potencia igual o sustancialmente igual a las serales 1540 y 1542, respectivamente. En una realizaci6n, el nivel de amplificaci6n de potencia de los PA 1550 y 1560 se ajusta de acuerdo con el nivel de potencia deseado de la seral de salida r(t).

Las serales de salida amplificadas 1562 y 1564 son unas serales de envolvente sustancialmente constante. Por consiguiente, cuando se suman entre si, tal como se muestra en la figura 15, la seral 1570 resultante se corresponde con la seral de salida deseada r(t).

La figura 15A es otra realizaci6n ejemplar 1500A de la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta. La realizaci6n 1500A representa una implementaci6n de Multiples Entradas y de una �nica Salida (MISO) de la realizaci6n 1500 de la figura 15.

En la realizaci6n 1500A, las serales de envolvente constante 1540 y 1542, que se emiten a partir de los moduladores vectoriales 1520 y 1530, se introducen en el PA de MISO 1580. El PA de MISO 1580 es un amplificador de potencia de dos entradas y de una unica salida. En una realizaci6n, el PA de MISO 1580 puede incluir varios elementos, tal como circuitos de pre-excitaci6n, circuitos de excitaci6n, amplificadores de potencia y detectores de proceso (que no se muestran en la figura 15A), por ejemplo. Ademas, el PA de MISO 1580 no se limita a ser un PA de dos entradas tal como se muestra en la figura 15A. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo con referencia a las figuras 51A-H, el PA 1580 puede tener cualquier numero de entradas.

El funcionamiento de la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta se representa en el diagrama de flujo de proceso 1600 de la figura 16. El procedimiento comienza en la etapa 1610, que incluye recibir una representaci6n de banda de base de una seral de salida deseada. En una realizaci6n, la representaci6n de banda de base incluye las componentes de I y de Q. En otra realizaci6n, las componentes de I y de Q son unas componentes de RF a las que se les aplica una conversi6n reductora a la banda de base.

La etapa 1620 incluye recibir una seral de reloj ajustada de acuerdo con una frecuencia de seral de salida deseada de la seral de salida deseada. En el ejemplo de la figura 15, la etapa 1620 se consigue mediante la recepci6n de la seral de reloj 1510.

La etapa 1630 incluye el procesamiento de las componentes de I y de Q para generar la informaci6n de amplitud de cuadratura y en fase de las serales de constituyente de envolvente constante primera y segunda de la seral de salida deseada. En el ejemplo de la figura 15, la informaci6n de amplitud de cuadratura y en fase se ilustra mediante Ux, Uy, Lx, y Ly.

La etapa 1640 incluye el procesamiento de la informaci6n de amplitud y la seral de reloj para generar las serales de constituyente de envolvente constante primera y segunda de la seral de salida deseada. En una realizaci6n, las serales de constituyente de envolvente constante primera y segunda se modulan de acuerdo con la frecuencia de seral de salida deseada. En el ejemplo de la figura 15, la etapa 1640 se consigue mediante los moduladores vectoriales 1520 y 1530, la seral de reloj 1510, y las serales de informaci6n de amplitud 1526, 1528, 1536 y 1538 para generar las serales 1540 y 1542.

La etapa 1650 incluye amplificar las constituyentes de envolvente constante primera y segunda, y sumar las serales amplificadas para generar la seral de salida deseada. En una realizaci6n, la amplificaci6n de las constituyentes de envolvente constante primera y segunda es conforme a un nivel de potencia deseado de la seral de salida deseada. En el ejemplo de la figura 15, la etapa 1650 se consigue mediante los PA 1550 y 1560 que amplifican las serales 1540 y 1542 respectivas y, de manera subsiguiente, mediante la suma de las serales amplificadas 1562 y 1564 para generar la seral de salida 1574.

La figura 17 es un diagrama de bloques que ilustra una realizaci6n ejemplar de un amplificador de potencia vectorial 1700 que implementa el diagrama de flujo de proceso 1600. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que otras realizaciones pueden tener mas o menos componentes opcionales.

Haciendo referencia a la figura 17, la seral de informaci6n en fase (I) y de cuadratura (Q) 1710 se recibe mediante un m6dulo de funci6n de transferencia de datos de I y de Q 1716. En una realizaci6n, el m6dulo de funci6n de transferencia de datos de I y de Q 1716 muestrea la seral 1710 de acuerdo con un reloj de muestreo 1212. La seral de informaci6n de I y de Q 1710 incluye una informaci6n de banda de base de I y de Q.

En una realizaci6n, el m6dulo de funci6n de transferencia de datos de I y de Q 1716 procesa la seral de informaci6n 1710 para generar las serales de informaci6n 1720, 1722, 1724 y 1726. El funcionamiento del m6dulo de funci6n de transferencia de datos de I y de Q 1716 se describe adicionalmente en lo sucesivo en la secci6n 3.4.

Haciendo referencia a la figura 17, la seral de informaci6n 1720 incluye la informaci6n de amplitud de cuadratura del modulador vectorial 1750 que se procesa a traves del OAC 1730 para generar la seral 1740. La seral de informaci6n 1722 incluye la informaci6n de amplitud en fase del modulador vectorial 1750 que se procesa a traves del OAC 1732 para generar la seral 1742. Las serales 1740 y 1742 se calculan para generar una seral de envolvente sustancialmente constante 1754. Con referencia a la figura 14, por ejemplo, las serales de informaci6n 1720 y 1722 incluyen las componentes de cuadratura y en fase superiores Uy y Ux, respectivamente.

Haciendo de nuevo referencia a la figura 17, la seral de informaci6n 1726 incluye la informaci6n de amplitud de cuadratura del modulador vectorial 1752 que se procesa a traves del OAC 1736 para generar la seral 1746. La seral de informaci6n 1724 incluye la informaci6n de amplitud en fase del modulador vectorial 1752 que se procesa a traves del OAC 1734 para generar la seral 1744. Las serales 1744 y 1746 se calculan para generar una seral de envolvente sustancialmente constante 1756. Con referencia a la figura 14, por ejemplo, las serales de informaci6n 1724 y 1726 incluyen las componentes de cuadratura y en fase inferiores Lx y Ly, respectivamente.

En la realizaci6n ejemplar de la figura 17, las serales de informaci6n 1720, 1722, 1724 y 1726 son serales digitales. Por consiguiente, cada una de las serales 1720, 1722, 1724 y 1726 se suministra a un convertidor de digital a anal6gico (OAC) 1730, 1732, 1734 y 1736 correspondiente. La resoluci6n y las tasas de muestreo de los OAC 1730, 1732, 1734 y 1736 se seleccionan de acuerdo con los esquemas de seralizaci6n deseados especificos. Los OAC 1730, 1732, 1734 y 1736 se controlan por las serales de reloj de OAC 1721, 1723, 1725 y 1727, respectivamente. Las serales de reloj de OAC 1721, 1723, 1725 y 1727 pueden calcularse a partir de un mismo reloj o pueden ser independientes una de otra.

En otras realizaciones, las serales de informaci6n 1720, 1722, 1724 y 1726 se generan en formato anal6gico y no se requiere OAC alguno.

Haciendo referencia a la figura 17, los OAC 1730, 1732, 1734 y 1736 convierten las serales de informaci6n digital 1720, 1722, 1724 y 1726 en las serales anal6gicas correspondientes, e introducen estas serales anal6gicas en los filtros de interpolaci6n opcionales 1731, 1733, 1735 y 1737, respectivamente. Los filtros de interpolaci6n 1731, 1733, 1735 y 1737, que tambien sirven como filtros antisolape, conforman las serales de salida de los OAC para producir la forma de onda de salida deseada. Los filtros de interpolaci6n 1731, 1733, 1735 y 1737 generan las serales 1740, 1742, 1744 y 1746, respectivamente.

Haciendo de nuevo referencia a la figura 17, las serales 1740, 1742, 1744 y 1746 se introducen en los moduladores vectoriales 1750 y 1752. Los moduladores vectoriales 1750 y 1752 generan unas constituyentes de envolvente constante primera y segunda. En la realizaci6n de la figura 17, el reloj de canal 1714 se ajusta de acuerdo con una frecuencia de seral de salida deseada para establecer de ese modo la frecuencia de la seral de salida 1770.

Haciendo referencia a la figura 17, el modulador vectorial 1750 combina la seral 1740, que se multiplica con una versi6n desplazada 900 de la seral de reloj de canal 1714 y la seral 1742, que se multiplica con una versi6n desplazada 00 de la seral de reloj de canal 1714, para generar la seral de salida 1754. En paralelo, el modulador vectorial 1752 combina la seral 1746, que se multiplica con una versi6n desplazada 900 de la seral de reloj de canal 1714 y la seral 1744, que se multiplica con una versi6n desplazada 00 de la seral de reloj de canal 1714, para generar la seral de salida 1756.

Las serales de salida 1754 y 1756 representan unas serales de envolvente constante. Una suma de las serales de salida 1754 y 1756 da como resultado una seral portadora que tiene las caracteristicas de I y de Q de la seral de banda de base original. En las realizaciones, para generar un nivel de potencia deseado en la salida del amplificador de potencia vectorial 1700, las serales 1754 y 1756 se amplifican y, a continuaci6n, se suman. En la realizaci6n de la figura 17, por ejemplo, las serales 1754 y 1756 se introducen, respectivamente, en los amplificadores de potencia (PA) 1760 y 1762 correspondientes. En una realizaci6n, los PA 1760 y 1762 incluyen unos amplificadores de potencia con conmutaci6n. La circuiteria de autopolarizaci6n 1718 controla la polarizaci6n de los PA 1760 y 1762. En la realizaci6n de la figura 17, por ejemplo, la circuiteria de autopolarizaci6n 1718 proporciona una tensi6n de polarizaci6n 1728 a los PA 1760 y 1762.

En una realizaci6n, los PA 1760 y 1762 aplican una amplificaci6n de potencia igual o sustancialmente igual a las serales de envolvente constante 1754 y 1756 respectivas. En una realizaci6n, la amplificaci6n de potencia se ajusta de acuerdo con el nivel de potencia de salida deseado. En otras realizaciones del amplificador de potencia vectorial 1700, los circuitos de excitaci6n de PA se emplean adicionalmente para proporcionar una capacidad de amplificaci6n de potencia adicional al amplificador. En la realizaci6n de la figura 17, por ejemplo, los circuitos de excitaci6n de PA 1774 y 1776 se araden de forma opcional, respectivamente, entre los moduladores vectoriales 1750 y 1752 y los PA 1760 y 1762 subsiguientes.

Las serales de salida 1764 y 1766 respectivas de los PA 1760 y 1762 son unas serales de envolvente sustancialmente constante. En la realizaci6n de la figura 17, las serales de salida 1764 y 1766 se acoplan entre si para generar la seral de salida 1770 del amplificador de potencia vectorial 1700. En las realizaciones, se hace notar que las salidas de los PA 1760 y 1762 se acoplan directamente. El acoplamiento directo de esta forma quiere decir que no hay aislamiento resistivo, inductivo o capacitivo alguno, o hay uno minimo, entre las salidas de los PA 1760 y 1762. Oicho de otra forma, las salidas de los PA 1760 y 1762 se acoplan entre si sin componentes intermedios. Como alternativa, en una realizaci6n, las salidas de los PA 1760 y 1762 se acoplan entre si indirectamente a traves de unas inductancias y / o capacidades que dan como resultado unas conexiones de impedancia baja o minima, y / o unas conexiones que dan como resultado un aislamiento minimo y una perdida de potencia minima. Como alternativa, las salidas de los PA 1760 y 1762 se acoplan usando unas tecnicas de combinaci6n bien conocidas, tal como circuitos de Wilkinson, acopladores hibridos, transformadores, o los circuitos combinadores activos conocidos. En una realizaci6n, los PA 1760 y 1762 proporcionan una combinaci6n de potencia y de amplificaci6n integradas en una unica operaci6n. En una realizaci6n, uno o mas de los amplificadores de potencia y / o los circuitos de excitaci6n que se describen en el presente documento se implementan usando unas tecnicas de amplificaci6n de potencia de multiples entradas y de una unica salida (MISO), ejemplos de las cuales se muestran en las figuras 17A, 178 y 51A-

H.

La seral de salida 1770 representa una seral que tiene las caracteristicas de I y de Q deseadas de la seral de banda de base y la frecuencia y el nivel de potencia de salida deseados. En las realizaciones del amplificador de potencia vectorial 1700, una impedancia de polarizaci6n 1778 se acopla entre la salida del amplificador de potencia vectorial 1700 y un suministro de potencia. En otras realizaciones, una red de adaptaci6n de impedancia 1780 se acopla en la salida del amplificador de potencia vectorial 1700. Las realizaciones de fase de salida de acuerdo con los procedimientos y sistemas de amplificaci6n de potencia de la presente invenci6n se describiran adicionalmente en lo sucesivo en la secci6n 3.5.

En otras realizaciones del amplificador de potencia vectorial 1700, unos detectores de proceso se emplean para compensar cualquier variaci6n de proceso y / o de temperatura en la circuiteria del amplificador. En la realizaci6n ejemplar de la figura 17, por ejemplo, el detector de proceso 1772 se arade de forma opcional para supervisar las variaciones en los circuitos de excitaci6n de PA 1774 y 1776.

La figura 17A es un diagrama de bloques que ilustra otra realizaci6n ejemplar 1700A de un amplificador de potencia vectorial que implementa el diagrama de flujo de proceso 1600. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que otras realizaciones pueden tener mas o menos componentes opcionales. La realizaci6n 1700A ilustra una implementaci6n de multiples entradas y de una unica salida (MISO) del amplificador de la figura 17. En la realizaci6n de la figura 17A, las serales de envolvente constante 1754 y 1756, que se emiten a partir de los moduladores vectoriales 1750 y 1760, se introducen en el PA de MISO 1790. El PA de MISO 1790 es un amplificador de potencia de dos entradas y de una unica salida. En una realizaci6n, el PA de MISO 1790 incluye los elementos 1760, 1762, 1772, 1774 y 1776 tal como se muestra en la realizaci6n de la figura 17, o equivalentes funcionales de los mismos. En otra realizaci6n, el PA de MISO 1790 puede incluir otros elementos, tal como circuitos de pre-excitaci6n, que no se muestran en la realizaci6n de la figura 17. Ademas, el PA de MISO 1790 no se limita a ser un PA de dos entradas tal como se muestra en la figura 17A. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo con referencia a las figuras 51A-H, el PA 1790 puede tener cualquier numero de entradas.

En otra realizaci6n de la realizaci6n 1700, que se muestra como la realizaci6n 17008 de la figura 178, la circuiteria de autopolarizaci6n opcional 1218 genera unas serales de control de polarizaci6n separadas 1715, 1717 y 1719, que se corresponden con la Polarizaci6n A, la Polarizaci6n 8 y la Polarizaci6n C, respectivamente. Las serales 1715, 1717 y 1719 pueden o pueden no generarse por separado en el interior de la circuiteria de autopolarizaci6n 1718, pero se emiten por separado, tal como se muestra. Ademas, las serales 1715, 1717 y 1719 pueden o pueden no estar relacionadas tal como se determina mediante la polarizaci6n que se requiere para las diferentes fases del PA de MISO 1790.

La figura 18 es un diagrama de bloques que ilustra otra realizaci6n ejemplar 1800 de un amplificador de potencia vectorial de acuerdo con la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta de la figura 16. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que otras realizaciones pueden tener mas o menos componentes opcionales.

En la realizaci6n ejemplar de la figura 18, un OAC 1820 de una resoluci6n y una tasa de muestreo suficientes sustituye los OAC 1730, 1732, 1734 y 1736 de la realizaci6n de la figura 17. El OAC 1820 se controla por un reloj de OAC 1814.

El OAC 1820 recibe la seral de informaci6n 1810 a partir del m6dulo de funci6n de transferencia de datos de I y de Q 1716. La seral de informaci6n 1810 incluye un contenido de informaci6n identico para las serales 1720, 1722, 1724 y 1726 en la realizaci6n de la figura 17.

El OAC 1820 puede emitir una unica seral anal6gica por cada vez. Por consiguiente, una arquitectura de muestreo y retenci6n puede usarse tal como se muestra en la figura 18.

En la realizaci6n de la figura 18, el OAC 1820 emite de forma secuencial las serales anal6gicas 1822, 1824, 1826 y 1828 a los circuitos de muestreo y retenci6n 1832, 1834, 1836 y 1838, respectivamente. En una realizaci6n, el OAC 1820 es de una resoluci6n y una tasa de muestreo suficientes para sustituir los OAC 1720, 1722, 1724 y 1726 de la realizaci6n de la figura 17. Un selector de salida 1812 determina cual de las serales de salida 1822, 1824, 1826 y 1828 se seleccionan para la salida.

La seral de reloj de OAC 1814 del OAC 1820, la seral de selector de salida 1812 y los relojes de muestreo y retenci6n 1830A-O y 1840 se controlan por un m6dulo de control que puede ser independiente o estar integrado en el m6dulo de funci6n de transferencia 1716.

En una realizaci6n, los circuitos de muestreo y retenci6n 1832, 1834, 1836 y 1838 muestrean y retienen sus valores respectivos y, de acuerdo con una seral de reloj 1830A-O, liberan los valores para un segundo conjunto de circuitos de muestreo y retenci6n 1842, 1844, 1846 y 1848. Por ejemplo, el S / H 1832 libera su valor para el S / H 1842 de acuerdo con una seral de reloj 1830A recibida. A su vez, los circuitos de muestreo y retenci6n 1842, 1844, 1846 y 1848 retienen los valores anal6gicos recibidos, y liberan de forma simultanea los valores para los filtros de interpolaci6n 1852, 1854, 1856 y 1858 de acuerdo con una seral de reloj comun 1840.

En otra realizaci6n, puede emplearse un unico conjunto de circuiteria de S / H que incluye los S / H 1832, 1834, 1836 y 1838. Por consiguiente, los circuitos de S / H 1832, 1834, 1836 y 1838 reciben unos valores anal6gicos a partir del OAC 1820, y cada uno muestrea y retiene su valor recibido de acuerdo con los relojes independientes 1830A-O. Por ejemplo, el S / H 1832 se controla por el reloj 1830A, que puede no estar sincronizado con el reloj 18308 que controla el S / H 1834. Por ejemplo, el OAC 1820 emite las serales 1822, 1824, 1826 y 1828 con unos valores anal6gicos seleccionados de forma apropiada que se calculan mediante el m6dulo de funci6n de transferencia 1716 a los circuitos de S / H 1832, 1834, 1836 y 1838 con el fin de compensar las diferencias de tiempo entre los relojes 1830A-O.

Otros aspectos del amplificador de potencia vectorial 1800 se corresponden de forma sustancial con aquellos que se han descrito en lo que antecede con respecto al amplificador de potencia vectorial 1700.

La figura 18A es un diagrama de bloques que ilustra otra realizaci6n ejemplar 1800A de un amplificador de potencia vectorial de acuerdo con la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta. Los componentes opcionales se ilustran con unas lineas discontinuas, a pesar de que, en otras realizaciones, mas o menos componentes pueden ser opcionales. La realizaci6n 1800A es una implementaci6n de Multiples Entradas y de una �nica Salida (MISO) de la realizaci6n 1800 de la figura 18.

En la realizaci6n de la figura 18A, las serales de envolvente constante 1754 y 1756, que se emiten a partir de los moduladores vectoriales 1750 y 1752, se introducen en el PA de MISO 1860. El PA de MISO 1860 es un amplificador de potencia de dos entradas y de una unica salida. En una realizaci6n, el PA de MISO 1860 incluye los elementos 1744, 1746, 1760, 1762 y 1772 tal como se muestra en la realizaci6n de la figura 18, o equivalentes funcionales de los mismos. En otra realizaci6n, el PA de MISO 1860 puede incluir otros elementos, tal como circuitos de pre-excitaci6n, que no se muestran en la realizaci6n de la figura 17. Ademas, el PA de MISO 1860 no se limita a ser un PA de dos entradas tal como se muestra en la figura 18A. En otras realizaciones, tal como se describira adicionalmente en lo sucesivo con referencia a las figuras 51A-H, el PA 1860 puede tener cualquier numero de entradas.

La realizaci6n de la figura 18A ilustra ademas dos arquitecturas de muestreo y retenci6n diferentes con un unico o dos niveles de circuiteria de S / H, tal como se muestra. Las dos implementaciones se han descrito en lo que antecede con respecto a la figura 18.

Otros aspectos del amplificador de potencia vectorial 1800A son sustancialmente equivalentes a aquellos que se han descrito en lo que antecede con respecto a los amplificadores de potencia vectorial 1700 y 1800.

3.4) �a�ncinnes�de �Toansfeoencia�de �earns den ��de �aa Mnd�ladno �Vecrnoial

En algunas de las realizaciones que se han descrito en lo que antecede, unas funciones de transferencia de datos de I y de Q se proporcionan para transformar los datos de I y de Q recibidos en unas entradas de informaci6n de amplitud para las fases subsiguientes de amplificaci6n y de modulaci6n vectorial. Por ejemplo, en la realizaci6n de la figura 17, el m6dulo de funci6n de transferencia de datos de I y de Q 1716 procesa la seral de informaci6n de I y de Q 1710 para generar las serales de informaci6n de amplitud de cuadratura y en fase 1720, 1722, 1724 y 1726 de unas constituyentes de envolvente constante primera y segunda 1754 y 1756 de la seral r(t). Oe manera subsiguiente, los moduladores vectoriales 1750 y 1752 utilizan las serales de informaci6n de amplitud generadas 1720, 1722, 1724 y 1726 para crear las serales de constituyente de envolvente constante primera y segunda 1754 y 1756. Otros ejemplos incluyen los m6dulos 710, 712 y 1216 en las figuras 7, 8, 12 y 13. Estos m6dulos implementan unas funciones de transferencia para transformar los datos de I y / o de Q en unas entradas de informaci6n de amplitud para las fases subsiguientes de amplificaci6n y de modulaci6n vectorial.

Oe acuerdo con la presente invenci6n, los m6dulos de funci6n de transferencia de datos de I y de Q pueden implementarse usando circuiteria digital, circuiteria anal6gica, soporte l6gico, soporte l6gico inalterable o cualquier combinaci6n de los mismos.

Oiversos factores afectan a la implementaci6n real de una funci6n de transferencia de acuerdo con la presente invenci6n, y varian de realizaci6n a realizaci6n. En un aspecto, la realizaci6n de VPA seleccionada regula la salida de informaci6n de amplitud de la funci6n de transferencia y el m6dulo asociado. Es evidente, por ejemplo, que el m6dulo de funci6n de transferencia de datos de I y de Q 1216 de la realizaci6n de VPA de 2 Ramas CPCP 1200 difiere, en cuanto a la salida, del m6dulo de funci6n de transferencia de datos de I y de Q 1716 de la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta 1700.

En otro aspecto, la complejidad de la funci6n de transferencia varia de acuerdo con el esquema o esquemas de modulaci6n deseados que es necesario que sean soportados por la implementaci6n de VPA. Por ejemplo, el reloj de muestreo, la tasa de muestreo de OAC y la resoluci6n de OAC se seleccionan de acuerdo con la funci6n de transferencia apropiada para construir la forma o formas de onda de salida deseadas.

Oe acuerdo con la presente invenci6n, las realizaciones de la funci6n de transferencia pueden diserarse para soportar una o mas realizaciones de VPA con la capacidad de conmutar entre las realizaciones soportadas segun se desee. Ademas, las realizaciones de la funci6n de transferencia y los m6dulos asociados pueden diserarse para facilitar una pluralidad de esquemas de modulaci6n. Un experto en la materia apreciara, por ejemplo, que las realizaciones de la presente invenci6n pueden diserarse para soportar una pluralidad de esquemas de modulaci6n (de forma individual o en combinaci6n) incluyendo, pero sin limitarse a, 8PSK, QPSK, OQPSK, OPSK, COMA, WCOMA, W-COMA, GSM, EOGE, MPSK, MQAM, MSK, CPSK, PM, FM, OFOM, y serales multi-tono. En una realizaci6n, el esquema o esquemas de modulaci6n pueden ser configurables y / o programables a traves del m6dulo de funci6n de transferencia.

3.4.1) Funci6n de Transferencia de VPA de 4 Ramas Cartesiana

La figura 19 es un diagrama de flujo de proceso 1900 que ilustra una realizaci6n de una funci6n de transferencia de I y de Q a modo de ejemplo de acuerdo con la realizaci6n de VPA de 4 Ramas Cartesiana. El procedimiento comienza en la etapa 1910, que incluye recibir una componente de datos en fase y una componente de datos de cuadratura. En la realizaci6n de VPA de 4 Ramas Cartesiana de la figura 7A, por ejemplo, esto se ilustra mediante el m6dulo de funci6n de transferencia de datos de I 710 que recibe la seral de informaci6n de I 702, y el m6dulo de funci6n de transferencia de datos de Q 712 que recibe la seral de informaci6n de Q 704. Se hace notar que, en la realizaci6n de la figura 7A, los m6dulos de funci6n de transferencia de datos de I y de Q 710 y 712 se ilustran como unos componentes independientes. En la implementaci6n, no obstante, los m6dulos de funci6n de transferencia de datos de I y de Q 710 y 712 pueden ser independientes o combinarse en un unico m6dulo.

La etapa 1920 incluye el calculo de un angulo de desplazamiento de fase entre las constituyentes de envolvente sustancialmente igual y constante primera y segunda de la componente de I. En paralelo, la etapa 1920 tambien incluye el calculo de un angulo de desplazamiento de fase entre las constituyentes de envolvente sustancialmente igual y constante primera y segunda de la componente de Q. Tal como se ha descrito en lo que antecede, las constituyentes de envolvente constante primera y segunda de las componentes de I se desplazan en fase de forma apropiada en relaci6n con la componente de I. Oe forma similar, las constituyentes de envolvente constante primera y segunda de las componentes de Q se desplazan en fase de forma apropiada en relaci6n con la componente de Q. En la realizaci6n de la figura 7A, por ejemplo, la etapa 1920 se realiza por los m6dulos de funci6n de transferencia de datos de I y de Q 710 y 712.

La etapa 1930 incluye el calculo de la informaci6n de amplitud de cuadratura y en fase asociada con las constituyentes de envolvente constante primera y segunda de la componente de I. En paralelo, la etapa 1930 incluye el calculo de la informaci6n de amplitud de cuadratura y en fase asociada con las constituyentes de envolvente constante primera y segunda de la componente de Q. En la realizaci6n de la figura 7A, por ejemplo, la etapa 1930 se realiza por los m6dulos de funci6n de transferencia de datos de I y de Q 710 y 712.

La etapa 1940 incluye emitir la informaci6n de amplitud calculada a una fase de modulaci6n vectorial subsiguiente. En la realizaci6n de la figura 7A, por ejemplo, los m6dulos de funci6n de transferencia de I y de Q 710 y 712 emiten las serales de informaci6n de amplitud 722, 724, 726 y 728 a los moduladores vectoriales 760, 762, 764 y 766 a traves de los OAC 730, 732, 734 y 736.

La figura 20 es un diagrama de bloques que ilustra una realizaci6n ejemplar 2000 de un m6dulo de funci6n de transferencia, tal como los m6dulos de funci6n de transferencia 710 y 712 de la figura 7A, que implementa el diagrama de flujo de proceso 1900. En el ejemplo de la figura 20, el m6dulo de funci6n de transferencia 2000 recibe las serales de datos de I y de Q 2010 y 2012. En una realizaci6n, las serales de datos de I y de Q 2010 y 2012 representan las componentes de datos de I y de Q de una seral de banda de base, tal como las serales 702 y 704 en la figura 7A.

Haciendo referencia a la figura 20, en una realizaci6n, el m6dulo de funci6n de transferencia 2000 muestrea las serales de datos de I y de Q 2010 y 2012 de acuerdo con un reloj de muestreo 2014. Las serales de datos de I y de Q muestreadas se reciben mediante los componentes 2020 y 2022, respectivamente, del m6dulo de funci6n de transferencia 2000. Los componentes 2020 y 2022 miden, respectivamente, las magnitudes de las serales de datos de I y de Q muestreadas. En una realizaci6n, los componentes 2020 y 2022 son unos detectores de magnitud.

Los componentes 2020 y 2022 emiten la informaci6n de magnitud de I y de Q medida a los componentes 2030 y 2032, respectivamente, del m6dulo de funci6n de transferencia 2000. En una realizaci6n, la informaci6n de magnitud de I y de Q medida se encuentra en forma de serales digitales. En base a la informaci6n de magnitud de I, el componente 2030 calcula un angulo de desplazamiento de fase lt;, entre unas constituyentes de envolvente igual y constante o sustancialmente igual y constante primera y segunda de la seral de I muestreada. Oe forma similar, en base a la informaci6n de magnitud de Q, el componente 2032 calcula el angulo de desplazamiento de fase lt;o entre unas constituyentes de envolvente igual y constante o sustancialmente igual y constante primera y segunda de la seral de Q muestreada. Este funcionamiento se describira adicionalmente a continuaci6n.

En la realizaci6n de la figura 20, lt;, y lt;o se ilustran como las funciones f(I l) y f(I I) de las serales de magnitud de I

y de Q. En las realizaciones, las funciones f(I I)y f(I I) se ajustan de acuerdo con las magnitudes relativas de las

serales I y Q de banda de base respectivamente. Oe acuerdo con las realizaciones de la presente invenci6n, f(I I) y

f(I I) se describiran adicionalmente en lo sucesivo en la secci6n 3.4.4.

Haciendo referencia a la figura 20, los componentes 2030 y 2032 emiten la informaci6n de desplazamiento de fase calculada a los componentes 2040 y 2042, respectivamente. En base al angulo de desplazamiento de fase lt;,, el componente 2040 calcula la informaci6n de amplitud de cuadratura y en fase de las constituyentes de envolvente constante primera y segunda de la seral de I muestreada. Oe forma similar, en base al angulo de desplazamiento de fase lt;o, el componente 2042 calcula la informaci6n de amplitud de cuadratura y en fase de las constituyentes de envolvente constante primera y segunda de la seral de Q muestreada. Oebido a la simetria, en las realizaciones de la invenci6n, se requiere calculo solo para 4 valores. En el ejemplo de la figura 20, los valores se ilustran como sgn(I) x IUx, IUy, QUx, y sgn(Q) x QUy, tal como se provee en la figura 5.

Los componentes 2040 y 2042 emiten la informaci6n de amplitud calculada a las fases subsiguientes del amplificador de potencia vectorial. En las realizaciones, cada uno de los cuatro valores calculados se emite por separado a un convertidor de digital a anal6gico. Tal como se muestra en la realizaci6n de la figura 7A por ejemplo, las serales 722, 724, 726 y 728 se emiten por separado a los OAC 730, 732, 734 y 736, respectivamente. En otras realizaciones, las serales 722, 724, 726 y 728 se emiten a un OAC unico tal como se muestra en las figuras 800A y 8008.

3.4.2) Funci6n de Transferencia de VPA de 2 Ramas CPCP

La figura 21 es un diagrama de flujo de proceso 2100 que ilustra una realizaci6n de una funci6n de transferencia de I y de Q a modo de ejemplo de acuerdo con la realizaci6n de VPA de 2 Ramas CPCP. El procedimiento comienza en la etapa 2110, que incluye recibir unas componentes de datos en fase (I) y de cuadratura (Q) de una seral de banda de base. En la realizaci6n de VPA de 2 Ramas CPCP de la figura 12, por ejemplo, esto se ilustra mediante el m6dulo de funci6n de transferencia de datos de I y de Q 1216 que recibe la seral de informaci6n de I y de Q 1210.

La etapa 2120 incluye la determinaci6n de las magnitudes III y IQI de las componentes de datos de I y de Q recibidas.

La etapa 2130 incluye el calculo de una magnitud IRI de la seral de banda de base en base a las magnitudes de III y de IQI medidas. Enunarealizaci6n, IRI es tal que IRI2 = III2 + IQI2. Enlarealizaci6n dela figura12, por ejemplo, las etapas 2120 y 2130 se realizan por el m6dulo de funci6n de transferencia de datos de I y de Q 1216 en base a la seral de informaci6n 1210 recibida.

La etapa2140 incluye lanormalizaci6n delas magnitudesde IIIyde IQI medidas.En una realizaci6n,III yIQI se normalizan para generar unas serales de Ifase reloj y de Qfase reloj (tal como se muestra en la figura 10) de tal modo queIIfase relojI2 + IQfase relojI2 = constante. En la realizaci6n de lafigura 12, por ejemplo, la etapa 2140 se realiza por el m6dulo de funci6n de transferencia de datos de I y de Q 1216 en base a la seral de informaci6n 1210 recibida.

La etapa 2150 incluye el calculo de la informaci6n de amplitud de cuadratura y en fase asociada con unas constituyentes de envolvente constante primera y segunda. En la realizaci6n de la figura 12, por ejemplo, la etapa 2150 se realiza por el m6dulo de funci6n de transferencia de datos de I y de Q 1216 en base a la magnitud de envolvente IRI.

La etapa 2160 incluye emitir la Ifase reloj y la Qfase reloj generadas (a partir de la etapa 2140) y la informaci6n de amplitud calculada (a partir de la etapa 2150) a los moduladores vectoriales apropiados. En la realizaci6n de la figura 12, por ejemplo, el m6dulo de funci6n de transferencia de datos de I y de Q 1216 emite las serales de informaci6n 1220, 1222, 1224 y 1226 a los moduladores vectoriales 1238, 1260 y 1262 a traves de los OAC 1230, 1232, 1234 y 1236.

La figura 22 es un diagrama de bloques que ilustra una realizaci6n ejemplar 2200 de un m6dulo de funci6n de transferencia (tal como el m6dulo 1216 de la figura 12) que implementa el diagrama de flujo de proceso 2100. En el ejemplo de la figura 22, el m6dulo de funci6n de transferencia 2200 recibe la seral de datos de I y de Q 2210. En una realizaci6n, la seral de datos de I y de Q 2210 incluye las componentes de I y de Q de una seral de banda de base, tal como la seral 1210 en la realizaci6n de la figura 12, por ejemplo.

En una realizaci6n, el m6dulo de funci6n de transferencia 2200 muestrea la seral de datos de I y de Q 2210 de acuerdo con un reloj de muestreo 2212. Las serales de datos de I y de Q muestreadas se reciben mediante el

componente 2220 del m6dulo de funci6n de transferencia 2200. El componente 2220 mide las magnitudes I I y I I de las serales de datos de I y de Q muestreadas.

En base a las magnitudes de I I y de I I medidas, el componente 2230 calcula la magnitud IRI de la seral de

I2banda de base. En una realizaci6n, I I es tal que I I2 =.

En paralelo, el componente 2240 normaliza las magnitudes de I I y de I I medidas. En una realizaci6n, I I y I I se normalizan para generar las serales de Ifase reloj y de Qfase reloj de tal modo que IIfase relojI2 + IQfase relojI2 = constante, en la que IIfase relojI y IQfase relojI representan las magnitudes normalizadas de I I y

I I. Tipicamente, dado que la constante tiene un valor A, ambas de las magnitudes I I y I I medidas se dividen por

la cantidad

El componente 2250 recibe la magnitud I I calculada a partir del componente 2230, y en base a la misma calcula un angulo de desplazamiento de fase lt; entre unas constituyentes de envolvente constante primera y segunda. Usando el angulo de desplazamiento de fase calculado lt;, el componente 2050 calcula a continuaci6n la informaci6n de amplitud de cuadratura y en fase asociada con las constituyentes de envolvente constante primera y segunda.

En la realizaci6n de la figura 22, el angulo de desplazamiento de fase lt; se ilustra como una funci6n f(I I) de la

magnitud I I calculada.

Haciendo referencia a la figura 22, los componentes 2240 y 2250 emiten la informaci6n de magnitud de IIfase relojI y de IQfase relojI normalizada y la informaci6n de amplitud calculada a los OAC para su introducci6n en los moduladores vectoriales apropiados. En las realizaciones, los valores de salida se emiten por separado a unos convertidores de digital a anal6gico. Tal como se muestra en la realizaci6n de la figura 12, por ejemplo, las serales 1220, 1222, 1224 y 1226 se emiten por separado a los OAC 1230, 1232, 1234 y 1236, respectivamente. En otras realizaciones, las serales 1220, 1222, 1224 y 1226 se emiten a un OAC unico tal como se muestra en las figuras 13 y 13A.

3.4.3) Funci6n de Transferencia de 2 Ramas Cartesiana Oirecta

La figura 23 es un diagrama de flujo de proceso 2300 que ilustra una realizaci6n de una funci6n de transferencia de I y de Q a modo de ejemplo de acuerdo con la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta. El procedimiento comienza en la etapa 2310, que incluye recibir unas componentes de datos en fase (I) y de cuadratura (Q) de una seral de banda de base. En la realizaci6n de VPA de 2 Ramas Cartesiana Oirecta de la figura 17, por ejemplo, esto se ilustra mediante el m6dulo de funci6n de transferencia de datos de I y de Q 1716 que recibe la seral de informaci6n de I y de Q 1710.

La etapa 2320 incluye la determinaci6n de las magnitudes III y IQI de las componentes de datos de I y de Q recibidas.

La etapa 2330 incluye el calculo de una magnitud IRI de la seral de banda de base en base a las magnitudes de III y de IQI medidas. En una realizaci6n, IRI es tal que IRI2 = III2 + IQI2. En la realizaci6n de la figura 17, por ejemplo, las etapas 2320 y 2330 se realizan por el m6dulo de funci6n de transferencia de datos de I y de Q 1716 en base a la seral de informaci6n 1710 recibida.

La etapa 2340 incluye el calculo de un angulo de desplazamiento de fase 8 de la seral de banda de base en base a

las magnitudes de III y de IQI medidas. En una realizaci6n, 8 es tal que , y en la que el signo de I y

Q determinan el cuadrante de 8. En la realizaci6n de la figura 17, por ejemplo, la etapa 2340 se realiza por el m6dulo de funci6n de transferencia de datos de I y de Q 1216 en base a las componentes de datos de I y de Q recibidos en la seral de informaci6n 1210.

La etapa 2350 incluye el calculo de la informaci6n de amplitud de cuadratura y en fase asociada con unas constituyentes de envolvente constante primera y segunda de la seral de banda de base. En la realizaci6n de la figura 17, por ejemplo, la etapa 2350 se realiza por el m6dulo de funci6n de transferencia de datos de I y de Q 1716 en base a la magnitud IRI anteriormente calculada y el angulo de desplazamiento de fase 8.

La etapa 2360 incluye emitir la informaci6n de amplitud calculada a los OAC para su introducci6n en los moduladores vectoriales apropiados. En la realizaci6n de la figura 17, por ejemplo, el m6dulo de funci6n de transferencia de datos de I y de Q 1716 emite las serales de informaci6n 1720, 1722, 1724 y 1726 a los moduladores vectoriales 1750 y 1752 a traves de los OAC 1730, 1732, 1734 y 1736. En otras realizaciones, las serales 1720, 1722, 1724 y 1726 se emiten a un OAC unico tal como se muestra en las figuras 18 y 18A.

La figura 24 es un diagrama de bloques que ilustra una realizaci6n ejemplar 2400 de un m6dulo de funci6n de transferencia que implementa el diagrama de flujo de proceso 2300. En el ejemplo de la figura 24, el m6dulo de funci6n de transferencia 2400 (tal como el m6dulo de funci6n de transferencia 1716) recibe la seral de datos de I y de Q 2410, tal como la seral 1710 en la figura 17. En una realizaci6n, la seral de datos de I y de Q 2410 incluye las componentes de datos de I y de Q de una seral de banda de base.

En una realizaci6n, el m6dulo de funci6n de transferencia 2400 muestrea la seral de datos de I y de Q 2410 de acuerdo con un reloj de muestreo 2412. Las serales de datos de I y de Q muestreadas se reciben mediante el

componente 2420 del m6dulo de funci6n de transferencia 2200. El componente 2420 mide las magnitudes I I y I I de las serales de datos de I y de Q muestreadas.

En base a las magnitudes de I I y de I I medidas, el componente 2430 calcula la magnitud I I. En una realizaci6n,

I I es tal que I I2 = I I2 + I I2.

En paralelo, el componente 2240 calcula el angulo de desplazamiento de fase 8 de la seral de banda de base. En

una realizaci6n, 8 es tal que , en la que el signo de I y Q determinan el cuadrante de 8.

El componente 2450 recibe la magnitud I I calculada a partir del componente 2430, y en base a esta calcula un angulo de desplazamiento de fase lt; entre las serales de constituyente de envolvente constante primera y segunda.

En la realizaci6n de la figura 24, el angulo de desplazamiento de fase lt; se ilustra como una funci6n f 3I I) de la

magnitud I I calculada. Esto se describe adicionalmente en la secci6n 3.4.4.

En paralelo, el componente 2450 recibe el angulo de desplazamiento de fase calculado 8 a partir del componente 2440. Como funciones de lt; y 8, el componente 2450 calcula a continuaci6n la informaci6n de amplitud de cuadratura y en fase para las entradas de modulador vectorial que generan las constituyentes de envolvente constante primera y segunda. En una realizaci6n, la informaci6n de amplitud de cuadratura y en fase que se suministra a los moduladores vectoriales es conforme a las ecuaciones que se proporcionan en (18).

El componente 2450 emite la informaci6n de amplitud calculada a las fases subsiguientes del amplificador de potencia vectorial. En las realizaciones, los valores de salida se emiten por separado a unos convertidores de digital a anal6gico. Tal como se muestra en la realizaci6n de la figura 17, por ejemplo, las serales 1720, 1722, 1724 y 1726 se emiten por separado a los OAC 1730, 1732, 1734 y 1736, respectivamente. En otras realizaciones, las serales 1720, 1722, 1724 y 1726 se emiten a un OAC unico tal como se muestra en las figuras 18 y 18A.

3.4.4) Magnitud para Transformada en Oesplazamiento de Fase

Las realizaciones de f(III), f(IQI) de la figura 20 y F(IRI) de las figuras 22 y 24 se describiran adicionalmente a continuaci6n.

Oe acuerdo con la presente invenci6n, cualquier forma de onda peri6dica que pueda representarse mediante una serie de Fourier y una transformada de Fourier pueden descomponerse en dos o mas serales de envolvente constante.

En lo sucesivo se proporcionan dos ejemplos para las formas de onda sinusoidal y cuadrada.

3.4.4.1) Magnitud para Transformada en Oesplazamiento de Fase para Serales Sinusoidales:

Considerese una seral sinusoidal de envolvente compleja variable en el tiempo r(t). En el dominio del tiempo, esta puede representarse como:

en la que R(t) representa la envolvente de la magnitud de la seral en el instante t, 8(t) representa el angulo de desplazamiento de fase de la seral en el instante t, y w representa la frecuencia de la seral en radianes por segundo.

Puede verificarse que, en cualquier instante de tiempo t, la seral r(t) puede obtenerse mediante la suma de dos serales de envolvente igual y constante o sustancialmente igual y constante desplazadas en fase de la forma apropiada. Oicho de otra forma, puede mostrarse que:

para un angulo de desplazamiento de fase lt;(t) elegido de forma apropiada entre las dos serales de envolvente constante. El angulo de desplazamiento de fase lt; (t) se calculara como una funci6n de R(t) en la descripci6n posterior. Esto es equivalente a la transformada de magnitud en desplazamiento de fase para las serales sinusoidales.

Usando una identidad trigonometrica sinusoidal, la ecuaci6n (21) puede volver a escribirse como:

Observese, a partir de la ecuaci6n (22), que la seral r(t) se escribe como una suma de una componente en fase y una componente de cuadratura. Por consiguiente, la magnitud de envolvente R(t) puede escribirse como:

La ecuaci6n (23) relaciona la magnitud de envolvente R(t) de la seral r(t) con el angulo de desplazamiento de fase lt;(t) entre dos constituyentes de envolvente constante de la seral r(t). Las constituyentes de envolvente constante tienen una magnitud de envolvente igual o sustancialmente igual A, que se normalizan tipicamente a 1.

A la inversa, a partir de la ecuaci6n (23), el angulo de desplazamiento de fase lt;(t) puede escribirse como una funci6n de R(t) tal como sigue:

La ecuaci6n (24) representa la transformada de magnitud en desplazamiento de fase para el caso de las serales sinusoidales, y se ilustra en la figura 26.

3.4.4.2) Magnitud para Transformada en Oesplazamiento de Fase para Serales de Onda Cuadrada:

La figura 28 ilustra una combinaci6n de dos serales de onda cuadrada de envolvente constante de acuerdo con las realizaciones de la presente invenci6n. En la figura 28, las serales 2810 y 2820 son unas serales de envolvente constante que tienen un periodo T, un coeficiente de servicio yT (0 lt; y lt; 1), y unas magnitudes de envolvente A1 y A2, respectivamente.

La seral 2830 resulta de las serales de combinaci6n 2810 y 2820. Oe acuerdo con las realizaciones de la presente invenci6n, la seral 2830 tendra una magnitud igual o sustancialmente igual al producto de las serales 2810 y 2820. Oicho de otra forma, la seral 2830 tendra una magnitud de cero siempre que cualquiera de las serales 2810 o 2820 tenga una magnitud de cero, y una magnitud distinta de cero cuando ambas serales 2810 y 2820 tengan unas magnitudes distintas de cero.

Ademas, la seral 2830 representa una seral modulada por anchura de impulsos. Oicho de otra forma, la magnitud de envolvente de la seral 2830 se determina de acuerdo con la anchura de impulsos de la seral 2830 a traves de un periodo de la seral. Oe forma mas especifica, la magnitud de envolvente de la seral 2830 es igual o sustancialmente igual al area por debajo de la curva de la seral 2830.

Haciendo referencia a la figura 28, las serales 2810 y 2820 se muestran desplazadas en el tiempo una en relaci6n con otra mediante un desplazamiento de tiempo t'. Oe forma equivalente, las serales 2810 y 2820 se desplazan en

fase una en relaci6n con otra un angulo de desplazamiento de fase radianes.

Haciendo de nuevo referencia a la figura 28, observese que la magnitud de envolvente R de la seral 2830, en la figura 28, esta dada por:

Por consiguiente, puede deducirse que lt; esta relacionado con R de acuerdo con:

Observese, a partir de la ecuaci6n (26), que R se encuentra en un maximo de yA1A2 cuando lt; = 0. Oicho de otra forma, la magnitud de envolvente se encuentra en un maximo cuando las dos serales de envolvente constante se 15 encuentran en fase una con otra.

En las implementaciones tipicas, las serales 2810 y 2820 se normalizan y tienen una magnitud de envolvente igual

o sustancialmente igual de 1. Ademas, las serales 2810 y 2820 tipicamente tienen un coeficiente de servicio de 0,5. Por consiguiente, la ecuaci6n (28) se reduce a:

20 La ecuaci6n (27) ilustra la transformada de magnitud en desplazamiento de fase para el caso de serales de onda cuadrada de magnitud de envolvente normalizada e igual o sustancialmente igual. La ecuaci6n (27) se ilustra en la figura 26.

3.4.5) Compensaci6n de Oistorsi6n de Forma de Onda

En determinadas realizaciones, las transformadas de magnitud en desplazamiento de fase pueden no

25 implementarse exactamente tal como se calculan en la teoria o en la practica. Oe hecho, pueden existir diversos factores que requieren el ajuste o la sintonizaci6n de la transformada calculada para un funcionamiento 6ptimo. La compensaci6n de distorsi6n de forma de onda es un factor que puede requerir el ajuste o la sintonizaci6n de la transformada de magnitud en desplazamiento de fase. La compensaci6n de distorsi6n de forma de onda se describe a continuaci6n en lo sucesivo.

30 En la practica, diversos factores pueden dar lugar a una distorsi6n de forma de onda de las constituyentes de envolvente constante de una seral de salida deseada r(t). Ademas, se espera que una distorsi6n de forma de onda en las constituyentes se traduzca en una distorsi6n de forma de onda en la seral de salida deseada cuando las constituyentes se combinan. La figura 25 ilustra el efecto de una distorsi6n de forma de onda sobre una seral

usando una representaci6n de seral fasorial. En la figura 25,

representa una representaci6n fasorial de una seral 35 deseada r(t). En realidad, una distorsi6n de forma de onda puede dar lugar a que la representaci6n fasorial real de

r(t) caiga en cualquier parte dentro de una magnitud de vector de error maxima con respecto a . En el ejemplo de

la figura 25, esto se ilustra usando un circulo centrado en y que tiene un radio igual o sustancialmente igual a la

magnitud de vector de error maxima. Los fasores 1 y

2 representan unos ejemplos de representaciones fasoriales reales de la seral deseada r(t).

40 Oe acuerdo con las realizaciones de la presente invenci6n, puede estimarse la distorsi6n de forma de onda esperada para una seral de salida deseada. En algunas realizaciones, la distorsi6n de forma de onda esperada se compensa en la fase de modulaci6n vectorial del amplificador de potencia. En otras realizaciones, la distorsi6n de forma de onda esperada se compensa en la fase de funci6n de transferencia del amplificador de potencia.

En el enfoque anterior, la compensaci6n se consigue mediante la aplicaci6n de una sintonizaci6n de magnitud y de desplazamiento de fase apropiada en las salidas de fase de modulaci6n vectorial. Por consiguiente, la distorsi6n de forma de onda se elimina mediante la formaci6n de onda de las serales de constituyente de la seral de salida deseada.

En el ultimo enfoque, la funci6n de transferencia se disera para tener en cuenta y cancelar, o por lo menos reducir, los efectos de la distorsi6n de forma de onda esperada. Tal como puede entenderse a partir de la descripci6n anterior de las funciones de transferencia, la compensaci6n de distorsi6n de forma de onda puede introducirse en diferentes posiciones dentro de una fase de funci6n de transferencia. En algunas realizaciones, la compensaci6n se aplica en la fase de salida de la funci6n de transferencia. Por ejemplo, haciendo referencia a la figura 17, las salidas de m6dulo de funci6n de transferencia 1720, 1722, 1274 y 1726 pueden sintonizarse antes de introducirse en los OAC 1730, 1732, 1734 y 1736. En otras realizaciones, la compensaci6n se aplica en la fase de transformada de magnitud en desplazamiento de fase de la funci6n de transferencia. Haciendo referencia a la figura 24, por ejemplo, la transformada de magnitud en desplazamiento de fase lt; = f(IRI) puede ajustarse de forma apropiada para compensar la distorsi6n de forma de onda esperada.

3.5) �aase�de �salida

Un aspecto de las realizaciones de la presente invenci6n se encuentra en la suma de unas serales de constituyente en la fase de salida de un amplificador de potencia vectorial (VPA). Esto se muestra, por ejemplo, en la figura 7 en la que las salidas de los PA 770, 772, 774 y 776 se suman. Esto se muestra de forma similar en las figuras 8, 12, 13, 17 y 18, por ejemplo. Varias realizaciones para combinar las salidas de los VPA se describen en el presente documento. A pesar de que lo sucesivo se describe en el contexto de los VPA, deberia entenderse que las siguientes enseranzas se aplican, en general, al acoplamiento o la suma de las salidas de cualquier dispositivo activo en cualquier aplicaci6n.

La figura 29 ilustra una realizaci6n de fase de salida de amplificador de potencia vectorial 2900 de acuerdo con una realizaci6n de la presente invenci6n. La fase de salida 2900 incluye una pluralidad de serales de modulador vectorial 2910-{1, ..., n} que se introducen en una pluralidad de amplificadores de potencia (PA) 2920-{1, ..., n} correspondientes. Tal como se ha descrito en lo que antecede, las serales 2910-{1, ..., n} representan unas serales de constituyente de una seral de salida deseada del amplificador de potencia vectorial.

En el ejemplo de la figura 29, los PA 2910-{1, ..., n} amplifican por igual o amplifican sustancialmente por igual las serales de entrada 2910-{1, ..., n} para generar las serales de salida amplificadas 2930-{1, ..., n}. Las serales de salida amplificadas 2930-{1, ..., n} se acoplan entre si directamente en el nodo de suma 2940. Oe acuerdo con la presente realizaci6n a modo de ejemplo de la presente invenci6n, el nodo de suma 2940 no incluye elemento de acoplamiento o de aislamiento alguno, tal como un circuito combinador de potencia, por ejemplo. En la realizaci6n de la figura 29, el nodo de suma 2940 es un hilo conductor de impedancia cero (o de impedancia casi cero). Por consiguiente, a diferencia de los sistemas convencionales que emplean elementos de combinaci6n, la combinaci6n de las serales de salida de acuerdo con la presente realizaci6n de la presente invenci6n incurre en una perdida de potencia minima.

En otro aspecto, las realizaciones de fase de salida de la presente invenci6n pueden implementarse usando unos amplificadores de potencia de multiples entradas y de una unica salida (MISO).

En otro aspecto, las realizaciones de fase de salida de la presente invenci6n pueden controlarse para aumentar la eficiencia energetica del amplificador mediante el control de la intensidad de fase de salida de acuerdo con el nivel de potencia de salida deseado.

En lo que sigue, varias realizaciones de fase de salida de acuerdo con las realizaciones de VPA de la presente invenci6n se proporcionan en la secci6n 3.5.1. En la secci6n 3.5.2, se presentan las realizaciones de funciones de conformaci6n de intensidad de fase de salida, para aumentar la eficiencia energetica de determinadas realizaciones de VPA de la presente invenci6n. La secci6n 3.5.3 describe unas realizaciones de funciones de tecnicas de protecci6n de fase de salida que pueden utilizarse para determinadas realizaciones de fase de salida de la presente invenci6n.

3.5.1) Realizaciones de fase de salida

La figura 30 es un diagrama de bloques que ilustra una realizaci6n de fase de salida de amplificador de potencia (PA) 3000 de acuerdo con una realizaci6n de la presente invenci6n. La realizaci6n de fase de salida 3000 incluye una pluralidad de ramas de PA 3005-{1, ..., n}. Las serales 3010-{1,.., n} que provienen de los moduladores vectoriales respectivos representan unas entradas para la fase de salida 3000. Oe acuerdo con la presente realizaci6n de la presente invenci6n, las serales 3010-{1, ..., n} representan unas serales de constituyente de envolvente igual y constante o sustancialmente igual y constante de una seral de salida deseada del amplificador de potencia.

Las ramas de PA 3005-{1, ..., n} aplican una amplificaci6n de potencia igual o sustancialmente igual a las serales 3010-{1, ..., n} respectivas. En una realizaci6n, el nivel de amplificaci6n de potencia a traves de las ramas de PA 3005-{1, ..., n} se ajusta de acuerdo con un requisito de nivel de potencia de la seral de salida deseada.

En la realizaci6n de la figura 30, cada una de las ramas de PA 3005-{1, ..., n} incluye un amplificador de potencia 3040-{1, ..., n}. En otras realizaciones, los circuitos de excitaci6n 3030-{1, ..., n} y los circuitos de pre-excitaci6n 3020-{1, ..., n}, tal como se ilustra en la figura 30, tambien pueden aradirse en una rama de PA antes del elemento de amplificador de potencia. En las realizaciones, los circuitos de excitaci6n y los circuitos de pre-excitaci6n se emplean siempre que un nivel de potencia de salida requerido no pueda conseguirse en una unica fase de amplificaci6n.

Para generar la seral de salida deseada, las salidas de las ramas de PA 3005-{1, ..., n} se acoplan directamente en el nodo de suma 3050. El nodo de suma 3050 proporciona poco o ningun aislamiento entre las salidas acopladas. Ademas, el nodo de suma 3050 representa un nodo de suma relativamente sin perdidas. Por consiguiente, se incurre en una perdida de potencia minima en la suma de las salidas de los PA 3040-{1,.., n}.

La seral de salida 3060 representa la seral de salida deseada de la fase de salida 3000. En la realizaci6n de la figura 30, la seral de salida 3060 se mide a traves de una impedancia de carga 3070.

La figura 31 es un diagrama de bloques que ilustra otra realizaci6n de fase de salida de amplificador de potencia (PA) 3100 de acuerdo con la presente invenci6n. Oe forma similar a la realizaci6n de la figura 30, la fase de salida 3100 incluye una pluralidad de ramas de PA 3105-{1, ..., n}. Cada una de las ramas de PA 3105-{1, ..., n} puede incluir multiples fases de amplificaci6n de potencia que se representan mediante un circuito de pre-excitaci6n 3020{1, ..., n}, un circuito de excitaci6n 3030-{1, ..., n} y el amplificador de potencia 3040-{1, ..., n}. La realizaci6n de fase de salida 3100 incluye ademas unas impedancias de polarizaci6n que estan acopladas en la salida de cada fase de amplificaci6n de potencia para proporcionar la polarizaci6n de esa fase. Por ejemplo, las impedancias de polarizaci6n 3125-{1, ..., n} y 3135-{1, ..., n}, respectivamente, acoplan las salidas de fase de circuito de preexcitaci6n y de circuito de excitaci6n con el suministro de potencia o los suministros de potencia de polarizaci6n independientes. Oe forma similar, la impedancia de polarizaci6n 3145 acopla las salidas de fase de PA con el suministro de potencia o un suministro de potencia de polarizaci6n independiente. Oe acuerdo con la presente realizaci6n de la presente invenci6n, las impedancias de polarizaci6n representan unos componentes opcionales que pueden afectar a la eficiencia pero no necesariamente al funcionamiento de la realizaci6n de fase de salida.

La figura 32 es un diagrama de bloques que ilustra otra realizaci6n de fase de salida de amplificador de potencia (PA) 3200 de acuerdo con la presente invenci6n. Oe forma similar a la realizaci6n de la figura 30, la fase de salida 3200 incluye una pluralidad de ramas de PA 3205-{1, ..., n}. Cada una de las ramas de PA 3205-{1, ..., n} puede incluir multiples fases de amplificaci6n de potencia que se representan mediante un circuito de pre-excitaci6n 3020{1, ..., n}, un circuito de excitaci6n 3030-{1, ..., n} y el amplificador de potencia 3040-{1, ..., n}. La realizaci6n de fase de salida 3200 tambien incluye unas impedancias de polarizaci6n que estan acopladas en la salida de cada fase de amplificaci6n de potencia para conseguir una polarizaci6n apropiada de esa fase. Ademas, la realizaci6n de fase de salida 3200 incluye las impedancias de adaptaci6n que estan acopladas en las salidas de cada fase de amplificaci6n de potencia para maximizar la transferencia de potencia a partir de esa fase. Por ejemplo, las impedancias de adaptaci6n 3210-{1, ..., n} y 3220-{1, ..., n} se acoplan, respectivamente, con las salidas de fase de circuito de preexcitaci6n y de circuito de excitaci6n. Oe forma similar, la impedancia de adaptaci6n 3240 se acopla en la salida de fase de PA. Observese que la impedancia de adaptaci6n 3240 se acopla con la fase de salida de PA subsiguiente al nodo de suma 3250.

En las realizaciones que se han descrito en lo que antecede de las figuras 30-32, las salidas de fase de PA se combinan mediante un acoplamiento directo en un nodo de suma. Por ejemplo, en la realizaci6n de la figura 30, las salidas de las ramas de PA 3005-{1, ..., n} se acoplan entre si en el nodo de suma 3050. El nodo de suma 3050 es un hilo conductor de impedancia casi cero que proporciona un aislamiento minimo entre las salidas acopladas. Un acoplamiento de fase de salida similar se muestra en las figuras 31 y 32. Se hace notar que, en determinadas realizaciones de la presente invenci6n, el acoplamiento de salida, tal como se muestra en las realizaciones de las figuras 30-32 o las realizaciones que se describen de manera subsiguiente en lo sucesivo, puede utilizar determinadas medidas de protecci6n de fase de salida. Estas medidas de protecci6n pueden implementarse en diferentes fases de la rama de PA. Ademas, el tipo de medidas de protecci6n necesario puede ser especifico de la implementaci6n de PA. Un analisis adicional de la protecci6n de fase de salida de acuerdo con una realizaci6n de la presente invenci6n se proporciona en la secci6n 3.5.3.

La figura 33 es un diagrama de bloques que ilustra otra realizaci6n de fase de salida de amplificador de potencia (PA) 3300 de acuerdo con la presente invenci6n. Oe forma similar a la realizaci6n de la figura 30, la fase de salida 3300 incluye una pluralidad de ramas de PA 3305-{1, ..., n}. Cada una de las ramas de PA 3305-{1, ..., n} puede incluir multiples fases de amplificaci6n de potencia que se representan mediante un circuito de pre-excitaci6n 3020{1, ..., n}, un circuito de excitaci6n 3030-{1, ..., n} y el amplificador de potencia 3040-{1, ..., n}. La realizaci6n de fase de salida 3300 tambien puede incluir las impedancias de polarizaci6n 3125-{1, ..., n}, 3135-{1, ..., n} y 3145 que estan acopladas en la salida de cada fase de amplificaci6n de potencia para conseguir una polarizaci6n apropiada de esa fase. Adicionalmente, la realizaci6n de fase de salida 3300 puede incluir las impedancias de adaptaci6n 3210-{1, ..., n}, 3220-{1, ..., n} y 3240 que estan acopladas en la salida de cada fase de amplificaci6n de potencia para maximizar la transferencia de potencia a partir de esa fase. Ademas, la realizaci6n de fase de salida 3300 recibe una seral de autopolarizaci6n 3310, a partir de un m6dulo de autopolarizaci6n 3340, que esta acoplado en la entrada de fase de PA de cada rama de PA 3305-{1, ..., n}. El m6dulo de autopolarizaci6n 3340 controla la polarizaci6n de los PA 3040-{1, ..., n}. En una realizaci6n, la seral de autopolarizaci6n 3340 controla la cantidad de flujo de intensidad a traves de la fase de PA de acuerdo con un nivel de potencia de salida, y una envolvente de seral, deseados de la forma de onda de salida. Una descripci6n adicional del funcionamiento de la seral de autopolarizaci6n y el m6dulo de autopolarizaci6n se proporciona en lo sucesivo en la secci6n 3.5.2.

La figura 34 es un diagrama de bloques que ilustra otra realizaci6n de fase de salida de amplificador de potencia (PA) 3400 de acuerdo con la presente invenci6n. Oe forma similar a la realizaci6n de la figura 30, la fase de salida 3400 incluye una pluralidad de ramas de PA 3405-{1, ..., n}. Cada una de las ramas de PA 3405-{1, ..., n} puede incluir multiples fases de amplificaci6n de potencia que se representan mediante un circuito de pre-excitaci6n 3020{1, ..., n}, un circuito de excitaci6n 3030-{1, ..., n} y el amplificador de potencia 3040-{1, ..., n}. La realizaci6n de fase de salida 3400 tambien puede incluir las impedancias de polarizaci6n 3125-{1, ..., n}, 3135-{1, ..., n} y 3145 que estan acopladas en la salida de cada fase de amplificaci6n de potencia para conseguir la polarizaci6n deseada de esa fase. Adicionalmente, la realizaci6n de fase de salida 3400 puede incluir las impedancias de adaptaci6n 3210{1, ..., n}, 3220-{1, ..., n} y 3240 que estan acopladas en la salida de cada fase de amplificaci6n de potencia para maximizar la transferencia de potencia a partir de esa fase. Ademas, la realizaci6n de fase de salida 3400 incluye una pluralidad de redes de circuito de control de arm6nicos 3410-{1, ..., n} que estan acopladas en la entrada de fase de PA de cada rama de PA {1, ..., n}. Las redes de circuito de control de arm6nicos 3410-{1, ..., n} pueden incluir una pluralidad de elementos de resistencia, capacitivos y / o inductivos y / o dispositivos activos que estan acopladas en serie o en paralelo. Oe acuerdo con una realizaci6n de la presente invenci6n, las redes de circuito de control de arm6nicos 3410-{1, ..., n} proporcionan unas funciones de control de arm6nicos para controlar el espectro de frecuencia de salida del amplificador de potencia. En una realizaci6n, las redes de circuito de control de arm6nicos 3410-{1, ..., n} se seleccionan de tal modo que la transferencia de energia al arm6nico fundamental en el espectro de salida sumado se aumenta mientras que el contenido en arm6nicos de la forma de onda de salida se disminuye. Una descripci6n adicional del control de arm6nicos de acuerdo con las realizaciones de la presente invenci6n se proporciona en lo sucesivo en la secci6n 3.6.

La figura 35 es un diagrama de bloques que ilustra otra realizaci6n de fase de salida de amplificador de potencia (PA) 3500 de acuerdo con la presente invenci6n. La realizaci6n de fase de salida 3500 representa un equivalente de salida diferencial de la realizaci6n de fase de salida 3200 de la figura 32. En la realizaci6n 3500, las salidas de fase de PA 3510-{1, ..., n} se combinan de forma sucesiva para dar como resultado dos serales agregadas. Las dos serales agregadas se combinan a continuaci6n a traves de una impedancia de carga, haciendo de ese modo que la salida del amplificador de potencia represente la diferencia entre las dos serales agregadas. Haciendo referencia a la figura 35, las serales agregadas 3510 y 3520 se acoplan a traves de la impedancia de carga 3530. La salida del amplificador de potencia se mide a traves de la impedancia de carga 3530 como la diferencia de tensi6n entre los nodos 3540 y 3550. Oe acuerdo con la realizaci6n 3500, la maxima salida del amplificador de potencia se obtiene cuando las dos serales agregadas se encuentran desfasadas 180 grados una en relaci6n con otra. A la inversa, la potencia de salida minima se obtiene cuando las dos serales agregadas se encuentran en fase una en relaci6n con otra.

La figura 36 es un diagrama de bloques que ilustra otra realizaci6n de fase de salida 3600 de acuerdo con la presente invenci6n. Oe forma similar a la realizaci6n de la figura 30, la fase de salida 3600 incluye una pluralidad de ramas de PA 3605-{1, ..., n}. Cada una de las ramas de PA {1, ..., n} puede incluir multiples fases de amplificaci6n de potencia que se representan mediante un circuito de pre-excitaci6n 3020-{1, ..., n}, un circuito de excitaci6n 3030-{1, ..., n}, y un amplificador de potencia (PA) 3620-{1, ..., n}.

Oe acuerdo con la realizaci6n 3600, los PA 3620-{1,.., n} incluyen unos amplificadores de potencia con conmutaci6n. En el ejemplo de la figura 36, los amplificadores de potencia 3620-{1, ..., n} incluyen los elementos de transistor de uni6n bipolar (8�T) npn Q1, ..., Qn. Los elementos de 8�T Q1, ..., Qn tienen unos nodos de colector comun. Haciendo referencia a la figura 36, los terminales de colector de los elementos de 8�T Q1, ..., Qn se acoplan entre si para proporcionar el nodo de suma 3640. Los terminales de emisor de los elementos de 8�T Q1, ..., Qn se acoplan con un nodo de masa, mientras que los terminales de base de los elementos de 8�T Q1, ..., Qn proporcionan unos terminales de entrada a la fase de PA.

La figura 37 es un ejemplo (en relaci6n con la figura 36) que ilustra una seral de salida de la fase de PA de la realizaci6n 3600 en respuesta a unas serales de entrada de onda cuadrada. Para facilidad de ilustraci6n, se considera una fase de PA de dos ramas. En el ejemplo de la figura 37, las serales de onda cuadrada 3730 y 3740 se introducen, respectivamente, en los elementos de 8�T 3710 y 3720. Observese que, cuando cualquiera de los elementos de 8�T 3710 o 3720 pasa a estado de conducci6n, el nodo de suma 3750 se cortocircuita a masa. Por consiguiente, cuando cualquiera de las serales de entrada 3730 o 3740 es alta, la seral de salida 3780 sera cero. Ademas, la seral de salida 3780 sera alta solo cuando ambas serales de entrada 3730 y 3740 sean cero. Oe acuerdo con esta disposici6n, la fase de PA 3700 realiza una modulaci6n por anchura de impulsos, mediante lo cual la magnitud de la seral de salida es una funci6n del angulo de desplazamiento de fase entre las serales de entrada.

Las realizaciones no se limitan a implementaciones de 8�T npn tal como se describe en el presente documento. Un experto en la materia apreciara, por ejemplo, que las realizaciones de la presente invenci6n pueden implementarse usando 8�T pnp, CMOS, NMOS, PMOS, u otro tipo de transistores. Ademas, las realizaciones pueden implementarse usando transistores de GaAs y / o de SiGe, siendo la velocidad de conmutaci6n de transistor un factor a tener en cuenta.

Haciendo referencia otra vez a la figura 36, se observa que mientras que cada uno de los PA 3620-{1, ..., n) se ilustra usando una unica notaci6n de 8�T, cada PA 3620-{1, ..., n} puede incluir una pluralidad de transistores acoplados en serie. En las realizaciones, el numero de transistores incluidos dentro de cada PA se ajusta de acuerdo con un nivel de potencia de salida maximo requerido del amplificador de potencia. En otras realizaciones, el numero de transistores en el PA es tal que los numeros de transistores en las fases de circuito de pre-excitaci6n, de circuito de excitaci6n y de PA se ajustan a una progresi6n geometrica.

La figura 38 ilustra una realizaci6n de PA ejemplar 3800 de acuerdo con una realizaci6n de la presente invenci6n. La realizaci6n de PA 3800 incluye un elemento de 8�T 3870, una red de LC 3860 y una impedancia de polarizaci6n 3850. El elemento de 8�T 3870 incluye una pluralidad de transistores 8�T Q1, ..., Q8 acoplados en serie. Tal como se ilustra en la figura 38, los transistores 8�T Q1, ..., Q8 se acoplan entre si en sus terminales de base, de colector y de emisor. El terminal de colector 3880 del elemento de 8�T 3870 proporciona un terminal de salida para el PA 3800. El terminal de emisor 3890 del elemento de 8�T 3870 puede acoplarse con el sustrato o con un terminal de emisor de una fase de amplificador precedente. Por ejemplo, el terminal de emisor 3890 se acopla con un terminal de emisor de una fase de circuito de excitaci6n precedente.

Haciendo referencia a la figura 38, la red de LC 3860 se acopla entre el terminal de entrada de PA 3810 y el terminal de entrada 3820 del elemento de 8�T 3870. La red de LC 3860 incluye una pluralidad de elementos capacitivos e inductivos. Oe forma opcional, una red de Circuito de Control de Arm6nicos 3830 tambien se acopla en el terminal de entrada 3820 del elemento de 8�T 3870. Tal como se ha descrito en lo que antecede, la red de HCC 3830 proporciona una funci6n de control de arm6nicos para controlar el espectro de frecuencia de salida del amplificador de potencia.

Haciendo de nuevo referencia a la figura 38, la impedancia de polarizaci6n 3850 acopla la seral Iref 3840 con el terminal de entrada 3820 del elemento de 8�T 3870. La seral Iref 3840 representa una seral de autopolarizaci6n que controla la polarizaci6n del elemento de 8�T 3870 de acuerdo con un nivel de potencia de salida, y unas caracteristicas de envolvente de seral, deseados.

Se hace notar que, en la realizaci6n de la figura 38, se ilustra que el elemento de 8�T 3870 incluye 8 transistores. Un experto en la materia puede apreciar, no obstante, que el elemento de 8�T 3870 puede incluir cualquier numero de transistores segun se requiera para conseguir el nivel de potencia de salida deseado del amplificador de potencia.

En otro aspecto, las realizaciones de fase de salida pueden implementarse usando unos amplificadores de potencia de multiples entradas y de una unica salida (MISO). La figura 51A es un diagrama de bloques que ilustra una realizaci6n de fase de salida de MISO ejemplar 5100A. La realizaci6n de fase de salida 5100A incluye una pluralidad de serales de modulador vectorial 5110-{1, ..., n} que se introducen en el amplificador de potencia (PA) de MISO 5120. Tal como se ha descrito en lo que antecede, las serales 5110-{1, ..., n} representan unas constituyentes de envolvente constante de la seral de salida 5130 del amplificador de potencia. El PA de MISO 5120 es un amplificador de potencia de multiples entradas y de una unica salida. El PA de MISO 5120 recibe y amplifica las serales 5110-{1, ..., n} proporcionando un proceso de amplificaci6n de multiples serales distribuido para generar la seral de salida 5130.

Se hace notar que las implementaciones de MISO, similares a aquella que se muestra en la figura 51A, pueden extenderse de forma similar a cualquiera de las realizaciones de fase de salida que se han descrito en lo que antecede. Oe forma mas especifica, cualquiera de las realizaciones de fase de salida de las figuras 29-37 puede implementarse usando un enfoque de MISO. Unas realizaciones de MISO adicionales se proporcionaran en lo sucesivo con referencia a las figuras 518-I. Se hace notar que cualquiera de las realizaciones que se han descrito en lo que antecede puede implementarse usando cualquiera de las realizaciones de MISO que se proporcionaran en lo sucesivo.

Haciendo referencia a la figura 51A, el PA de MISO 5120 puede tener cualquier numero de entradas segun se requiera por la descomposici6n de envolvente sustancialmente constante de la seral de entrada de envolvente compleja. Por ejemplo, en una descomposici6n bidimensional, puede usarse un amplificador de potencia de dos entradas. Oe acuerdo con las realizaciones de la presente invenci6n, se proporcionan bloques de construcci6n para crear los PA de MISO para cualquier numero de entradas. La figura 518 ilustra diversos bloques de construcci6n de MISO de acuerdo con una realizaci6n de la presente invenci6n. El PA de MISO 51108 representa un bloque de PA de dos entradas y de una unica salida. En una realizaci6n, el PA de MISO 51108 incluye dos ramas de PA. Las ramas de PA del PA de MISO 51108 pueden ser equivalentes a cualquier rama de PA que se ha descrito en lo que antecede con referencia a las figuras 29-37, por ejemplo. El PA de MISO 51208 representa un bloque de PA de tres entradas y de una unica salida. En una realizaci6n, el PA de MISO 51208 incluye tres ramas de PA. Las ramas de PA del PA de MISO 51208 pueden ser equivalentes a cualquier rama de PA que se han descrito en lo que antecede con referencia a las figuras 29-37, por ejemplo.

Haciendo de nuevo referencia a la figura 518, los PA de MISO 51108 y 51208 representan unos bloques de construcci6n basicos para cualquier amplificador de potencia de multiples entradas y de una unica salida de acuerdo con las realizaciones de la presente invenci6n. Por ejemplo, el PA de MISO 51308 es un PA de cuatro entradas y de una unica salida, que puede crearse mediante el acoplamiento entre si de las salidas de dos bloques de PA de dos entradas y de una unica salida, tal como el PA de MISO 51108, por ejemplo. Esto se ilustra en la figura 51C. Oe forma similar, puede verificarse que el PA de MISO 51408, un PA de n entradas y de una unica salida, puede crearse a partir de los bloques de construcci6n basicos 51108 y 51208.

La figura 51O ilustra varias realizaciones del bloque de construcci6n de PA de dos entradas y de una unica salida de acuerdo con las realizaciones de la presente invenci6n.

La realizaci6n 5110O representa una implementaci6n de npn del bloque de construcci6n de PA de dos entradas y de una unica salida. La realizaci6n 5110O incluye dos transistores npn que estan acoplados entre si usando un nodo de colector comun, que proporciona la salida del PA. Una impedancia de polarizaci6n (que no se muestra) puede acoplarse entre el nodo de colector comun y un nodo de suministro (que no se muestra).

La realizaci6n 5130O representa un equivalente de pnp de la realizaci6n 5110O. La realizaci6n 5130O incluye dos transistores pnp que estan acoplados en un nodo de colector comun, que proporciona la salida del PA. Una impedancia de masa (que no se muestra) puede acoplarse entre el nodo de colector comun y un nodo de masa (que no se muestra).

La realizaci6n 5140O representa una implementaci6n de npn / pnp complementaria del bloque de construcci6n de PA de dos entradas y de una unica salida. La realizaci6n 5140O incluye un transistor npn y un transistor pnp que estan acoplados en un nodo de colector comun, que proporciona la salida del PA.

Haciendo de nuevo referencia a la figura 51O, la realizaci6n 5120O representa una implementaci6n de NMOS del bloque de construcci6n de PA de dos entradas y de una unica salida. La realizaci6n 5120O incluye dos transistores NMOS que estan acoplados en un nodo de drenador comun, que proporciona la salida del PA.

La realizaci6n 5160O representa un equivalente de PMOS de la realizaci6n 5120O. La realizaci6n 5120O incluye dos transistores PMOS que estan acoplados en un nodo de drenador comun, que proporciona la salida del PA.

La realizaci6n 5150O representa una implementaci6n de MOS complementaria del bloque de construcci6n de PA de dos entradas y de una unica salida. La realizaci6n 5150O incluye un transistor PMOS y un transistor NMOS que estan acoplados un nodo de drenador comun, que proporciona la salida del PA.

Las realizaciones de dos entradas y de una unica salida de la figura 51O pueden extenderse ademas para crear unas realizaciones de multiples entradas y de una unica salida. La figura 51E ilustra varias realizaciones de unos PA de multiples entradas y de una unica salida de acuerdo con las realizaciones de la presente invenci6n.

La realizaci6n 5150E representa una implementaci6n de npn de un PA de multiples entradas y de una unica salida. La realizaci6n 5150E incluye una pluralidad de transistores npn que estan acoplados entre si usando un nodo de colector comun, que proporciona la salida del PA. Una impedancia de polarizaci6n (que no se muestra) puede acoplarse entre el nodo de colector comun y una tensi6n de suministro (que no se muestra). Observese que un PA de n entradas y de una unica salida de acuerdo con la realizaci6n 5150E puede obtenerse mediante el acoplamiento de unos transistores npn adicionales a la realizaci6n de bloque de construcci6n de PA de dos entradas y de una unica salida 5110O.

La realizaci6n 5170E representa un equivalente de pnp de la realizaci6n 5150E. La realizaci6n 5170E incluye una pluralidad de transistores pnp que estan acoplados entre si usando un nodo de colector comun, que proporciona la salida del PA. Una impedancia de masa (que no se muestra) puede acoplarse entre el nodo de colector comun y un nodo de masa (que no se muestra). Observese que un PA de n entradas y de una unica salida de acuerdo con la realizaci6n 5170E puede obtenerse mediante el acoplamiento de unos transistores pnp adicionales a la realizaci6n de bloque de construcci6n de PA de dos entradas y de una unica salida 5130O.

Las realizaciones 5110E y 5130E representan unas implementaciones de npn / pnp complementarias de un PA de multiples entradas y de una unica salida. Las realizaciones 5110E y 5130E pueden incluir una pluralidad de transistores npn y / o pnp que estan acoplados entre si usando un nodo de colector comun, que proporciona la salida del PA. Observese que un PA de n entradas y de una unica salida de acuerdo con la realizaci6n 5110E puede obtenerse mediante el acoplamiento de unos transistores npn y / o pnp adicionales a la realizaci6n de bloque de construcci6n de PA de dos entradas y de una unica salida 5140O. Oe forma similar, un PA de n entradas y de una unica salida de acuerdo con la realizaci6n 5130E puede obtenerse mediante el acoplamiento de unos transistores npn y / o pnp adicionales a la realizaci6n de bloque de construcci6n de PA de dos entradas y de una unica salida 5130O.

La realizaci6n 5180E representa una implementaci6n de PMOS de un PA de multiples entradas y de una unica salida. La realizaci6n 5180E incluye una pluralidad de transistores PMOS que estan acoplados entre si usando un nodo de drenador comun, que proporciona la salida del PA. Observese que un PA de n entradas y de una unica salida de acuerdo con la realizaci6n 5180E puede obtenerse mediante el acoplamiento de unos transistores NMOS adicionales a la realizaci6n de bloque de construcci6n de PAde dos entradas y de una unica salida 5160O.

La realizaci6n 5160E representa una implementaci6n de NMOS de un PA de multiples entradas y de una unica salida. La realizaci6n 5160E incluye una pluralidad de transistores NMOS que estan acoplados entre si usando un nodo de drenador comun, que proporciona la salida del PA. Observese que un PA de n entradas y de una unica salida de acuerdo con la realizaci6n 5160E puede obtenerse mediante el acoplamiento de unos transistores PMOS adicionales a la realizaci6n de bloque de construcci6n de PAde dos entradas y de una unica salida 5120O.

Las realizaciones 5120E y 5140E, implementaciones de MOS complementarias de un PA de multiples entradas y de una unica salida. Las realizaciones 5120E y 5140E incluyen una pluralidad de transistores npn y pnp que estan acoplados entre si usando un nodo de drenador comun, que proporciona la salida del PA. Observese que un PA de n entradas y de una unica salida de acuerdo con la realizaci6n 5120E puede obtenerse mediante el acoplamiento de unos transistores NMOS y / o PMOS adicionales con el bloque de construcci6n de PA de dos entradas y de una unica salida 5150O. Oe forma similar, un PA de n entradas y de una unica salida de acuerdo con la realizaci6n 5140E puede obtenerse mediante el acoplamiento de unos transistores NMOS y / o PMOS adicionales con el bloque de construcci6n de PA de dos entradas y de una unica salida 5160O.

La figura 51F ilustra unas realizaciones de multiples entradas y de una unica salida adicionales de acuerdo con las realizaciones de la presente invenci6n. La realizaci6n 5110F representa una implementaci6n de npn / pnp complementaria de un PA de multiples entradas y de una unica salida. La realizaci6n 5110F puede obtenerse mediante el acoplamiento entre si, de forma iterativa, de las realizaciones del bloque de construcci6n de PA 5140O. Oe forma similar, la realizaci6n 5120F representa una implementaci6n complementaria de NMOS / PMOS equivalente de un PA de multiples entradas y de una unica salida. La realizaci6n 5120F puede obtenerse mediante el acoplamiento entre si, de forma iterativa, de las realizaciones del bloque de construcci6n de PA 5150O.

Ha de observarse que cada una de las realizaciones de multiples entradas y de una unica salida que se han descrito en lo que antecede puede corresponderse con una unica o multiples ramas de un PA. Por ejemplo, haciendo referencia a la figura 29, cualquiera de las realizaciones de multiples entradas y de una unica salida puede usarse para sustituir un unico o multiples PA 2920-{1, ..., n}. Oicho de otra forma, cada uno de los PA 2920-{1, ..., n} puede implementarse usando cualquiera de las realizaciones de multiples entradas y de una unica salida de PA que se han descrito en lo que antecede o con un PA de una unica entrada y de una unica salida tal como se muestra en la figura

29.

Se hace notar ademas que cada uno de los transistores que se muestran en las realizaciones de las figuras 51O, 51E y 51F puede implementarse usando una serie de transistores tal como se muestra en la realizaci6n ejemplar de la figura 38, por ejemplo.

La figura 51G ilustra unas realizaciones adicionales de los bloques de construcci6n de PA de multiples entradas y de una unica salida. La realizaci6n 5110G ilustra una realizaci6n del bloque de construcci6n de PA de dos entradas y de una unica salida. La realizaci6n 5110G incluye dos ramas de PA, cada una de las cuales puede implementarse de acuerdo con unas realizaciones de un PA de una unica entrada y de una unica salida o de multiples entradas y de una unica salida tal como se ha descrito en lo que antecede. Ademas, la realizaci6n 5110G ilustra una seral de control de polarizaci6n opcional 5112G que se acopla con las dos ramas de la realizaci6n de PA. La seral de control de polarizaci6n 5112G se emplea de forma opcional en la realizaci6n 5110G en base a la implementaci6n especifica de las ramas de PA. En determinadas implementaciones, un control de polarizaci6n se requerira para un funcionamiento apropiado del PA. En otras implementaciones, un control de polarizaci6n no se requiere para un funcionamiento apropiado del PA, pero puede proporcionar una eficiencia energetica de PA mejorada, una protecci6n de circuito de salida o una protecci6n de corriente de encendido.

Haciendo de nuevo referencia a la figura 51G, la realizaci6n 5120G ilustra una realizaci6n del bloque de construcci6n de PA de tres entradas y de una unica salida. La realizaci6n 5120G incluye tres ramas de PA, cada una de las cuales puede implementarse de acuerdo con unas realizaciones de un PA de una unica entrada y de una unica salida o de multiples entradas y de una unica salida tal como se ha descrito en lo que antecede. Ademas, la realizaci6n 5120G ilustra una seral de control de polarizaci6n opcional 5114G que se acopla con las ramas de la realizaci6n de PA. La seral de control de polarizaci6n 5114G se emplea de forma opcional en la realizaci6n 5120G en base a la implementaci6n especifica de las ramas de PA. En determinadas implementaciones, un control de polarizaci6n se requerira para un funcionamiento apropiado del PA. En otras implementaciones, un control de polarizaci6n no se requiere para un funcionamiento apropiado del PA, pero puede proporcionar una eficiencia energetica de PA mejorada.

La figura 51H ilustra una realizaci6n ejemplar adicional 5100H del bloque de construcci6n de PA de dos entradas y de una unica salida. La realizaci6n 5100H incluye dos ramas de PA, cada una de las cuales puede implementarse de acuerdo con unas realizaciones de un PA de una unica entrada y de una unica salida o de multiples entradas y de una unica salida tal como se ha descrito en lo que antecede. La realizaci6n 5100H incluye ademas unos elementos opcionales, que se ilustran usando lineas discontinuas en la figura 51H, que pueden emplearse adicionalmente en las realizaciones de la realizaci6n 5100H. En una realizaci6n, el bloque de construcci6n de PA 5100H puede incluir una fase de circuito de excitaci6n y / o una fase de circuito de pre-excitaci6n en cada una de las ramas de PA tal como se muestra en la figura 51H. Unos detectores de proceso tambien pueden emplearse de forma opcional para detectar las variaciones de proceso y de temperatura en las fases de circuito de excitaci6n y / o de circuito de pre-excitaci6n del PA. Ademas, un control de polarizaci6n opcional puede proporcionarse a cada una de las fases de circuito de pre-excitaci6n, de circuito de excitaci6n y / o de PA de cada rama de la realizaci6n de PA. Un control de polarizaci6n puede proporcionarse a una o mas de las fases en base a la implementaci6n especifica de esa fase. Ademas, un control de polarizaci6n puede requerirse para determinadas implementaciones, mientras que este puede emplearse de forma opcional en otras.

La figura 51I ilustra una realizaci6n ejemplar adicional 5100I de un PA de multiples entradas y de una unica salida. La realizaci6n 51001 incluye por lo menos dos ramas de PA, cada una de las cuales puede implementarse de acuerdo con unas realizaciones de un PA de una unica entrada y de una unica salida o de multiples entradas y de una unica salida tal como se ha descrito en lo que antecede. La realizaci6n 51001 incluye ademas unos elementos opcionales que pueden emplearse adicionalmente en las realizaciones de la realizaci6n 51001. En una realizaci6n, el PA puede incluir unas fases de circuito de excitaci6n y / o de circuito de pre-excitaci6n en cada una de las ramas de PA tal como se muestra en la figura 51I. Unos detectores de proceso tambien pueden emplearse de forma opcional para detectar las variaciones de proceso y de temperatura en las fases de circuito de excitaci6n y / o de circuito de pre-excitaci6n del PA. Ademas, un control de polarizaci6n opcional puede proporcionarse a cada una de las fases de circuito de pre-excitaci6n, de circuito de excitaci6n y / o de PA de cada rama de la realizaci6n de PA. Un control de polarizaci6n puede proporcionarse a una o mas de las fases en base a la implementaci6n especifica de esa fase. Ademas, un control de polarizaci6n puede requerirse para determinadas implementaciones, mientras que este puede emplearse de forma opcional en otras.

3.5.2) Control de Intensidad de Fase de Salida - M6dulo de Autopolarizaci6n

Las realizaciones de la fase de salida y las tecnicas de control de intensidad y de polarizaci6n de fase de circuito de pre-excitaci6n opcional y de circuito de excitaci6n de acuerdo con las realizaciones de la presente invenci6n se describen en lo sucesivo. En determinadas realizaciones, las funciones de control de intensidad de fase de salida se emplean para aumentar la eficiencia de fase de potencia de salida de una realizaci6n del amplificador de potencia vectorial (VPA). En otras realizaciones, el control de intensidad de fase de salida se usa para proporcionar una protecci6n de fase de salida con respecto a las tensiones e intensidades excesivas que se describe adicionalmente en la secci6n 3.5.3. En las realizaciones, las funciones de control de intensidad de fase de salida se realizan usando el m6dulo de autopolarizaci6n que se ha descrito en lo que antecede con referencia a la figura 33. Una descripci6n del funcionamiento del m6dulo de autopolarizaci6n en la realizaci6n de estas funciones de control de intensidad tambien se presenta en lo sucesivo de acuerdo con una realizaci6n de la presente invenci6n.

Oe acuerdo con las realizaciones de la presente invenci6n, la eficiencia energetica de la fase de salida de un VPA puede aumentarse mediante el control de la intensidad de fase de salida del VPA como una funci6n de la potencia de salida y la envolvente de la forma de onda de salida.

La figura 37, ilustra un diagrama esquematico parcial de un amplificador de Multiples Entradas y de una �nica Salida que esta compuesto por dos transistores NPN con unas serales de entrada S1 y S2. Cuando S1 y S2 se diseran para ser unas serales de envolvente sustancialmente constante y formas de onda sustancialmente similares, cualquier seral de salida de envolvente compleja variable en el tiempo puede crearse en el nodo de circuito 3750 mediante el cambio de la relaci6n de fase de S1 y S2.

La figura 39 ilustra una seral de salida de envolvente compleja variable en el tiempo a modo de ejemplo 3910 y su seral de envolvente 3920 correspondiente. Observese que la seral 3910 experimenta una inversi6n de la fase en un instante de tiempo to. Oe forma correspondiente, la seral de envolvente 3920 experimenta un paso por cero en el instante to. La seral de salida 3910 ejemplifica las serales de salida de acuerdo con los esquemas de seralizaci6n inalambrica tipicos tal como W-COMA, QPSK, y OFOM, por ejemplo.

La figura 40 ilustra la intensidad de fase de salida de la figura de diagrama 37 a modo de ejemplo en respuesta a la seral de salida 3910. La seral Isalida 4010 representa la intensidad de fase de salida sin un control de autopolarizaci6n y la seral Isalida 4020 representa la intensidad de fase de salida con un control de autopolarizaci6n. Sin un control de autopolarizaci6n, a medida que el desplazamiento de fase entre S 1 y S2 cambia de 0 a 180 grados, la intensidad de salida Isalida aumenta. Con un control de autopolarizaci6n, la intensidad de salida Isalida disminuye y puede minimizarse cuando se encuentra en, o cerca de, la de la figura 39.

Observese que la seral Isalida 4020 varia como una funci6n de la seral de envolvente 3920. Por consiguiente, la seral Isalida 4020 se encuentra en el maximo cuando se requiere una potencia de salida maxima, pero disminuye a medida que la potencia de salida requerida baja. En particular, la seral Isalida 4020 se aproxima a cero a medida que la potencia de salida asociada tiende a cero. Por consiguiente, un experto en la materia apreciara que el control de intensidad de fase de salida, de acuerdo con las realizaciones de la presente invenci6n, da como resultado unos ahorros de potencia significativos y aumenta la eficiencia energetica del amplificador de potencia.

Oe acuerdo con las realizaciones de la presente invenci6n, el control de intensidad de fase de salida puede implementarse de acuerdo con una diversidad de funciones. En una realizaci6n, la intensidad de fase de salida puede conformarse para corresponderse con la potencia de salida deseada del amplificador. En una realizaci6n de este tipo, la intensidad de fase de salida es una funci6n que se calcula a partir de la envolvente de la seral de salida deseada, y la eficiencia energetica aumentara.

La figura 41 ilustra unas funciones de control de intensidad de fase de salida de autopolarizaci6n 4110 y 4120 ejemplares de acuerdo con las realizaciones de la presente invenci6n. La funci6n 4110 puede representar una funci6n de la potencia de salida y la envolvente de seral tal como se ha descrito en lo que antecede. Por otro lado, la funci6n 4120 puede representar una funci6n de conformaci6n simple que tiende a un valor minimo durante una cantidad predeterminada de tiempo cuando la potencia de salida se encuentra por debajo de un valor umbral. Por consiguiente, las funciones 4110 y 4120 representan dos casos de las funciones de control de intensidad de fase de salida de autopolarizaci6n con la seral de control de autopolarizaci6n 4110 que da como resultado la respuesta de Isalida 4130 y la seral de control de autopolarizaci6n 4120 que da como resultado la respuesta de Isalida 4140. La invenci6n, no obstante, no se limita a esas dos realizaciones ejemplares. Oe acuerdo con las realizaciones de la presente invenci6n, las funciones de control de intensidad de autopolarizaci6n de fase de salida pueden diserarse e implementarse para facilitar los requisitos de eficiencia y de consumo de intensidad de un disero de amplificador de potencia vectorial particular.

En la implementaci6n, existen diversos enfoques para realizar el control de intensidad de fase de salida. En algunas realizaciones, la conformaci6n de intensidad de fase de salida se realiza usando el m6dulo de autopolarizaci6n. El m6dulo de autopolarizaci6n se ilustra como la circuiteria de autopolarizaci6n 714 y 716 en las realizaciones de las figuras 7 y 8. Oe forma similar, el m6dulo de autopolarizaci6n se ilustra como la circuiteria de autopolarizaci6n 1218 en las realizaciones de las figuras 12 y 13, y como la circuiteria de autopolarizaci6n 1718 en las realizaciones de las figuras 17 y 18.

El control de intensidad de fase de salida usando la autopolarizaci6n se representa en el diagrama de flujo de proceso 4800 de la realizaci6n de la figura 48. El procedimiento comienza en la etapa 4810, que incluye recibir una informaci6n de potencia de salida y de envolvente de seral de salida de una seral de salida deseada de un amplificador de potencia vectorial (VPA). En algunas realizaciones, implementar el control de intensidad de fase de salida usando la autopolarizaci6n requiere un conocimiento a priori de la potencia de salida deseada del amplificador. La informaci6n de potencia de salida puede encontrarse en forma de informaci6n de fase y de envolvente. Por ejemplo, en las realizaciones de las figuras 7, 8, 12, 13, 17 y 18, la informaci6n de potencia de salida se incluye en las componentes de datos de I y de Q que se reciben mediante la realizaci6n de VPA. En otras realizaciones, la informaci6n de potencia de salida puede recibirse o calcularse usando otros medios.

La etapa 4820 incluye el calculo de una seral de acuerdo con la informaci6n de seral de envolvente de salida. En las realizaciones, una seral de autopolarizaci6n se calcula como una funci6n de alguna medida de la potencia de salida deseada. Por ejemplo, la seral de autopolarizaci6n puede calcularse como una funci6n de la magnitud de envolvente de la seral de salida deseada. Haciendo referencia a las realizaciones de las figuras 7, 8, 12, 13, 17 y 18, por ejemplo, se observa que la seral de autopolarizaci6n (las serales 715 y 717 en las figuras 7 y 8, la seral 1228 en las figuras 12 y 13, y las serales 1728 en las figuras 17 y 18) se calcula de acuerdo con las componentes de datos de I y de Q recibidas de una seral de salida deseada. En determinadas realizaciones, tal como las que se describen en las figuras 7, 8, 12, 13, 17 y 18, la seral de autopolarizaci6n se calcula mediante un m6dulo de autopolarizaci6n, proporcionandose una informaci6n de potencia de salida. En otras realizaciones, la seral de autopolarizaci6n puede calcularse mediante el m6dulo o m6dulos de funci6n de transferencia de datos de I y de Q del VPA. En tales realizaciones, un m6dulo de autopolarizaci6n puede no requerirse en la implementaci6n. En las realizaciones, el m6dulo de funci6n de transferencia de datos de I y de Q calcula una seral, emite la seral a un OAC cuya seral de salida representa la seral de autopolarizaci6n.

La etapa 4830 incluye la aplicaci6n de la seral calculada en una fase de salida del VPA, controlando de ese modo una intensidad de la fase de salida de acuerdo con la potencia de salida de la seral de salida deseada. En las realizaciones, la etapa 4830 incluye el acoplamiento de la seral de autopolarizaci6n en la entrada de fase de PA del VPA. Esto se ilustra, por ejemplo, en las realizaciones de las figuras 33 y 42 en las que la seral de autopolarizaci6n 3310 se acopla en la entrada de fase de PA de la realizaci6n de VPA. En estas realizaciones, la seral de autopolarizaci6n 3310 controla la polarizaci6n de los transistores de fase de PA de acuerdo con la potencia de salida de la seral de salida deseada de la realizaci6n de VPA. Por ejemplo, la seral de autopolarizaci6n 3310 puede dar lugar a que los transistores de fase de PA funcionen en estado de corte cuando la potencia de salida deseada es minima o casi cero, extrayendo de ese modo poca o ninguna intensidad de fase de salida. Oe forma similar, cuando se desea una potencia de salida maxima, la seral de autopolarizaci6n 3310 puede polarizar los transistores de fase de PA para funcionar en el modo de conmutaci6n la clase C, O, E, etc., la seral de autopolarizaci6n 3310 tambien puede dar lugar a que los transistores de fase de PA o los FET funcionen en los estados polarizados directo o inverso de acuerdo con la potencia de salida, y las caracteristicas de envolvente de seral, deseadas.

En otras realizaciones, la etapa 4830 incluye el acoplamiento de la seral de autopolarizaci6n usando unas impedancias de polarizaci6n en la entrada de fase de PA y, de forma opcional, las entradas de las fases de circuito de excitaci6n y / o de circuito de pre-excitaci6n del VPA. Las figuras 38 y 43 ilustran tales realizaciones. Por ejemplo, en la realizaci6n de la figura 38, la impedancia de polarizaci6n 3850 acopla la seral Iref de autopolarizaci6n 3840 con el terminal de entrada 3820 del elemento de 8�T 3870. El elemento de 8�T 3870 representa la fase de PA de una rama de PA de una realizaci6n de VPA ejemplar. Oe forma similar, en la realizaci6n de la figura 43, la seral de autopolarizaci6n 4310 se acopla con los transistores Q1, ..., Q8 a traves de las impedancias de polarizaci6n �1, ..., �8 correspondientes. Los transistores Q1, ..., Q8 representan la fase de PA de una rama de una realizaci6n de VPA ejemplar.

Las realizaciones para implementar la circuiteria de autopolarizaci6n que se ha descrito en lo que antecede se proporcionaran en lo sucesivo. La figura 27 ilustra tres realizaciones 2700A, 27008 y 2700C para implementar la circuiteria de autopolarizaci6n. Estas realizaciones se proporcionan para fines ilustrativos, y no son limitantes. Otras realizaciones seran evidentes para los expertos en la materia o materias en base a las enseranzas que estan contenidas en el presente documento.

En la realizaci6n 2700A, la circuiteria de autopolarizaci6n 2700A incluye un m6dulo de funci6n de transferencia de autopolarizaci6n 2712, un OAC 2714, y un filtro de interpolaci6n opcional 2718. La circuiteria de autopolarizaci6n 2700A recibe una seral de datos de I y de Q 2710. El m6dulo de funci6n de transferencia de autopolarizaci6n 2712 procesa una seral de datos de I y de Q 2710 recibida para generar una seral de polarizaci6n apropiada 2713. El m6dulo de funci6n de transferencia de autopolarizaci6n 2712 emite la seral de polarizaci6n 2713 al OAC 2714. El OAC 2714 se controla por un reloj de OAC 2716 que puede generarse en el m6dulo de transferencia de autopolarizaci6n 2712. El OAC 2714 convierte la seral de polarizaci6n 2713 en una seral anal6gica, y emite la seral anal6gica al filtro de interpolaci6n 2718. El filtro de interpolaci6n 2718, que tambien sirve como un filtro antisolape, conforma la salida del OAC para generar la seral de autopolarizaci6n 2720, que se ilustra como la Polarizaci6n A en la realizaci6n 5112G. La seral de autopolarizaci6n 2720 puede usarse para polarizar la fase de PA y / o la fase de circuito de excitaci6n, y / o la fase de circuito de pre-excitaci6n del amplificador. En una realizaci6n, la seral de autopolarizaci6n 2720 puede tener diversas otras serales de autopolarizaci6n calculadas a partir de la misma para polarizar diferentes fases dentro de la fase de PA. Esto puede hacerse usando una circuiteria adicional no incluida en la realizaci6n 2700A.

Como contraste, la realizaci6n 27008 ilustra una realizaci6n de la circuiteria de autopolarizaci6n en la que multiples serales de autopolarizaci6n se calculan en el interior de la circuiteria de autopolarizaci6n. Tal como se muestra en la realizaci6n 27008, las redes de circuito 2722, 2726 y 2730, que se ilustran como las redes de circuito A, 8 y C en la realizaci6n 27008, se usan para obtener las serales de autopolarizaci6n 2724 y 2728 a partir de la seral de autopolarizaci6n 2720. Las serales de autopolarizaci6n 2720, 2724 y 2728 se usan para polarizar diferentes fases de amplificaci6n.

La realizaci6n 2700C ilustra otra realizaci6n de la circuiteria de autopolarizaci6n en la que multiples serales de autopolarizaci6n se generan de forma independiente en el interior del m6dulo de funci6n de transferencia de autopolarizaci6n 2712. En la realizaci6n 2700C, el m6dulo de funci6n de transferencia de autopolarizaci6n 2712 genera multiples serales de polarizaci6n de acuerdo con una seral de datos de I y de Q 2710 recibida. Las serales de polarizaci6n pueden o pueden no estar relacionadas. El m6dulo de funci6n de transferencia de autopolarizaci6n 2712 emite las serales de polarizaci6n generadas a los OAC 2732, 2734 y 2736 subsiguientes. Los OAC 2732, 2734 y 2736 se controlan por las serales de reloj de OAC 2733, 2735 y 2737, respectivamente. Los OAC 2732, 2734 y 2736 convierten las serales de polarizaci6n recibidas en unas serales anal6gicas, y emiten las serales anal6gicas a los filtros de interpolaci6n opcionales 2742, 2744 y 2746. Los filtros de interpolaci6n 2742, 2744 y 2746, que tambien sirven como filtros antisolape, conforman las salidas de los OAC para generar las serales de autopolarizaci6n 2720, 2724 y 2728. Oe forma similar a la realizaci6n 27008, las serales de autopolarizaci6n 2720, 2724 y 2728 se usan para polarizar diferentes fases de amplificaci6n tal como el circuito de pre-excitaci6n, el circuito de excitaci6n y el PA.

Tal como se ha observado anteriormente, las realizaciones de la circuiteria de autopolarizaci6n de acuerdo con la presente invenci6n no se limitan a las que se describen en las realizaciones 2700A, 27008 y 2700C. Un experto en la materia apreciara, por ejemplo, que la circuiteria de autopolarizaci6n puede ampliarse para generar cualquier numero de serales de control de polarizaci6n segun se requiera para controlar la polarizaci6n de varias fases de amplificaci6n, y no solo tres tal como se muestra en las realizaciones 52008 y 5200C, por ejemplo.

3.5.3) Protecci6n de Fase de Salida

Tal como se ha descrito en lo que antecede, las realizaciones de fase de salida de acuerdo con las realizaciones de la presente invenci6n son de una eficiencia energetica suma como resultado de ser capaz de acoplar directamente las salidas en la fase de PA sin usar elemento de combinaci6n o de aislamiento alguno. Oeterminadas realizaciones de fase de salida en determinadas circunstancias y / o aplicaciones, no obstante, pueden requerir unas medidas de protecci6n de fase de salida especiales adicionales con el fin de soportar tal enfoque de acoplamiento directo. Este puede ser el caso, por ejemplo, para las realizaciones de fase de salida tal como 5110O, 5120O, 5130O, 5160O, 5150E, 5160E, 5170E y 5180E que se ilustran en las figuras 51O y 51E. Observese que, en general, las realizaciones de fase de salida complementarias, tal como las realizaciones 5140O, 5150O, 5110E, 5120E, 5130E y 5140E de las figuras 51O y 51E, no requieren (pero pueden usar, de forma opcional) las mismas medidas de protecci6n de fase de salida que se describiran en el presente documento en esta secci6n. Las medidas de protecci6n de fase de salida y las realizaciones para soportar tales medidas se proporcionan en lo sucesivo.

En un aspecto, los transistores de distintas ramas de una fase de PA en general no deberian encontrarse de forma simultanea en estados opuestos de funcionamiento durante unos periodos prolongados de tiempo. A continuaci6n de un reinicio o un encendido sin que se suministre entrada alguna a las fases de PA finales, los transitorios dentro de las ramas de PA pueden dar lugar a que este modo tenga lugar dando como resultado que los transistores de fase de PA se daren, en potencia, uno a otro, o que daren los elementos de circuito que estan conectados con la salida. Por consiguiente, las realizaciones de la presente invenci6n restringen adicionalmente el m6dulo de autopolarizaci6n para limitar la intensidad de salida en la fase de PA.

En otro aspecto, puede desearse garantizar que el m6dulo de autopolarizaci6n limite las tensiones de salida por debajo de la especificaci6n de tensi6n de ruptura de los transistores de fase de PA. Por consiguiente, en las realizaciones de la presente invenci6n, tal como aquella que se ilustra en la figura 42 por ejemplo, un elemento de realimentaci6n 4210 se acopla entre el nodo de colector comun de la fase de PA y el m6dulo de autopolarizaci6n. El elemento de realimentaci6n 4210 supervisa la tensi6n de colector a base de los transistores de fase de PA, y puede restringir la seral de autopolarizaci6n segun sea necesario para proteger los transistores y / o elementos de circuito.

Un experto en la materia apreciara que tambien pueden implementarse otras tecnicas de protecci6n de fase de salida. Ademas, las tecnicas de protecci6n de fase de salida pueden ser especificas de la implementaci6n. Por ejemplo, dependiendo del tipo de transistores de fase de PA (npn, pnp, NMOS, PMOS, npn / pnp, NMOS / PMOS), pueden requerirse diferentes funciones de protecci6n.

3.6) �onnronl�de�Aom6nicns

Oe acuerdo con las realizaciones de la presente invenci6n, un principio subyacente para cada PA de rama es maximizar la transferencia de potencia a un arm6nico fundamental del espectro de salida. Tipicamente, cada PA de rama puede ser de multiples fases, dando lugar a un espectro de salida arm6nicamente rico. En un aspecto, la transferencia de la potencia real se maximiza para el arm6nico fundamental. En otro aspecto, para los arm6nicos no fundamentales, la transferencia de potencia real se minimiza mientras que la transferencia de potencia imaginaria puede tolerarse. El control de arm6nicos, de acuerdo con las realizaciones de la presente invenci6n, puede realizarse de una diversidad de formas.

En una realizaci6n, la transferencia de potencia real sobre el arm6nico fundamental se maximiza por medio de la formaci6n de onda de las serales de entrada de fase de PA. En la practica, diversos factores desemperan un papel en la determinaci6n de la forma de onda 6ptima que da como resultado una transferencia de potencia real maxima sobre el arm6nico fundamental. La realizaci6n 3400 de la presente invenci6n, que se ha descrito en lo que antecede, representa una realizaci6n que emplea la formaci6n de onda de las serales de entrada de fase de PA. En la realizaci6n 3400, una pluralidad de redes de circuiteria de control de arm6nicos (HCC) 3410-{1, ..., n} se acoplan en la entrada de fase de PA de cada rama de PA {1, ..., n}. Las redes de HCC 3410-{1, ..., n} tienen el efecto de la formaci6n de onda de las entradas de fase de PA, y se seleccionan tipicamente con el fin de maximizar la transferencia de potencia real al arm6nico fundamental del espectro de salida sumado. Oe acuerdo con las realizaciones de la presente invenci6n, la formaci6n de onda puede usarse para generar unas variaciones de unas formas de onda diversas en cuanto a los arm6nicos. En otras realizaciones, tal como puede ser evidente para un experto en la materia, la formaci6n de onda puede realizarse en la fase de circuito de pre-excitaci6n y / o de circuito de excitaci6n.

En otra realizaci6n, el control de arm6nicos se consigue por medio de la formaci6n de onda de la salida de fase de PA. La figura 43 ilustra una realizaci6n de fase de PA ejemplar 4300 de la presente invenci6n. En la realizaci6n 4300, la seral de autopolarizaci6n 4310 se acopla con los transistores Q1, ..., Q8 a traves de las impedancias de polarizaci6n �1, ..., �8 correspondientes. Observese que, cuando las impedancias �1, ..., �8 tienen diferentes valores, los transistores Q1, ..., Q8 tienen diferentes puntos de polarizaci6n y pueden pasar a estado de conducci6n en unos instantes diferentes. Se hace referencia a este enfoque de la polarizaci6n de los transistores Q1, ..., Q8 como una polarizaci6n escalonada. Observese que, usando una polarizaci6n escalonada, la forma de onda de salida de PA puede conformarse de una diversidad de formas dependiendo de los valores asignados para polarizar las impedancias �1, ..., �8.

El control de arm6nicos usando una polarizaci6n escalonada se representa en el diagrama de flujo de proceso 4900 de la realizaci6n de la figura 49. El procedimiento comienza en la etapa 4910, que incluye el acoplamiento de una seral de entrada en los primeros puertos de una pluralidad de transistores de una fase de conmutaci6n de amplificador de potencia (PA). En la realizaci6n a modo de ejemplo de la figura 43, por ejemplo, la etapa 4910 se corresponde con el acoplamiento de la seral de PA ENTRAOA 4310 en los terminales de base de la pluralidad de transistores Q1, ..., Q8.

La etapa 4920 incluye el acoplamiento de una pluralidad de impedancias entre los primeros puertos de la pluralidad de transistores y una seral de polarizaci6n. En la realizaci6n a modo de ejemplo de la figura 43, por ejemplo, la etapa 4920 se consigue mediante el acoplamiento de las impedancias �1, ..., �8 entre los terminales de base de los transistores Q1, ..., Q8 respectivos y la seral Iref. En una realizaci6n, los valores de la pluralidad de impedancias se seleccionan para dar lugar a una conmutaci6n escalonada en el tiempo de la seral de entrada, conformando de ese modo en cuanto a los arm6nicos una seral de salida de la fase de PA. En las realizaciones, una salida escalonada

5 de multiples fases puede generarse mediante la selecci6n de multiples valores distintos de la pluralidad de impedancias. En otras realizaciones, la conmutaci6n se consigue mediante la selecci6n de la pluralidad de impedancias para que tengan un valor igual o sustancialmente igual.

La figura 44 ilustra una salida de PA con forma de onda ejemplar usando un enfoque de polarizaci6n escalonada en dos fases. En un enfoque de polarizaci6n escalonada en dos fases, un primer conjunto de los transistores de PA 10 pasa a estado de conducci6n en primer lugar antes de que un segundo conjunto pase a estado de conducci6n. Oicho de otra forma, las impedancias de polarizaci6n adoptan dos valores diferentes. La forma de onda 4410 representa una forma de onda de entrada en la fase de PA. La forma de onda 4420 representa la salida de PA con forma de onda de acuerdo con una polarizaci6n escalonada en dos fases. Observese que la forma de onda de salida 4420 se inclina dos veces a medida que esta realiza una transici6n de 1 a 0, lo que se corresponde con que los

15 conjuntos primero y segundo de transistores pasen a estado de conducci6n de forma sucesiva.

Oe acuerdo con las realizaciones de la presente invenci6n, puede diserarse una diversidad de enfoques de polarizaci6n escalonada en multiples fases. Los valores de impedancia de polarizaci6n pueden ser fijos o variables. Ademas, los valores de impedancia de polarizaci6n pueden ser iguales o sustancialmente iguales, distintos, o ajustarse de acuerdo con una diversidad de permutaciones. Por ejemplo, haciendo referencia al ejemplo de la figura

20 43, una permutaci6n ejemplar podria establecer �1 = �2 = �3 = �4 y �5 = �6 -�7 = �8, lo que da como resultado una polarizaci6n escalonada en dos fases.

3.�) �onnronl�de�tnrencia

Las realizaciones de amplificaci6n de potencia vectorial de la presente invenci6n proporcionan, de forma intrinseca, un mecanismo para realizar el control de potencia de salida.

25 La figura 45 ilustra un enfoque para realizar el control de potencia de acuerdo con una realizaci6n de la presente

invenci6n. En la figura 45, los fasores 1 y 1 representan las constituyentes superior e inferior de un primer fasor

1. 1 y 1 son de magnitud constante y se desplazan de forma simetrica en fase en relaci6n con 1 un angulo de

desplazamiento de fase . Los fasores 2 y 2 representan las constituyentes superior e inferior de un segundo fasor 2. 2 y 2 son de magnitud constante y se desplazan de forma simetrica en fase en relaci6n con

2 un

30 angulo de desplazamiento de fases .

Se observa, a partir de la figura 45, que 1 y 2 se encuentran en fase una en relaci6n con otra y solo difieren en

cuanto a su magnitud. Ademas, 2 y 2 se desplazan en fase por igual o sustancialmente por igual en relaci6n con

1 y 1, respectivamente. Por consiguiente, puede deducirse que, de acuerdo con la presente invenci6n, la magnitud de una seral puede manipularse sin variar su angulo de desplazamiento de fase mediante el 35 desplazamiento por igual o sustancialmente por igual de sus serales de constituyente.

Oe acuerdo con la observaci6n anterior, el control de potencia de salida puede realizarse mediante la imposici6n de unas restricciones sobre el angulo de desplazamiento de fase de las serales de constituyente de una seral de salida deseada. Haciendo referencia a la figura 45, por ejemplo, mediante la restricci6n del intervalo de valores que puede

adoptar el angulo de desplazamiento de fase , pueden imponerse unas restricciones de magnitud sobre el fasor

40 1.

Oe acuerdo con las realizaciones de la presente invenci6n, un nivel de potencia de salida maximo puede conseguirse mediante la imposici6n de una condici6n de angulo de desplazamiento de fase minimo. Por ejemplo,

haciendo referencia a la figura 45, mediante el ajuste de una condici6n tal que , la magnitud del fasor

1

se restringe para no superar un determinado nivel maximo. Oe forma similar, una condici6n de angulo de 45 desplazamiento de fase maximo impone un requisito de nivel de magnitud minimo.

En otro aspecto del control de potencia, la resoluci6n de potencia de salida se define en terminos de un tamaro de escal6n de incremento o de decremento de potencia minimo. Oe acuerdo con una realizaci6n de la presente invenci6n, la resoluci6n de potencia de salida puede implementarse mediante la definici6n de un tamaro de escal6n de angulo de desplazamiento de fase minimo. Por consiguiente, los valores de angulo de desplazamiento de fase se ajustan de acuerdo con un intervalo de valores discretos que tiene un tamaro de escal6n determinado previamente. La figura 46 ilustra un espectro de angulo de desplazamiento de fase ejemplar, mediante lo cual el angulo de

desplazamiento de fase se ajusta de acuerdo con un intervalo de valores determinado previamente que tiene un

escal6n minimo lt;escalIn.

Un experto en la materia apreciara que una diversidad de esquemas de control de potencia pueden implementarse de una forma similar a la de las tecnicas que se han descrito en lo que antecede. Oicho de otra forma, varios algoritmos de control de potencia pueden diserarse, de acuerdo con la presente invenci6n, mediante el ajuste de unas restricciones correspondientes sobre los valores de angulo de desplazamiento de fase. Tambien es evidente, en base a la descripci6n anterior de las funciones de transferencia de datos, que los esquemas de control de potencia pueden incorporarse de forma natural en una implementaci6n de funci6n de transferencia.

3.8) �eeali�aci6n de�amplificadno�de�pnrencia vecrnoial ejemplao

La figura 47 ilustra una realizaci6n ejemplar 4700 de un amplificador de potencia vectorial de acuerdo con la presente invenci6n. La realizaci6n 4700 se implementa de acuerdo con el procedimiento de VPA de 2 Ramas Cartesiana Oirecta.

Haciendo referencia a la figura 47, las serales 4710 y 4712 representan las serales entrantes a partir de una fase de funci6n de transferencia. La fase de funci6n de transferencia no se muestra en la figura 47. El bloque 4720 representa un generador de cuadratura que, de forma opcional, puede implementarse de acuerdo con una realizaci6n de la presente invenci6n. El generador de cuadratura 4720 genera unas serales de reloj 4730 y 4732 que van a usarse por los moduladores vectoriales 4740 y 4742, respectivamente. Oe forma similar, las serales 4710 y 4712 se introducen en los moduladores vectoriales 4740 y 4742. Tal como se ha descrito en lo que antecede, los moduladores vectoriales 4740 y 4742 generan unas constituyentes de envolvente constante que se procesan, de manera subsiguiente, mediante una fase de PA. En la realizaci6n 4700, la fase de PA es de multiples fases, mediante lo cual cada rama de PA incluye una fase de circuito de pre-excitaci6n 4750-4752, una fase de circuito de excitaci6n 4760-4762 y una fase de amplificador de potencia 4770-4772.

En la figura 47 se ilustran adicionalmente las serales de autopolarizaci6n 4774 y 4776 y los terminales 4780 y 4782 para acoplar redes y circuiteria de control de arm6nicos. El nodo de terminal 4780 representa el terminal de salida del amplificador de potencia vectorial, y se obtiene mediante un acoplamiento directo de las salidas de las dos ramas de PA.

4.�S�maoin

En el presente documento se proporciona la base matematica para un nuevo concepto en relaci6n con el procesamiento de serales para proporcionar amplificaci6n de potencia y conversi6n elevadora. Estos nuevos conceptos permiten que unas formas de onda arbitrarias se construyan a partir de unas sumas de formas de onda que son, en cuanto a su naturaleza, de envolvente sustancialmente constante. Unas formas de onda y serales de salida deseadas pueden construirse a partir de unas serales de constituyente de envolvente sustancialmente constante que pueden crearse a partir del conocimiento de la envolvente compleja de la seral de salida deseada. Las serales de constituyente se suman usando unas tecnicas nuevas, unicas y novedosas que no estan disponibles comercialmente, ni se enseran o se encuentran en la bibliografia o en la tecnica relacionada. Ademas, la combinaci6n de varias tecnicas y circuitos que se proporcionan en la divulgaci6n proporcionan aspectos unicos de la invenci6n que permiten una linealidad superior, una eficiencia aradida energetica, una implementaci6n monolitica y de bajo coste en comparaci6n con las ofertas actuales. Ademas, las realizaciones de la invenci6n son inherentemente menos sensibles a las variaciones de proceso y de temperatura. Oeterminadas realizaciones incluyen el uso de los amplificadores de multiples entradas y de una unica salida que se describen en el presente documento.

Las realizaciones de la invenci6n pueden implementarse mediante una combinaci6n de soporte fisico, soporte l6gico y soporte l6gico inalterable. Pueden usarse tecnicas tanto anal6gicas como digitales con o sin microprocesadores y OSP.

Las realizaciones de la invenci6n pueden implementarse para sistemas de comunicaciones y electr6nica en general. Ademas, y sin limitaci6n, la mecanica, la electromecanica, la electro-6ptica y la mecanica de fluidos pueden hacer uso de los mismos principios para la amplificaci6n y la transducci6n de las serales de forma eficiente.

5.�onncl�si6n

La presente invenci6n se ha descrito en lo que antecede con la ayuda de unos bloques de construcci6n funcionales que ilustran el comportamiento de las funciones especificadas y las relaciones de las mismas. Los limites de estos bloques de construcci6n funcionales se han definido de forma arbitraria en el presente documento para conveniencia de la descripci6n. Pueden definirse unos limites alternativos siempre que las funciones especificadas y las relaciones de las mismas se realicen de forma apropiada. Cualquiera de tales limites alternativos se encuentra, de

5 este modo, dentro del ambito y el espiritu de la invenci6n que se reivindica. Un experto en la materia reconocera que estos bloques de construcci6n funcionales pueden implementarse mediante componentes discretos, circuitos integrados especificos de aplicaci6n, procesadores que ejecutan un soporte l6gico apropiado y similares y combinaciones de los mismos.

A pesar de que varias realizaciones de la presente invenci6n se han descrito en lo que antecede, debera entenderse

10 que las mismas se han presentado solo a modo de ejemplo, y no de limitaci6n. Por lo tanto, la amplitud y el alcance de la presente invenci6n no deberan estar limitados por ninguna de las realizaciones ejemplares que se han descrito en lo que antecede, sino que deberian definirse solo de acuerdo con las siguientes reivindicaciones y sus equivalentes.

Claims

REIVINDICACIONES

1.

Un procedimiento que comprende:

1) aceptar (620) una entrada de reloj a una frecuencia que se corresponde con una frecuencia de salida deseada; 2) generar (630, 650) una informaci6n de fase y de envolvente en fase (vector I) de banda de base a la frecuencia de salida deseada; 3) generar (640, 650) una informaci6n de fase y de envolvente de cuadratura (vector Q) de banda de base a la frecuencia de salida deseada; y 4) combinar (650) la informaci6n de cuadratura y en fase de banda de base para producir una forma de onda deseada a la frecuencia de salida deseada, en el que la combinaci6n comprende el acoplamiento directo de las fases de salida asociadas con las etapas 2) y 3).
2.

El procedimiento de la reivindicaci6n 1, en el que las etapas 2)-4) comprenden el uso de un dispositivo de multiples entradas y de una unica salida.
3.

El procedimiento de la reivindicaci6n 1, en el que la etapa 1) comprende recibir la entrada de reloj a partir de un divisor de fase, en el que una entrada para el divisor de fase es derivada a partir de una salida de seral de referencia de un sintetizador.
4.

El procedimiento de la reivindicaci6n 1, en el que la etapa 2) comprende multiplicar la informaci6n en fase de banda de base con una informaci6n de amplitud en fase.
5.

El procedimiento de la reivindicaci6n 1, en el que la etapa 3) comprende multiplicar la informaci6n de cuadratura con una informaci6n de amplitud de cuadratura.
6.

El procedimiento de la reivindicaci6n 1, en el que las etapas 2) y 3) comprenden aplicar una conversi6n reductora a la informaci6n de cuadratura y en fase a la banda de base.
7.

Un aparato que comprende:

un modulador vectorial (760; 762; 764; 766) configurado para recibir una entrada de reloj a una frecuencia que se corresponde con una frecuencia de salida deseada; un primer dispositivo (770; 772) configurado para generar una informaci6n de fase y de envolvente en fase (vector I) de banda de base a la frecuencia de salida deseada; un segundo dispositivo (774; 776) configurado para generar una informaci6n de fase y de envolvente de cuadratura (vector Q) de banda de base a la frecuencia de salida deseada; y un nodo de combinaci6n (782) configurado para combinar la informaci6n de cuadratura y en fase de banda de base para producir una forma de onda deseada a la frecuencia de salida deseada, en el que el nodo de combinaci6n esta configurado para acoplar directamente las fases de salida de los dispositivos primero y segundo.
8.

El aparato de la reivindicaci6n 7, que ademas comprende:

un tercer dispositivo (770; 772) configurado para generar otra informaci6n de fase y de envolvente de vector I de banda de base a la frecuencia de salida deseada; y un cuarto dispositivo (774; 776) configurado para generar otra informaci6n de fase y de envolvente de vector Q de banda de base a la frecuencia de salida deseada.
9.

El aparato de la reivindicaci6n 8, en el que el nodo de combinaci6n esta configurado para acoplar directamente las fases de salida de los dispositivos primero, segundo, tercero y cuarto.
10.

El aparato de la reivindicaci6n 8, en el que el primer dispositivo, el tercer dispositivo y el nodo de combinaci6n son componentes de un dispositivo de multiples entradas y de una unica salida.
11.

El aparato de la reivindicaci6n 7, en el que la entrada de reloj es derivada a partir de una salida de seral de referencia de un sintetizador.
12.

El aparato de la reivindicaci6n 7, que ademas comprende:

un circuito de autopolarizaci6n configurado para controlar una o mas polarizaciones de los dispositivos de potencia primero y segundo.
13.

El aparato de la reivindicaci6n 7, que ademas comprende:

uno o mas detectores de proceso configurados para compensar las variaciones de proceso en los dispositivos de potencia primero y segundo.
14.

Un sistema que comprende:

un reloj de canal (706) configurado para proporcionar una entrada de reloj a una frecuencia que se corresponde con una frecuencia de salida deseada; una pluralidad de moduladores vectoriales (760; 762; 764; 766), configurado cada uno para recibir la entrada de reloj a una frecuencia que se corresponde con una frecuencia de salida deseada; un primer dispositivo (770; 772) configurado para generar una informaci6n de fase y de envolvente en fase (vector I) de banda de base a la frecuencia de salida deseada; un segundo dispositivo (774; 776) configurado para generar una informaci6n de fase y de envolvente de cuadratura (vector Q) de banda de base a la frecuencia de salida deseada; y un nodo de combinaci6n (782) configurado para combinar la informaci6n de cuadratura y en fase de banda de base para producir una forma de onda deseada a la frecuencia de salida deseada, en el que el nodo de combinaci6n esta configurado para acoplar directamente las fases de salida de los amplificadores de potencia primero y segundo.
15.

El sistema de la reivindicaci6n 14, en el que cada uno de la pluralidad de moduladores vectoriales comprende un divisor de fase de entrada para generar ��las�� componentes de cuadratura y en fase de la entrada de reloj.
16.

El sistema de la reivindicaci6n 15, en el que el primer dispositivo y el nodo de combinaci6n son componentes de un dispositivo de multiples entradas y de una unica salida.
17.

El sistema de la reivindicaci6n 15, en el que el nodo de combinaci6n comprende el acoplamiento directo de unas salidas asociadas con los dispositivos primero y segundo.
18.

El sistema de la reivindicaci6n 15, que ademas comprende:

un circuito de autopolarizaci6n configurado para controlar una o mas polarizaciones de los dispositivos primero y segundo.
19.

El sistema de la reivindicaci6n 15, que ademas comprende:

uno o mas detectores de proceso configurados para compensar las variaciones de proceso en los dispositivos primero y segundo.