ES2605176T3 - Procedimiento y aparato para reducir la corriente de fugas en formaciones de memoria - Google Patents

Procedimiento y aparato para reducir la corriente de fugas en formaciones de memoria Download PDF

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Abstract

Un circuito integrado que comprende: una formación de memoria (150) que comprende una pluralidad de filas y una pluralidad de columnas de celdas de memoria (152); una pluralidad de líneas de bits acopladas a la pluralidad de columnas de celdas de memoria, teniendo las líneas de bits vías desconectadas a una fuente de alimentación durante una modalidad de espera para la formación de memoria; y caracterizado por: al menos un interruptor de cabecera (210) acoplado entre la fuente de alimentación y la formación de memoria, estando el al menos un interruptor de cabecera, durante la modalidad de espera, encendido o apagado, en función de si se desea o no la retención de datos por parte de las celdas de memoria (152).

Description

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DESCRIPCION
Procedimiento y aparato para reducir la corriente de fugas en formaciones de memoria ANTECEDENTES
I. Campo
La presente divulgacion se refiere, en general, a la electronica y, mas especfficamente, a tecnicas para reducir la corriente de fugas en formaciones de memoria.
II. Antecedentes
La tecnologfa de fabricacion de circuitos integrados (IC) mejora continuamente y, como resultado, el tamano de los transistores sigue disminuyendo. Esto permite la fabricacion de mas transistores y circuitos mas complicados en un troquel de IC o, alternativamente, la utilizacion de un troquel mas pequeno para un circuito dado. Un tamano mas pequeno de los transistores tambien da soporte a una velocidad de funcionamiento mas rapida y proporciona otros beneficios.
Para la tecnologfa de semiconductor de oxido metalico complementario (CMOS), que es ampliamente utilizada para circuitos digitales y algunos circuitos analogicos, una cuestion importante en la reduccion de tamano de los transistores es la corriente de fugas. Una geometrfa de transistores mas pequenos da como resultado un campo electrico (campo E) mas alto, que tensiona un transistor y provoca la ruptura de oxido. Para disminuir el campo E, a menudo se utiliza un menor voltaje de fuente de alimentacion para los transistores de geometrfa mas pequena. Desafortunadamente, el menor voltaje de la fuente de alimentacion tambien aumenta el retardo de los transistores, que no es deseable para los circuitos de alta velocidad. Para reducir el retardo y mejorar la velocidad de funcionamiento, se reduce el voltaje de umbral (Vt) de los transistores. El voltaje de umbral es el voltaje al que se encienden los transistores. Sin embargo, el menor voltaje de umbral y la geometrfa de transistores mas pequena dan como resultado una mayor corriente de fugas, que es la corriente que atraviesa un transistor cuando esta apagado.
La corriente de fugas es mas problematica a medida que la tecnologfa CMOS se reduce a escalas mas pequenas. Esto se debe a que la corriente de fugas aumenta a un ritmo elevado con respecto a la disminucion de tamano de los transistores. Por otra parte, la corriente de fugas es una cuestion importante para los dispositivos portatiles, tales como telefonos celulares, asistentes digitales personales (PDA), ordenadores portatiles, etc. La corriente de fugas consume energfa de la baterfa y reduce el tiempo de espera para dispositivos portatiles que utilizan baterfas.
La reduccion de la corriente de fugas sin sacrificar demasiado el rendimiento es un reto importante en los disenos de CMOS, especialmente cuando la tecnologfa de los IC se reduce a escalas mas pequenas. La reduccion de la corriente de fugas es especialmente retadora para las formaciones de memoria, que se utilizan comunmente en muchos dispositivos electronicos. Una formacion de memoria tiene muchas filas y muchas columnas de celdas de memoria para almacenar datos, y puede tener muchas vfas de corriente de fugas. Cada via de corriente de fugas deberfa abordarse con el fin de lograr una corriente de fugas baja para la formacion de memoria.
El documento US2004223396 divulga un dispositivo de memoria de semiconductores dinamico, capaz de reducir la corriente de espera. En una modalidad de espera, en la que solo se realiza una operacion de actualizacion, una senal de precarga / ecualizacion se activa solo durante un periodo predeterminado antes de que se active una lfneas de palabras, con el fin de precargar un par de lfneas de bits, a un voltaje que sea la mitad de un voltaje de lfnea inmediatamente antes de que se active la lfneas de palabras. En la modalidad de espera, el par de lfneas de bits esta aislado electricamente de un regulador que genera un voltaje que es la mitad del voltaje de lfnea, a excepcion del periodo predeterminado anterior, evitando de este modo el flujo de la corriente de fugas entre los mismos, incluso si se produce un defecto en el que se cortocircuita la lfnea de palabras con las lfneas de bits.
En el documento US2004145959, los datos que indican si existe o no un defecto de cortocircuito en un bloque de memoria, se han programado en un circuito de programa de fusible. De acuerdo a los datos de programa de fusible y a una senal de instruccion de modalidad, la relacion de correspondencia, entre una senal de seleccion de bloque y una correspondiente senal de instruccion de aislamiento de lfnea de bits, es conmutada mediante un circuito que genera la senal de instruccion de aislamiento de lfnea de bits en una modalidad especffica. Se hace posible aislar el bloque de memoria, en el que existe una via de corriente de fugas, de una correspondiente banda amplificadora de deteccion en una modalidad de funcionamiento especffica. El consumo de corriente, al menos en un estado de espera, se reduce.
En el documento US2004042325, en el cual se basa el preambulo, se enciende una pluralidad de p-MOSFET conectados a una lfnea de fuente de alimentacion para precargar las lfneas de bits. Una senal de cancelacion de precarga, generada por un circuito NOR y un inversor, realiza el control de precarga para apagar los p-MOSFET, para fijar las lfneas de bits en un estado flotante durante el periodo de una modalidad de espera, o encender los p-MOSFET para precargar las lfneas de bits durante el periodo de una modalidad de lectura o modalidad de escritura.
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RESUMEN
Las tecnicas para la reduccion de la corriente de fugas en formaciones de memoria se describen en el presente documento. Una formacion de memoria comprende multiples filas y multiples columnas de celdas de memoria. Las lineas de bits estan acopladas a las columnas de celdas de memoria, y las lfneas de palabras estan acopladas a las filas de celdas de memoria. Las lfneas de bits tienen trayectos desconectados a una fuente de alimentacion y flotan durante una modalidad de espera para la formacion de memoria. Las lfneas de bits se pueden hacer flotar apagando todos los transistores acoplados entre la fuente de alimentacion y las lfneas de bits.
Las lfneas de bits se pueden acoplar a (i) circuitos de precarga utilizados para precargar las lfneas de bits con el valor logico alto antes de cada operacion de lectura o escritura, (ii) transistores de paso utilizados para acoplar las lfneas de bits a los amplificadores de deteccion para las operaciones de lectura y (iii) transistores de aumento en los controladores utilizados para controlar las lfneas de bits para las operaciones de escritura. Los circuitos de precarga, los transistores de paso y los transistores de aumento pueden ser todos apagados durante la modalidad de espera. Las lfneas de palabras pueden fijarse en un nivel logico predeterminado para desconectar las celdas de memoria de las lfneas de bits durante la modalidad de espera. Las celdas de memoria pueden desconectarse de la fuente de alimentacion mediante al menos un interruptor de cabecera durante la modalidad de espera, por ejemplo, si no se necesita la retencion de datos por parte de las celdas de memoria.
Se describen en mas detalle a continuacion diversos aspectos y caracterfsticas de la divulgacion.
BREVE DESCRIPCION DE LOS DIBUJOS
La FIG. 1 muestra un diagrama de bloques de un dispositivo de memoria.
Las FIGs. 2 y 3 muestran diagramas esquematicos de dos disenos de una formacion de memoria y un circuito de entrada / salida (E/S).
La FIG. 4 muestra un diagrama esquematico de un controlador de lfneas de palabras.
La FIG. 5 muestra un proceso para poner una formacion de memoria en una modalidad de espera.
La FIG. 6 es un diagrama de bloques de un dispositivo inalambrico.
DESCRIPCION DETALLADA
Las tecnicas para la reduccion de la corriente de fugas en formaciones de memoria se describen en el presente documento. Las formaciones de memoria pueden ser para memoria de acceso aleatorio (RAM), RAM estatica (SRAM), RAM dinamica (DRAM), DRAM sfncrona (SDRaM), RAM de video (VRAM), RAM grafica sfncrona (SGRAM), memoria de solo lectura (ROM), memoria flash, etc. Las formaciones de memoria pueden ser parte de dispositivos de memoria independientes o pueden estar integradas dentro de otros dispositivos, por ejemplo, procesadores.
La FIG. 1 muestra un diagrama de bloques de un diseno de un dispositivo de memoria 100 con baja corriente de fugas. El dispositivo de memoria 100 incluye un cerrojo de direcciones 110, un decodificador de direcciones y controladores de lfneas de palabras 120, una formacion de memoria 150, un generador de senales de control 160 y un circuito de E/S 170. La formacion de memoria 150 tambien se conoce como formacion nuclear.
La formacion de memoria 150 incluye M filas y N columnas de celdas de memoria 152, en donde tanto M como N pueden tener cualquier valor. Una celda de memoria es un circuito que puede almacenar un valor de datos y puede implementarse con varios disenos de circuitos. Las M filas de celdas de memoria se seleccionan mediante las M lfneas de palabras WL1 a WLM. Las N columnas de celdas de memoria estan acopladas a las N lfneas de bits diferenciales BL1 y BL1b a BLN y BLNb.
El cerrojo de direcciones 110 recibe una direccion de una celda de memoria o un bloque de celdas de memoria a las que acceder, y bloquea la direccion. El decodificador de direcciones 120 recibe la direccion bloqueada y puede generar una direccion de fila en base a la direccion recibida. El decodificador de direcciones 120 puede a continuacion realizar pre-decodificacion en la direccion de fila y proporcionar senales pre-decodificadas que indican una lfnea de palabras especffica para activar o afirmar. Los controladores de lfneas de palabras 120 reciben las senales pre-decodificadas y controlan una lfnea de palabras especffica, segun lo indicado por las senales pre-decodificadas, de modo que pueda accederse a la fila deseada de celdas de memoria.
El circuito de E/S 170 incluye varios circuitos para la lectura de datos de las celdas de memoria 152 y la escritura de datos en las celdas de memoria. Por ejemplo, el circuito de E/S 170 incluye un amplificador de deteccion y un almacen temporal de salida de datos para cada lfnea de bits diferencial, para leer datos de las celdas de memoria acopladas a esa lfnea de bits. El circuito de E/S 170 incluye ademas un cerrojo de datos y controladores de entrada de datos para cada lfnea de bits diferencial, para escribir datos en las celdas de memoria acopladas a esa lfnea de bits.
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El generador de senales de control 160 recibe una senal de reloj externa CLK y genera senales de control utilizadas para controlar el funcionamiento del dispositivo de memoria 100. Por ejemplo, el generador 160 puede generar senales de control utilizadas para operaciones de lectura y escritura.
El dispositivo de memoria 100 puede fabricarse con un proceso de CMOS de sub-micrones profundos. La corriente de fugas para el dispositivo de memoria 100 puede provenir de los siguientes orfgenes:
• formacion de memoria 150 - incluye celdas de memoria y lfneas de bits, y
• circuitos perifericos - incluyen circuitos distintos a la formacion de memoria 150, por ejemplo, un generador de senales de control 160, el circuito de E/S 170, etc.
La corriente de fugas a traves de los circuitos perifericos puede reducirse de varias maneras. En un diseno, los circuitos perifericos pueden implementarse tanto con (i) transistores de Vt bajo, para las secciones donde se desea un alto rendimiento, como con (ii) transistores de Vt alto, para las secciones donde se desea una corriente de fugas baja y no sea necesario un rendimiento alto. En otro diseno, pueden utilizarse transistores de Vt bajo para los circuitos perifericos y pueden utilizarse transistores de Vt alto como interruptores de pie para conectar o desconectar los circuitos perifericos a la toma a tierra del circuito. En una modalidad funcional / operativa, los interruptores de pie pueden encenderse, y los circuitos perifericos pueden funcionar de manera normal. En una modalidad de espera, los interruptores de pie pueden apagarse, y la corriente de fugas a traves de los circuitos perifericos puede estar limitada por la corriente de fugas a traves de los interruptores de pie. Se pueden utilizar transistores de Vt alto para los interruptores de pie, para reducir la corriente de fugas a traves de los circuitos perifericos.
La corriente de fugas a traves de la formacion de memoria 150 tambien puede reducirse de varias maneras. En primer lugar, la fuente de alimentacion para las celdas de memoria puede desconectarse con interruptores de cabecera durante la modalidad de espera, lo cual puede reducir la corriente de fugas a traves de las celdas de memoria. En segundo lugar, la corriente de fugas a traves de las celdas de memoria mediante las lfneas de bits se puede reducir mediante flotacion de las lfneas de bits durante la modalidad de espera, como se describe a continuacion.
En general, un interruptor de cabecera y/o un interruptor de pie se pueden utilizar para un circuito dado, para reducir la corriente de fugas. Puede ser deseable utilizar interruptores de cabecera para la formacion de memoria 150, para mejorar el rendimiento. La intensidad de reduccion es un factor importante para el rendimiento de la lectura / escritura. Anadir interruptores de pie en serie con transistores de reduccion dentro de las celdas de memoria puede afectar a la intensidad de reduccion y mellar el rendimiento. Pueden utilizarse interruptores de cabecera para la formacion de memoria, con el fin de minimizar el impacto en la intensidad de reduccion Puede ser deseable utilizar interruptores de pie para circuitos perifericos, ya que los interruptores del pie pueden implementarse con menos area de troquel de IC que los interruptores de cabecera. En general, pueden utilizarse interruptores de cabecera o interruptores de pie, o ambos, para la formacion de memoria 150. Tambien pueden utilizarse interruptores de cabecera o interruptores de pie, o ambos, para circuitos perifericos. Para mayor claridad, la siguiente descripcion supone que se utilizan interruptores de cabecera para la formacion de memoria 150 y que se utilizan interruptores de pie para circuitos perifericos.
La FIG. 2 muestra un diagrama esquematico de una formacion de memoria 150a y un circuito de E/S 170a, que es un diseno de la formacion de memoria 150 y del circuito de E/S 170, respectivamente, en la FIG. 1. Para mayor claridad, solo se muestra una celda de memoria 152, una lfnea de palabras WLm y una lfnea de bits diferencial BLx y BLxb en la FIG. 2, donde m e {1, ..., M} y x e {1, ..., N}. Tambien para mayor claridad, se muestran los circuitos de lectura / escritura para una sola lfnea de bits en la FIG. 2.
En el diseno mostrado en la FIG. 2, un transistor de efecto de campo de canal P (P-FET) 210 se utiliza como un interruptor de cabecera para la celda de memoria 152. El P-FET 210 tiene su compuerta que recibe una senal de reposo SLP1, su drenaje acoplado a una fuente de alimentacion Vddx y su origen que proporciona un voltaje de alimentacion Vddc a la celda de memoria 152. La senal SLP1 esta en un valor logico bajo cuando el dispositivo de memoria 100 esta en la modalidad funcional. En la modalidad de espera, la senal SLP1 puede fijarse en el valor logico bajo para retener los datos almacenados en la celda de memoria 152, o en el valor logico alto para reducir la corriente de fugas a traves de la celda de memoria 152. De este modo, puede activarse el P-FET 210 durante la modalidad funcional, y puede activarse o desactivarse durante la modalidad de espera, en funcion de si se desea o no la retencion de datos mediante la celda de memoria 152. En general, la formacion de memoria 150a puede incluir cualquier numero de interruptores de cabecera, por ejemplo, un interruptor de cabecera para toda la formacion de memoria, un interruptor de cabecera para cada columna de celdas de memoria, un interruptor de cabecera para cada fila de celdas de memoria, un interruptor de cabecera para cada celda de memoria, un interruptor de cabecera para cada grupo de celdas de memoria, etc. Los interruptores de cabecera pueden implementarse con transistores de Vt alto para lograr una corriente de fugas baja.
En el diseno mostrado en la FIG. 2, para cada lfnea de bits, el circuito de E/S 170a incluye un circuito de precarga 220, un multiplexor de lectura / escritura (Mux) 230, un circuito de escritura 240 y un circuito de lectura 250. El circuito de precarga 220 precarga las lfneas BLx y BLxb con el valor logico alto antes de cada operacion de lectura y escritura. Un multiplexor 230 acopla las lfneas BLx y BLxb al circuito de escritura 240 para operaciones de escritura y al circuito de
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lectura 250 para operaciones de lectura. Para una operacion de escritura, el circuito de escritura 240 controla las lineas BLx y BLxb para escribir un valor de datos de entrada Din en una celda de memoria seleccionada 152. Para una operacion de lectura, el circuito de lectura 250 amplifica la diferencia de voltaje entre las lineas BLx y BLxb, que son controladas por una celda de memoria seleccionada. El circuito de lectura 250 detecta a continuacion un valor logico (por ejemplo, alto o bajo) para el voltaje amplificado y proporciona el valor logico detectado.
El circuito de precarga 220 incluye dos P-FET 222a y 222b de precarga para las lineas BLx y BLxb, respectivamente, y un P-FET 224 de ecualizacion. Los P-FET 222a y 222b tienen sus compuertas acopladas entre si, y a una senal de precarga, sus orfgenes acoplados a la fuente de alimentacion Vddx y sus drenajes acoplados a las lineas BLx y BLxb, respectivamente. El P-FET 224 tiene su compuerta acoplada a la senal de precarga, su origen acoplado a la lfnea BLx y su drenaje acoplado a la lfnea BLxb. Una lfnea (ya sea BLx o BLxb) esta en el valor logico bajo y la otra lfnea (ya sea BLxb o BLx) esta en el valor logico alto antes de una operacion de precarga. El P-FET 224 conecta las lineas BLx y BLxb entre sf durante la operacion de precarga y permite que tanto el P-FET 222a como el 222b aumenten la lfnea que se encuentra en el valor logico bajo hasta el valor logico alto.
El multiplexor 230 incluye los N-FET 232a y 232b y los P-FET 234a y 234b. Los N-FET 232a y 232b tienen sus compuertas acopladas entre sf, y a una senal de escritura ZW, sus drenajes acoplados a las lineas BLx y BLxb, respectivamente, y sus orfgenes acoplados al circuito de escritura 240. Los P-FET 234a y 234b tienen sus compuertas acopladas entre si, y a una senal de lectura ZR, sus orfgenes acoplados a las lineas de BLx y BLxb, respectivamente, y sus drenajes acoplados al circuito de lectura 250.
Para una operacion de escritura, la senal ZW esta en el valor logico alto durante un cierto tiempo, y los N-FET 232a y 232b estan encendidos y acoplan las lineas BLx y BLxb al circuito de escritura 240. La senal ZR esta en el valor logico alto durante toda la operacion de escritura, y los P-FET 234a y 234b estan apagados y afslan el circuito de lectura 250 de las lineas BLx y BLxb. Las lineas BLx y BLxb estan inicialmente precargadas con el valor logico alto, y la lfnea BLx o BLxb es llevada a partir de entonces a un valor logico bajo para escribir en la celda de memoria 152. Los N-FET 232a y 232b son mejores en el paso de los valores logicos bajo / cero que los P-FET.
Para una operacion de lectura, la senal ZR esta en el valor logico bajo durante un cierto tiempo, y los P-FET 234a y 234b estan encendidos y acoplan las lineas BLx y BLxb al circuito de lectura 250. La senal ZW esta en el valor logico bajo durante toda la operacion de lectura, y los N-FET 232a y 232b se apagan y afslan el circuito de escritura 240 de las lineas BLx y BLxb. Las lineas BLx y BLxb estan inicialmente precargadas con el mismo alto voltaje y posteriormente son separadas por la celda de memoria seleccionada 152. Los P-FET 234a y 234b son mejores en el paso de alto voltaje o del valor logico uno, en cualquiera de las lineas BLx o BLxb, que los N-FET.
El circuito de escritura 240 incluye los controladores 242a y 242b para las lineas BLx y BLxb, respectivamente, logica del controlador de escritura 248 y un N-FET 249 que se utiliza como un interruptor de pie. Cada controlador 242 incluye un P-FET 244 acoplado en una configuracion apilada con un N-FET 246. El N-FET 246a tiene su origen acoplado a una toma a tierra virtual Vssp, recibiendo su compuerta una senal de control Vn1 desde la logica 248, y su drenaje acoplado al drenaje del P-FET 244a. El P-FET 244a tiene su compuerta que recibe una senal de control Vp1 desde la logica 248 y su origen acoplado a la fuente de alimentacion Vddx. Los FET 244b y 246b estan acoplados de la misma manera que los FET 244a y 244b, y reciben las senales de control Vp2 y Vn2, respectivamente, desde la logica 248. Los drenajes de los FET 244a y 246a estan acoplados a la lfnea BLx, y los drenajes de los FET 244b y 246b estan acoplados a la lfnea BLxb. El N-FET 249 tiene su origen acoplado a la toma a tierra del circuito, recibiendo su compuerta una senal SLP2, y proporcionando su drenaje una toma a tierra virtual Vssp. La senal SLP2 esta en el valor logico alto durante la modalidad funcional y en el valor logico bajo durante la modalidad de espera, que es lo opuesto a la senal SLP1. El N-FET 249 puede implementarse con un transistor de alto Vt para lograr una corriente de fugas baja. La logica 248 recibe los datos Din y la senal SLP2 y genera las senales de Vp1 y Vn1 para los FET 244a y 246a, respectivamente, y las senales de Vp2 y Vn2 para los FET 244b y 246b, respectivamente.
El circuito de lectura 250 incluye un circuito de precarga 252 y un amplificador (Amp) de deteccion 254. El circuito de precarga 252 precarga las entradas del amplificador de deteccion 254 con el valor logico alto antes de cada operacion lectura. El circuito de precarga 252 puede implementarse con tres P-FET acoplados de la misma manera que el circuito de precarga 220. El amplificador de deteccion 254 detecta la diferencia de voltaje entre las lineas BLx y BLxb y proporciona el valor logico detectado.
El generador de senales de control 160 puede estar acoplado a un interruptor de pie implementado con un N-FET 260. El N-FET 260 tiene su fuente acoplada a la toma a tierra del circuito, recibiendo su compuerta la senal SLP2, y proporcionando su drenaje una toma a tierra virtual Vssp para el generador 160. El generador 160 puede generar varias senales de control, como la senal ZW para los N-FET 232a y 232b, la senal ZR para los P-FET 234a y 234b, una senal de reloj de controlador de entrada de datos (WCLK), utilizada para operaciones de escritura, y una senal de habilitacion de amplificador de deteccion (SEN) que se utiliza para operaciones de lectura.
El generador de senales de control 160 puede activarse o desactivarse mediante el interruptor de pie implementado con el N-FET 260. Durante la modalidad de espera, el N-FET 260 puede apagarse, la toma a tierra virtual Vssp puede flotar entre la fuente de alimentacion Vddx y la toma a tierra del circuito, y las senales de control desde el generador
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160 pueden aumentar lentamente hacia la fuente de alimentacion Vddx. En consecuencia, los circuitos que conffan en que sus senales de control esten en el valor logico bajo para la desactivacion, no pueden recibir el valor logico bajo durante la modalidad de espera. Por ejemplo, los N-FET 232a y 232b conffan en que la senal ZW este en el valor logico bajo para apagarse. Dado que la senal ZW puede flotar entre Vddx y la toma a tierra del circuito durante la modalidad de espera, los N-FET 232a y 232b pueden flotar durante la modalidad de espera.
Como se muestra en la FIG. 2, los interruptores de cabecera pueden ser utilizados para las celdas de memoria 152 en la formacion de memoria 150. Los interruptores de pie se pueden utilizar para los circuitos perifericos tales como el circuito de escritura 240, el generador de senales de control 160, etc.
Como tambien se muestra en la FIG. 2, puede haber varias vfas de corriente de fugas a traves de la celda de memoria 152, mediante las lfneas de bits BLx y BLxb. Una primera via de corriente de fugas puede ser desde el circuito de precarga 220, mediante las lfneas de bits y a traves de la celda de memoria 152. Una segunda via de corriente de fugas puede ser desde los controladores 242a y 242b, mediante las lfneas de bits y a traves de la celda de memoria 152. Una tercera via de corriente de fugas puede ser desde el circuito de precarga 252, mediante las lfneas de bits y a traves de la celda de memoria 152. Todas estas vfas de corriente de fugas pueden desconectarse por flotacion de las lfneas de bits durante la modalidad de espera.
La Tabla 1 enumera las acciones a realizar para flotar las lfneas de bits BLx y BLxb, para el diseno que se muestra en la FIG. 2.
Tabla 1
Accion
Ajuste de la senal de control
Desactivar el circuito de precarga 220
Fijar la senal de precarga en el valor logico alto
Desactivar los P-FET 234a y 234b en el multiplexor 230
Fijar la senal ZR en el valor logico alto
Desactivar los P-FET 244a y 244b en el circuito de escritura 240
Fijar las senales de Vp1 y Vp2 en el valor logico alto
Durante la modalidad funcional, los P-FET 222a, 222b y 224 dentro del circuito de precarga 220 se encienden antes de cada operacion de lectura o escritura para precargar las lfneas de bits BLx y BLxb con el valor logico alto. Una compuerta NAND 226 recibe una senal PRE y la senal SLP2 y genera la senal de precarga para los P-FET 222a, 222b y 224. La senal PRE esta en el valor logico bajo para cada operacion de lectura o escritura, y esta en el valor logico alto en otros momentos. Durante la modalidad funcional, la senal de SLP2 esta en el valor logico alto, y la senal de precarga es una version invertida de la senal PRE. Durante la modalidad de espera, la senal SLP2 esta en el valor logico bajo, la senal de precarga esta en el valor logico alto, y los P-FET 222a, 222b y 224 son apagados por el valor logico alto en la senal de precarga. De este modo, el circuito de precarga 220 es desactivado por la senal de precarga durante la modalidad de espera.
Durante la modalidad funcional, los P-FET 234a y 234b dentro del multiplexor 230 pueden encenderse para operaciones de lectura y apagarse para operaciones de escritura. Durante la modalidad de espera, los P-FET 234a y 234b pueden desactivarse mediante la aplicacion del valor logico alto en la senal ZR. El generador 160 puede ser capaz de generar el valor logico alto en la senal ZR, incluso cuando el N-FET 260 esta apagado en la modalidad de espera, ya que la fuente de alimentacion Vddx esta disponible para el generador 160. Dado que los N-FET 234a y 234b pueden apagarse durante la modalidad de espera, tal vez no sea necesario desactivar el circuito de precarga 252. Sin embargo, el circuito de precarga 252 puede ser desactivado durante la modalidad de espera para reducir aun mas la corriente de fugas.
Durante la modalidad funcional, los N-FET 232a y 232b dentro del multiplexor 230 pueden encenderse para operaciones de escritura y apagarse para las operaciones de lectura. Los P-FET 244a y 244b dentro del circuito de escritura 240 pueden encenderse durante una fase de precarga de un ciclo de escritura para llevar las lfneas BLx y BLxb al valor logico alto. Durante una fase de escritura del ciclo de escritura, el controlador 242a lleva la lfnea BLx al valor logico bajo o alto, en funcion del valor Din, y el controlador 242b lleva la lfnea BLxb al valor logico alto o bajo, en funcion del valor Din. Durante la modalidad de espera, los N-FET 232a y 232b pueden flotar debido a que el valor logico bajo no es alcanzable por la senal ZW con el N-FET 260 apagado. Los P-FET 244a y 244b dentro del circuito de escritura 240 pueden apagarse durante la modalidad de espera para asegurar que no haya ninguna via de corriente de fugas desde los controladores 242a y 242b, mediante las lfneas de bits BLx y BLxb, a traves de la celda de memoria 152. La logica 248 puede ser capaz de generar el valor logico alto en las senales de Vp1 y Vp2 para los P-FET 244a y 244b, respectivamente, incluso cuando el N-FET 249 esta apagado en la modalidad de espera, ya que la fuente de alimentacion Vddx esta disponible para la logica 248.
La FIG. 3 muestra un diagrama esquematico de una formacion de memoria 150b y un circuito de E/S 170b, que es otro diseno de la formacion de memoria 150 y del circuito de E/S 170, respectivamente, en la FIG. 1. Para mayor claridad, solo una celda de memoria 152, una lfnea de palabras WLm, una lfnea de bits diferencial BLx y BLxb, y circuitos de
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lectura / escritura para una linea de bits, se muestran en la FIG. 3.
En el diseno mostrado en la FIG. 3, el P-FET 210 se utiliza como un interruptor de cabecera para la celda de memoria 152. La celda de memoria 152 incluye un par de inversores de acoplamiento cruzado 312a y 312b y un par de N-FET 318a y 318b que se utilizan como transistores de paso. Cada inversor 312 esta formado por un P-FEt 314 y un N-FET 316. El N-FET 316 tiene su origen acoplado a la toma a tierra del circuito, su compuerta acoplada a la compuerta del P-FET 314, y su drenaje acoplado al drenaje del P-FET 314. El P-FET 314 tiene su origen acoplado al voltaje de alimentacion Vddc. El inversor 312a tiene su salida acoplada al nodo A y su entrada acoplada al nodo B. El inversor 312b tiene su salida acoplada al nodo B y su entrada acoplada al nodo A. El N-FET 318a tiene su drenaje acoplado al nodo A, su compuerta acoplada a la linea de palabras wLm, y su origen acoplado a la linea BLx. El N-FET 318b tiene su drenaje acoplado al nodo B, su compuerta acoplada a la linea de palabras WLm, y su origen acoplado a la linea BLxb.
Los inversores 312a y 312b almacenan un valor de datos mediante la retroalimentacion positiva. Si la celda de memoria 152 almacena el valor logico alto ("1"), el nodo A esta en el valor logico alto y el nodo B esta en el valor logico bajo. Si la celda de memoria 152 almacena el valor logico bajo ("0"), el nodo A esta en el valor logico bajo y el nodo B esta en el valor logico alto. Para una lectura de memoria, las lfneas BLx y BLxb son precargadas inicialmente con el valor logico alto por el circuito de precarga 220, a continuacion la linea de palabras WLm se afirma en el valor logico alto, y los N-FET 318a y 318b se encienden. Si la celda de memoria 152 almacena el valor logico alto, la linea BLx es cargada por el inversor 312a mediante el N-FET 318a, y la linea BLxb es descargada por el inversor 312b mediante el N-FET 318b. Lo contrario es cierto si la celda de memoria 152 almacena el valor logico bajo.
Para una escritura en memoria, las lfneas BLx y BLxb son precargadas inicialmente con el valor logico alto por el circuito de precarga 220. A continuacion, la linea de palabras WLm se afirma en el valor logico alto, y los N-FET 318a y 318b se encienden. Para escribir el valor logico alto ("1") en la celda de memoria 152, la linea BLx se lleva al valor alto y fuerza al nodo A hacia el valor logico alto mediante el N-FET 318a, y la linea BLxb se lleva al valor bajo y fuerza al nodo B hacia el valor logico bajo mediante el N-FET 318b. Lo contrario es cierto cuando se escribe el valor logico bajo en la celda de memoria 152.
Durante la modalidad de espera, el P-FET 210 puede apagarse, y el voltaje de alimentacion Vddc puede entonces caer hasta un voltaje intermedio, determinado por la corriente de fugas a traves del P-FET 210 y la corriente de fugas a traves de todas las celdas de memoria acopladas al P-FET 210. Los inversores 312a y 312b se pueden aislar de las lfneas de bits BLx y BLxb llevando la linea de palabras WLm al valor logico bajo, lo cual luego apagara los N-FET 318a y 318b.
El circuito de E/S 170b incluye el circuito de precarga 220, el multiplexor 230, el circuito de escritura 240 y el circuito de lectura 250 para cada linea de bits. El circuito de escritura 240 incluye los controladores 242a y 242b para las lfneas BLx y BLxb, respectivamente, la logica de controlador de escritura 248 y el N-FET 249. Dentro de la logica 248, un inversor 340 recibe los datos Din y proporciona un Din invertido. Una compuerta NAND 342a recibe la salida del inversor 340 y la senal de WCLK en dos entradas y proporciona un Din bloqueado. Una compuerta NAND 342b recibe los datos Din y la senal WCLK en dos entradas y proporciona un Din invertido bloqueado. Una compuerta NAND 344a recibe la salida de la compuerta NAND 342a y la senal de SLP2 en dos entradas y proporciona la senal de Vp1 para el P-FET 244a. Un inversor 346a recibe la salida de la compuerta NAND 342a y proporciona la senal de Vn1 para el N-FET 246a. Una compuerta NAND 344b recibe la salida de la compuerta NAND 342b y la senal SLP2 en dos entradas y proporciona la senal de Vp2 para el P-FET 244b. Un inversor 346b recibe la salida de la compuerta NAND 342b y proporciona la senal de Vn2 para el N-FET 246b.
Durante la modalidad funcional, la senal SLP2 esta en el valor logico alto, la compuerta NAND 342a proporciona el Din bloqueado, la compuerta NAND 344a enciende el P-FET 244a para aumentar la linea BLx si Din es el valor logico alto, y el inversor 346a activa el N-FET 246a para reducir la linea BLx si Din es el valor logico bajo. La compuerta NAND 342b proporciona el Din invertido bloqueado; la compuerta 344b enciende el P-FET 244b para aumentar la linea BLxb si Din es el valor logico bajo, y el inversor 346b enciende el N-FET 246b para reducir la linea BLxb si Din es el valor logico alto. Durante la modalidad de espera, la senal SLP2 esta en el valor logico bajo, la senal de Vp1 de la compuerta NAND 344a esta en el valor logico alto, y el P-FET 244a esta apagado. La senal de Vp2 de la compuerta NAND 344b tambien esta en el valor logico alto, y el P-FET 244b tambien esta apagado. De este modo, las compuertas NAND 344a y 344b apagan los P-FET 244a y 244b durante la modalidad de espera y permiten que los P-FET 244a y 244b se enciendan o apaguen durante la modalidad funcional. Los N-FET 246a y 246b, los inversores 340, 346a y 346b, y las compuertas nAnD 342a, 342b, 344a y 344b estan todos acoplados a la toma a tierra virtual Vssp desde el N-FET 249 y, por lo tanto, flotan durante la modalidad de espera.
La FIG. 4 muestra un diagrama esquematico de un diseno de un circuito controlador 410 dentro de los controladores de lfneas de palabras 120 en la FIG. 1. El circuito controlador 410 controla la linea de palabras WLm en las FIGs. 2 y 3. Dentro del circuito controlador 410, un controlador de lfneas de palabras 412 recibe senales pre-decodificados y controla la linea de palabras WLm cuando es seleccionada por las senales pre-decodificadas. Un P-FET 414 implementa un interruptor de cabecera para el controlador de lfneas de palabras 412. Un controlador de lfneas de palabras 412 puede incluir multiples etapas, se pueden utilizar interruptores de pie para todas las etapas excepto para
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la etapa final / de salida, y se puede utilizar un interruptor de cabecera para la etapa final / de salida. Un N-FET 416 implementa un transistor de reduccion y tiene su origen acoplado a la toma a tierra del circuito, recibiendo su compuerta una serial de SLP2b, y su drenaje acoplado a la lfnea de palabras WLm. La serial SLP2b es una version invertida de la senal SLP2. Durante la modalidad funcional, la senal SLP2b esta en el valor logico bajo, el interruptor de cabecera P-FET 414 esta activado, y el N-FET de reduccion 416 esta apagado. Durante la modalidad de espera, la senal SLP2b esta en el valor logico alto, el interruptor de cabecera P-FET 414 esta apagado, y el N-FET de reduccion 416 esta encendido y lleva la lfnea de palabras WLm al valor logico bajo.
Las FIGs. 2, 3 y 4 muestran disenos especfficos de los diversos bloques dentro del dispositivo de memoria 100. En un diseno, pueden utilizarse interruptores de cabecera y/o interruptores de pie para la formacion de memoria 150, para reducir la corriente de fugas durante la modalidad de espera. En este diseno, las celdas de memoria en la formacion de memoria 150 pueden implementarse con transistores de bajo Vt para lograr un alto rendimiento, y los interruptores de cabecera y/o los interruptores de pie se pueden usar para reducir la corriente de fugas. En otro diseno, la formacion de memoria 150 puede acoplarse directamente entre la fuente de alimentacion Vddx y la toma a tierra del circuito, sin utilizar interruptores de cabecera o interruptores de pie. En este diseno, las celdas de memoria en la formacion de memoria 150 pueden implementarse con transistores de Vt alto para reducir la corriente de fugas. En ambos disenos, las lfneas de palabras pueden mantenerse en el valor logico bajo durante la modalidad de espera, con el fin de reducir la corriente de fugas a traves de las celdas de memoria durante la modalidad de espera.
En un diseno, el circuito de precarga 220 puede estar acoplado a la fuente de alimentacion Vddx directamente, por ejemplo, como se muestra en las FIGs. 2 y 3. En este diseno, los P-FET 222a, 222b y 224 dentro del circuito de precarga 220 pueden apagarse durante la modalidad de espera mediante la aplicacion del valor logico alto en la senal de precarga. En otro diseno, el circuito de precarga 220 puede estar acoplado a la fuente de alimentacion Vddx mediante un interruptor de cabecera, que puede implementarse de la misma manera que el P-FET 210. En este diseno, el interruptor de cabecera para el circuito de precarga 220 puede apagarse durante la modalidad de espera, y la senal de precarga puede estar en cualquier nivel logico.
En un diseno, los N-FET 234a y 234b dentro del multiplexor 230 estan apagados durante la modalidad de espera, como se ha descrito anteriormente. En otro diseno, el circuito de precarga 252 puede desactivarse durante la modalidad de espera, por ejemplo, de la misma manera que el circuito de precarga 220.
Los FET que se apagan durante la modalidad de espera (por ejemplo, los P-FET 222a, 222b y 224 dentro del circuito de precarga 220, los P-FET 234a y 234 dentro del multiplexor 230 y los P-FET 244a y 244b dentro del circuito de escritura 240) pueden implementarse de manera que reduzcan la corriente de fugas. Por ejemplo, estos FET pueden implementarse con transistores de Vt alto si no se requiere velocidad alta de funcionamiento. Alternativa o adicionalmente, estos FET pueden implementarse con longitudes mas largas para reducir la corriente de fugas.
La FIG. 5 muestra un diseno de un proceso 500 para poner una formacion de memoria en una modalidad de espera. La formacion de memoria comprende una pluralidad de filas y una pluralidad de columnas de celdas de memoria. Una pluralidad de lfneas de bits estan acopladas a la pluralidad de columnas de celdas de memoria, y una pluralidad de lfneas de palabras estan acopladas a la pluralidad de filas de celdas de memoria. Las lfneas de bits tienen vfas desconectadas a una fuente de alimentacion y flotan durante una modalidad de espera para la formacion de memoria. Esto puede conseguirse desactivando todos los transistores acoplados entre la fuente de alimentacion y las lfneas de bits durante la modalidad de espera.
Al menos un interruptor de cabecera, acoplado entre la fuente de alimentacion y la formacion de memoria, y/o al menos un interruptor de pie, acoplado entre la formacion de memoria y la toma a tierra del circuito, se pueden desactivar durante la modalidad de espera (bloque 512). Una pluralidad de circuitos de precarga para la pluralidad de lfneas de bits pueden desactivarse durante la modalidad de espera (bloque 514). Una pluralidad de transistores de paso (por ejemplo, los P-FET 234a y 234b), que se usan para acoplar la pluralidad de lfneas de bits a una pluralidad de amplificadores de deteccion para las operaciones de lectura, pueden apagarse durante la modalidad de espera (bloque 516). Los transistores de aumento (por ejemplo, los P-FEt 244a y 244b) en una pluralidad de controladores, que se utilizan para controlar la pluralidad de lfneas de bits para las operaciones de escritura, pueden tambien ser apagados durante la modalidad de espera (bloque 518). Las lfneas de palabras pueden fijarse en un nivel logico predeterminado (por ejemplo, el valor logico bajo) para desconectar las celdas de memoria de la pluralidad de lfneas de bits durante la modalidad de espera (bloque 520).
Uno o mas circuitos de control, o logicas (por ejemplo, el generador 160, la compuerta NAND 226 y la logica 248), se pueden utilizar para generar senales de control para los circuitos de precarga, los transistores de paso para operaciones de lectura, y los transistores de aumento para operaciones de escritura. Los circuitos de control, o logicas, pueden estar acoplados a la toma a tierra del circuito mediante uno o mas interruptores de pie y pueden proporcionar el valor logico alto para las senales de control durante la modalidad de espera.
Las tecnicas y formaciones de memoria descritas en este documento pueden utilizarse para diversas aplicaciones, tales como comunicacion inalambrica, computacion, trabajo en red, electronica personal, etc. Las formaciones de memoria pueden implementarse en dispositivos de memoria independientes o integrarse dentro de procesadores,
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procesadores de senales digitales (DSP), procesadores de ordenadores de conjunto de instrucciones reducido (RISC), procesadores de maquina RISC avanzados (ARM), procesadores graficos, unidades de procesamiento de graficos (GPU), controladores, microprocesadores, etc. A continuacion se describe un ejemplo de uso de las formaciones de memoria para un dispositivo de comunicacion inalambrica.
La FIG. 6 muestra un diagrama de bloques de un dispositivo inalambrico 600 en un sistema de comunicacion inalambrica. El dispositivo inalambrico 600 puede ser un telefono celular, un terminal, un equipo de mano, un PDA, un modem inalambrico, etc. El sistema de comunicacion inalambrica puede ser un sistema de acceso multiple por division de codigo (CDMA), un sistema global para comunicaciones moviles (GSM), etc.
El dispositivo inalambrico 600 es capaz de proporcionar una comunicacion bidireccional a traves de una via de recepcion y una via de transmision. En la via de recepcion, las senales transmitidas por las estaciones base son recibidas por una antena 612 y suministradas a un receptor (RCVR) 614. El receptor 614 acondiciona y digitaliza la senal recibida y proporciona muestras a una seccion digital 620 para su procesamiento adicional. En la via de transmision, un transmisor (TMTR) 616 recibe datos que se van a transmitir desde la seccion digital 620, procesa y acondiciona los datos, y genera una senal modulada, que se transmite a traves de la antena 612 a las estaciones base.
La seccion digital 620 incluye diversas unidades de procesamiento, interfaz y memoria, tales como, por ejemplo, un procesador de modem 622, un procesador de video 624, un controlador/procesador 626, un procesador de visualizacion 628, un ARM/DSP 632, un procesador de graficos 634, una memoria interna 636 y una interfaz de bus externo (EBI) 638. El procesador de modem 622 realiza el procesamiento para la transmision y recepcion de datos, por ejemplo, codificacion, modulacion, demodulacion y decodificacion. El procesador de video 624 realiza el procesamiento de contenido de video (por ejemplo, imagenes fijas, videos en movimiento y textos en movimiento) para aplicaciones de video, tales como la camara de video, la reproduccion de video y la videoconferencia. El controlador/procesador 626 puede dirigir el funcionamiento de diversas unidades dentro de la seccion digital 620. El procesador de visualizacion 628 realiza el procesamiento para facilitar la visualizacion de videos, graficos y textos en una unidad de visualizacion 630. El ARM/DSP 632 puede realizar diversos tipos de procesamiento para el dispositivo inalambrico 600. El procesador de graficos 634 realiza procesamiento de graficos, por ejemplo, para graficos, video-juegos, etc. La memoria interna 636 almacena los datos y/o instrucciones para diversas unidades dentro de la seccion digital 620. La EBI 638 facilita la transferencia de datos entre la seccion digital 636 (por ejemplo, la memoria interna 636) y una memoria principal 640.
Cada uno de los procesadores 622 a 634 puede incluir una memoria integrada, que puede implementarse como se ha descrito anteriormente. La memoria interna 636 y la memoria principal 640 tambien pueden implementarse como se ha descrito anteriormente. La seccion digital 620 puede implementarse con uno o mas circuitos integrados especfficos de aplicaciones (ASIC) y/o algun otro tipo de IC.
Las tecnicas y formaciones de memoria descritas en el presente documento pueden implementarse en varias unidades de hardware, tales como un IC de memoria, un ASIC, un DSP, un dispositivo de procesamiento de senales digitales (DSPD), un dispositivo logico programable (PLD), una formacion de compuertas programables en el terreno (FPGA), un controlador, un procesador y otros dispositivos electronicos. Las unidades de hardware pueden ser fabricadas en diferentes tecnologfas de proceso de IC, tales como CMOS, N-MOS, P-MOS, CMOS bipolar (Bi-CMOS), bipolar, etc. La tecnologfa CMOS puede fabricar tanto los N-FET como los P-FET en el mismo troquel de IC, mientras que la tecnologfa N-MOS solo puede fabricar los N-FET y la tecnologfa P-MOS solo puede fabricar los P-FET. Las unidades de hardware pueden fabricarse con cualquier tecnologfa de tamano de dispositivo, por ejemplo, 130 nanometros (nm), 90 nm, 65 nm, 30 nm, etc.
Un aparato de implementacion de las tecnicas descritas en el presente documento puede ser una unidad independiente o puede ser parte de un dispositivo. El dispositivo puede ser (i) un IC independiente, (ii) un conjunto de uno o mas IC que pueden incluir los IC de memoria para almacenar datos y/o instrucciones, (iii) un ASIC, tal como un modem de estacion movil (MSM), (iv) un modulo que puede estar integrado dentro de otros dispositivos, (v) un telefono celular, un dispositivo inalambrico, un equipo de mano o una unidad movil, (vi) etc.
La anterior descripcion de la divulgacion se proporciona para permitir que cualquier experto en la tecnica realice o use la divulgacion. Diversas modificaciones de la divulgacion resultaran inmediatamente evidentes para los expertos en la tecnica, y los principios genericos definidos en el presente documento pueden aplicarse a otras variaciones sin apartarse del alcance de la divulgacion. Por tanto, la divulgacion no pretende limitarse a los ejemplos y disenos descritos en el presente documento, sino que se le ha de conceder el alcance mas amplio compatible con los principios y caracterfsticas novedosas divulgados en el presente documento.

Claims (12)

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  6. 6.
  7. 7.
  8. 8.
  9. 9.
    REIVINDICACIONES
    Un circuito integrado que comprende:
    una formacion de memoria (150) que comprende una pluralidad de filas y una pluralidad de columnas de celdas de memoria (152);
    una pluralidad de lfneas de bits acopladas a la pluralidad de columnas de celdas de memoria, teniendo las lfneas de bits vfas desconectadas a una fuente de alimentacion durante una modalidad de espera para la formacion de memoria; y caracterizado por:
    al menos un interruptor de cabecera (210) acoplado entre la fuente de alimentacion y la formacion de memoria, estando el al menos un interruptor de cabecera, durante la modalidad de espera, encendido o apagado, en funcion de si se desea o no la retencion de datos por parte de las celdas de memoria (152).
    El circuito integrado de la reivindicacion 1, que comprende ademas:
    una pluralidad de circuitos de precarga (220) para la pluralidad de lfneas de bits, estando los circuitos de precarga apagados durante la modalidad de espera.
    El circuito integrado de la reivindicacion 2, que comprende ademas:
    un circuito de control configurado para generar una senal de precarga para la pluralidad de circuitos de precarga, estando el circuito de control acoplado a la toma a tierra del circuito mediante un interruptor de pie y proporcionando el valor logico alto para la senal de precarga durante la modalidad de espera.
    El circuito integrado de la reivindicacion 1, que comprende ademas:
    una pluralidad de transistores (234a, 234b) para acoplar la pluralidad de lfneas de bits a una pluralidad de amplificadores de deteccion (254) para las operaciones de lectura, estando la pluralidad de transistores apagados durante la modalidad de espera.
    El circuito integrado de la reivindicacion 4, que comprende ademas:
    un generador de senales de control (160), configurado para generar una senal de control para la pluralidad de transistores, estando el generador de senales de control acoplado a la toma a tierra del circuito mediante un interruptor de pie (260), y proporcionando el valor logico alto para la senal de control durante la modalidad de espera.
    El circuito integrado de la reivindicacion 1, que comprende ademas:
    una pluralidad de controladores para controlar la pluralidad de lfneas de bits para operaciones de escritura, teniendo los controladores transistores de aumento que estan apagados durante la modalidad de espera.
    El circuito integrado de la reivindicacion 6, que comprende ademas:
    una logica de control configurada para generar senales de control para los transistores de aumento en la pluralidad de controladores, estando la logica de control acoplada a la toma a tierra del circuito mediante un interruptor de pie, y proporcionando el valor logico alto para las senales de control durante la modalidad de espera.
    El circuito integrado de la reivindicacion 1, que comprende ademas:
    una pluralidad de lfneas de palabras acopladas a la pluralidad de filas de celdas de memoria, estando las lfneas de palabras configuradas para desconectar las celdas de memoria de la pluralidad de lfneas de bits durante la modalidad de espera.
    El circuito integrado de la reivindicacion 8, que comprende ademas:
    un circuito controlador configurado para fijar la pluralidad de lfneas de palabras en un nivel logico predeterminado durante la modalidad de espera, para desconectar las celdas de memoria de la pluralidad de lfneas de bits.
    El circuito integrado de la reivindicacion 1, que comprende ademas:
    una pluralidad de transistores acoplados entre la fuente de alimentacion y la pluralidad de lfneas de bits,
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    estando los transistores apagados durante la modalidad de espera, para desconectar las lineas de bits de la fuente de alimentacion.
  10. 11. El circuito integrado de la reivindicacion 10, en el que la pluralidad de transistores se implementan con longitudes mas largas que los transistores en las celdas de memoria, para reducir la corriente de fugas cuando se apagan durante la modalidad de espera.
  11. 12. Un procedimiento, que comprende:
    la lectura de datos desde una pluralidad de columnas de celdas de memoria, a traves de una pluralidad de lineas de bits durante una modalidad funcional;
    la escritura de datos a la pluralidad de columnas de celdas de memoria, a traves de la pluralidad de lineas de bits durante la modalidad funcional; y caracterizado por:
    la desconexion de la pluralidad de lineas de bits de una fuente de alimentacion durante una modalidad de espera, encendiendo o apagando al menos un interruptor de cabecera acoplado entre la fuente de alimentacion y las celdas de memoria durante la modalidad de espera, donde el encendido o el apagado depende de si se desea o no la retencion de datos mediante las celdas de memoria.
  12. 13. El procedimiento de la reivindicacion 12, en el que la desconexion de la pluralidad de lineas de bits comprende:
    desactivar una pluralidad de circuitos de precarga para la pluralidad de lineas de bits durante la modalidad de espera; o
    desactivar una pluralidad de transistores, utilizados para acoplar la pluralidad de lineas de bits a una pluralidad de amplificadores de deteccion para las operaciones de lectura, durante la modalidad de espera; o
    desactivar los transistores de aumento en una pluralidad de controladores, utilizados para controlar la pluralidad de lineas de bits para las operaciones de escritura, durante la modalidad de espera.
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