JP2004234729A - 半導体記憶装置 - Google Patents

Abstract

【課題】少なくともスタンバイ状態時における消費電流を低減する。
【解決手段】メモリブロック（ＭＢＫ）に、短絡不良の存在の有無を示す情報をヒューズプログラム回路（１００，１０４）にプログラムする。ヒューズプログラム情報とモード指示信号（ＲＦＶＰＰ）に従って、特定モード時、ブロック選択信号と対応のビット線分離指示信号（ＢＬＩ＜Ｋ＞Ｒ，ＢＬＩ＜Ｋ＞Ｌ）の対応関係をビット線分離指示信号を生成する回路（１０２、１０６）において切換える。これにより、特定動作モード時、リーク電流経路の存在するメモリブロックを対応のセンスアンプ帯（ＳＡＢ＜Ｋ＞）から分離する。
【選択図】 図２３

Description

【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、データ保持のためにリフレッシュ動作を必要とするダイナミック型半導体記憶装置に関する。より特定的には、この発明は、スタンバイ動作時、特に、データ保持モード時における消費電流を低減するための構成に関する。
【０００２】
【従来の技術】
ダイナミック型半導体記憶装置（ＤＲＡＭ：ダイナミック・ランダム・アクセス・メモリ）においては、データが、キャパシタに電荷の形態で格納される。メモリセルのデータのアクセス時においては、このキャパシタに格納された電荷を対応のビット線に読出す。ビット線はスタンバイ時、所定電圧レベルにプリチャージされており、対応して設けられたセンスアンプにより、このビット線に生じた電位変化を検出し、メモリセルデータを読出す。このセンスアンプの増幅動作により、ビット線の電圧がフルスイングし、再び、メモリセルへデータの再書込が行なわれる。
【０００３】
ＤＲＡＭにおいては、センスアンプの数を低減するために、また、ビット線の負荷を軽減するために、メモリセルアレイをブロックに分割し、隣接ブロックでセンスアンプを共有するシェアードセンスアンプ構成が用いられる。選択メモリセルを含む選択メモリブロックが対応のセンスアンプに接続され、選択メモリブロックとセンスアンプを共有する非選択メモリブロックは、対応のセンスアンプから切離される。このセンスアンプとメモリブロックのビット線との接続／分離を行なうために、各ビット線に対してビット線分離ゲートが設けられる。
【０００４】
このビット線分離ゲートへは、センスアンプによりビット線を電源電圧レベルまで駆動するために、センス電源電圧よりも高い高電圧レベルの信号が、ビット線分離制御信号として与えられる。高電圧レベルのビット線分離制御信号を発生する際の消費電流を低減することを意図する構成が、例えば、特許文献１（特開平６−２８８５６号公報）において開示されている。この特許文献１においては、スタンバイ状態時においては、ビット線分離制御信号を電源電圧レベルに維持し、選択メモリセルとセンスアンプを接続するときに、このビット線分離制御信号を高電圧レベルに駆動する。データの保持を行なうリフレッシュモード時においては、センス動作開始時に、選択メモリブロックに対するビット線分離制御信号を、電源電圧から高電圧レベルに昇圧し、センス動作完了後昇圧を停止して、ビット線分離制御信号を電源電圧レベルに保持する。これにより、高電圧レベルのビット線分離制御信号を発生する期間を短くし、消費電流を低減する。
【０００５】
また、特許文献２（特開平９−６３２６６号公報）においては、内部で周期的にリフレッシュ動作を行なうセルフリフレッシュモード時に、消費電流を低減することを意図する構成が開示されている。この特許文献２においては、セルフリフレッシュモード時において、メモリセルデータがセンスアンプに伝達された後、ビット線とセンスアンプとを分離する。この状態で、センスアンプを活性化する。センスアンプのセンスノードが、ビット線から切離されているため、その寄生容量は小さく、高速でセンス動作が行なわれ、センスアンプにおいて過渡期にセンス電源ノードからセンス接地ノードへ流れる貫通電流が低減され、消費電流が低減される。センス動作完了後、ビット線分離指示信号を高電圧レベルに駆動し、センスアンプによりラッチされたデータを、元のメモリセルへ書込む。
【０００６】
【特許文献１】
特開平６−２８８５６号公報
【０００７】
【特許文献２】
特開平９−６３２６６号公報
【０００８】
【発明が解決しようとする課題】
上述の特許文献１および２においては、リフレッシュモード時において、ビット線分離制御信号の発生態様を、通常動作モード時と異ならせている。特許文献１においては、このビット線分離制御信号の昇圧に必要とされる消費電流を低減することを図り、また、特許文献２においては、センス動作時のセンスアンプにおける貫通電流を低減することを図る。しかしながら、これらの特許文献１および特許文献２に示されるＤＲＡＭにおいては、エッチング残滓などのプロセス時における異物（汚染物質）によるリーク経路の存在による消費電流については何ら考慮されていない。
【０００９】
ＤＲＡＭにおいては、ワード線とビット線とが交差する方向に配置されており、プロセス時における異物が存在する場合、そのワード線とビット線が異物を介して電気的に接続される場合が生じる。この異物が、電気的導体の場合の、ワード線とビット線とは短絡される。この短絡が、低抵抗の場合、ＤＲＡＭにおいては、選択ワード線が選択状態へ駆動されない、または、ビット線が非選択ワード線によりその電圧レベルが固定され、メモリセルデータを読出せないなどの誤動作が生じ、テスト時において不良品として識別される。
【００１０】
この短絡が、高抵抗の場合、ＤＲＡＭは、正常に動作する。しかしながら、この短絡が高抵抗であっても、ワード線とビット線とが、電気的に接続されているため、スタンバイ状態時において、ビット線が所定電圧レベルにプリチャージされる場合でも、ビット線からワード線へ高抵抗体を介して電流が流れる。
【００１１】
また、センスアンプは、スタンバイ状態時においては、センス電源供給線（センス電源線およびセンス接地線）から電気的に分離される。しかしながら、センスアンプの共通ソースノード（センスアンプ活性化トランジスタとの接続ノード）は、ビット線と同様の電圧レベルにプリチャージされる。スタンバイ時においては、ビット線分離ゲートは導通状態になるため、このセンスアンプの共通ソースノードからビット線および高抵抗体を介してワード線に電流が流れる。
【００１２】
ＤＲＡＭは、電池駆動される携帯機器などに適用される場合、低スタンバイ電流、または超低スタンバイ電流が仕様により要求される。このような場合、高抵抗体を介してのリーク電流量が、無視することのできない値となる。特に、セルフリフレッシュモードなどのデータ保持を行なう動作モードにおいては、データアクセスは行なわれず、単にデータの保持が行なわれるだけであり、電池の寿命からは、より消費電流を低減することが要求される。
【００１３】
上述の特許文献１および２においては、リフレッシュモード時における消費電流を低減することを目的としているものの、このようなワード線とビット線との間の高抵抗を介してのリーク電流の問題については何ら考慮していない。
【００１４】
それゆれ、この発明の目的は、スタンバイ状態時における消費電流を低減することのできる半導体記憶装置を提供することである。
【００１５】
この発明の他の目的は、データ保持モード時における消費電流をより低減することのできる半導体記憶装置を提供することである。
【００１６】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、各々が、行列状に配列される複数のメモリセルを有する複数のメモリブロックと、これらの複数のメモリブロックに対応して、かつ隣接メモリブロックにより共有されるように配置され、各々が活性化時、対応のメモリブロックのメモリセルのデータの検知および増幅を行なう複数のセンスアンプを有する複数のセンスアンプ帯と、これらの複数のセンスアンプ帯に対応して配置され、各々が、導通時、対応のセンスアンプ帯と対応のメモリブロックとを電気的に接続する複数のビット線分離回路と、スタンバイ動作モード時、少なくとも特定のメモリブロックに対して設けられたビット線分離回路を非導通状態に設定するビット線分離制御回路を含む。
【００１７】
シェアードセンスアンプ構成において、スタンバイ状態時、少なくとも特定のメモリブロックのビット線分離回路を非導通状態に設定することにより、この特定のメモリブロックにおいてワード線とビット線との短絡が存在する場合においても、この短絡を介してのリーク電流が、センスアンプ帯から流れるのを防止することができ、消費電流を低減することができる。
【００１８】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置１は、４分割領域に分散して配置されるメモリマット２ａ−２ｄと、メモリマット２ａおよび２ｂとメモリマット２ｃおよび２ｄの間の領域に配置される周辺回路３を含む。
【００１９】
メモリマット２ａ−２ｄの各々は、行列状に配列される複数のメモリセルを有するメモリアレイと、メモリセル行を選択する行選択回路と、メモリセル列を選択する列選択回路を含む。メモリマット２ａ−２ｄ各々において、メモリセルが複数のメモリブロックに分割して配置され、このメモリブロックに対応して、隣接メモリブロックに共有されるようにセンスアンプ帯が配置される。
【００２０】
周辺回路３は、データの入出力を行なう入出力回路、外部からのアドレス信号および制御信号を受ける入力バッファ、およびメモリマット２ａ−２ｄに対する動作制御信号を生成する主制御回路を含む。
【００２１】
このメモリマット２ａ−２ｄが、複数のバンクを構成してもよい。また、これらのメモリマット２ａ−２ｄにおいては、行選択時、１つのメモリマットが選択されてもよく、また複数のメモリマットが同時に選択されてもよい。また、通常動作モード時とデータ保持モード時に行なわれるセルフリフレッシュモード時において、同時に選択されるメモリマットの数が異ならされてもよい。
【００２２】
図２は、図１に示すメモリマット２ａ−２ｄの構成を概略的に示す図である。これらのメモリマット２ａ−２ｄは、同一構成を有するため、図２においては、１つのメモリマット２の構成を代表的に示す。図２において、メモリマット２は、それぞれが、行列状に配列される複数のメモリセルを有するメモリブロックＭＢＫ０−ＭＢＫｍと、メモリブロックＭＢＫ０−ＭＢＫｍの間に配置されるセンスアンプ帯ＳＡＢ１−ＳＡＢｍと、メモリブロックＡＢＫ０およびＡＢＫｍそれぞれの外側に配置されるセンスアンプ帯ＳＡＢ０およびＳＡＢｍ＋１を含む。
【００２３】
センスアンプ帯ＳＡＢ１−ＳＡＢｍは、それぞれ、両側のメモリブロックにより共有される。センスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１は、それぞれ、対応のメモリブロックの列（ビット線対）に対応して配置されるセンスアンプを含み、対応のメモリブロックが選択されたとき、活性化されて、対応のメモリブロックのメモリセルのデータの検知および増幅およびラッチを行なう。
【００２４】
メモリマット２は、さらに、メモリブロックＭＢＫ０−ＭＢＫｍにおいて、行（ワード線）を選択する行選択回路１０と、メモリブロックＭＢＫ０−ＭＢＫｍにおいて列を選択する列選択回路１１を含む。行選択回路１０へは、負電圧ＶＢＢおよび高電圧ＶＰＰが与えられる。行選択回路１０は、非選択状態のワード線を負電圧ＶＢＢレベルに維持し、選択状態のワード線へ高電圧ＶＰＰを伝達する。行選択回路１０は、行系制御回路１２により、その動作が制御される。行系制御回路１２は、図１に示す周辺回路３に含まれる主制御回路からの主行系制御信号に従って、行選択回路１０などの行選択に関連する回路の動作を制御する。
【００２５】
センスアンプ帯と対応のメモリブロックとの間には、センスアンプ帯と対応のメモリブロックとの接続を行うビット線分離回路が配置される。しかしながら、図２においては、図面を簡略化するために、ビット線分離回路は示していない。
【００２６】
この行系制御回路１２の制御の下に、図示しないビット線分離回路の導通／非導通が制御される。セルフリフレッシュモード時においては、メモリブロックＭＢＫ０−ＭＢＫｍは、それぞれ対応のセンスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１と分離される。選択メモリブロックのみが、対応のセンスアンプ帯に結合されて、メモリセルデータのリフレッシュが実行される。セルフリフレッシュモード時において、センスアンプ帯とメモリブロックとを分離することにより、ワード線とビット線との間に短絡が存在する場合においても、センスアンプ帯のセンスアンプから短絡を介してリーク電流が流れる経路を遮断する。
【００２７】
通常動作モード時においては、スタンバイ時、センスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１は、それぞれ対応のメモリブロックＭＢＫ０−ＭＢＫｍに接続される。行選択を行うアクティブサイクル時、選択メモリブロックとセンスアンプ帯を共有する非選択メモリブロックが、対応のセンスアンプ帯から分離される。
【００２８】
これらのセンスアン帯と対応のメモリブロックとの接続は、行系制御回路１２の制御の下にビット線分離回路を選択的に導通／非導通状態に設定することにより実現され、このビット線分離回路の導通／非導通状態の制御が、通常動作モードとデータ保持モードとで異なる。
【００２９】
図３は、図２に示すセンスアンプ帯に関連する部分の構成を示す図である。図３においては、センスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１をセンスアンプ帯ＳＡＢで代表的に示す。センスアンプＳＡＢは、メモリブロックＭＢＫＬおよびＭＢＫＲの間に配置される。このセンスアンプ帯ＳＡＢは、メモリブロックＭＢＫＬおよびＭＢＫＲのメモリセル列（ビット線対）に対応して配置されるセンスアンプ回路を含む。
【００３０】
センスアンプ帯ＳＡＢとメモリブロックＭＢＫＬとの間に、ビット線分離指示信号ＢＬＩＬに従ってメモリブロックＭＢＫＬのビット線対をセンスアンプ帯ＳＡＢのセンスアンプ回路群に結合するビット線分離回路ＢＩＧＬが設けられる。センスアンプ帯ＳＡＢとメモリブロックＭＢＫＲとの間に、ビット線分離指示信号ＢＬＩＲに従ってメモリブロックＭＢＫＲのビット線対をセンスアンプ帯ＳＡＢのセンスアンプ回路群に接続するビット線分離回路ＢＩＧＲが設けられる。
【００３１】
センスアンプ帯ＳＡＢのセンスアンプ回路へは、センスアンプ活性化信号ＺＳＯＰおよびＳＯＮと、センスノードイコライズ指示信号ＥＱが与えられる。センスアンプ活性化信号ＳＯＮは、センスアンプ回路に含まれるＮセンスアンプを活性化し、センスアンプ活性化信号ＺＳＯＰは、センスアンプ回路のＰセンスアンプを活性化するために用いられる。Ｎセンスアンプは、交差結合されるＮチャネルＭＩＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、Ｐセンスアンプは、交差結合されるＰチャネルＭＩＳトランジスタで構成される。センスイコライズ指示信号ＥＱは、これらのＰセンスアンプおよびＮセンスアンプの内部電源ノード（共通ソースノード）を所定電圧レベルにプリチャージする。
【００３２】
メモリブロックＭＢＫＬおよびＭＢＫＲにおいては、メモリセルが行列状に配列され、各メモリセル列に対応してビット線対が配置され、また、各ビット線対に対応してビット線プリチャージ／イコライズ回路が配置される。メモリブロックＭＢＫＬのビット線プリチャージ／イコライズ回路へは、ビット線イコライズ指示信号ＥＱＬが与えられ、メモリブロックＭＢＫＲのビット線プリチャージ／イコライズ回路には、ビット線イコライズ指示信号ＥＱＲが与えられる。
【００３３】
図４は、図３に示すセンスアンプ帯ＳＡＢの具体的構成の一例を示す図である。図４においては、メモリブロックＭＢＫＬおよびＭＧＫＲの１列のメモリセル（ビット線対）に対応して配置される構成を示す。
【００３４】
メモリブロックＭＢＫＲにおいては、メモリセルＭＣＲの各列に対応してビット線対ＢＬＲおよび／ＢＬＲが設けられる。ビット線ＢＬＲおよび／ＢＬＲの対に対して、ビット線イコライズ指示信号ＥＱＲに応答してこれらのビット線ＢＬＲおよび／ＢＬＲを所定のプリチャージ電圧ＶＢＬレベルにプリチャージしかつイコライズするビット線プリチャージ／イコライズ回路ＢＥＱＲが設けられる。メモリセルＭＣＲは、情報を記憶するキャパシタＭＱと、対応のワード線ＷＬＲ上の信号に応答してメモリセルキャパシタＭＱを対応のビット線ＢＬＲに接続するアクセストランジスタＭＴを含む。
【００３５】
メモリセルキャパシタＭＱは、セルプレート電極ＣＰとストレージノード電極ＳＮとを有する。このストレージノード電極ＳＮに、記憶情報に応じた電荷が蓄積される。セルプレート電極ＣＰには、通常、ビット線プリチャージ電圧ＶＢＬと同様の電圧レベルのセルプレート電圧が供給される。アクセストランジスタＭＴは、ＮチャネルＭＩＳで構成される。ワード線ＷＬＲは、このメモリブロックＭＢＫＲにおける１行のメモリセルアクセストランジスタに接続される。このワード線ＷＬＲは、選択時、高電圧ＶＰＰレベルに駆動され、非選択時、負電圧ＶＢＢレベルに維持される。
【００３６】
ビット線プリチャージ／イコライズ回路ＢＥＱＲは、ビット線イコライズ指示信号ＥＱＲに応答して導通し、導通時、ビット線ＢＬＲおよび／ＢＬＲを電気的に短絡するＮチャネルＭＩＳトランジスタＮＱ６と、ビット線イコライズ指示信号ＥＱＲに応答して導通し、導通時、ビット線ＢＬＲおよび／ＢＬＲにビット線プリチャージ電圧ＶＢＬを伝達するＮチャネルＭＩＳトランジスタＮＱ７およびＮＱ８を含む。
【００３７】
メモリブロックＭＢＫＬにおいても、このメモリブロックＭＢＫＲと同様、メモリセルＭＣＬの列に対応してビット線ＢＬＬおよび／ＢＬＬが配置され、また、これらのビット線ＢＬＬおよび／ＢＬＬに対し、ビット線プリチャージ／イコライズ回路ＢＥＱＬが設けられる。このビット線プリチャージ／イコライズ回路ＢＥＱＬは、イコライズ指示信号ＥＱＬに応答して活性化され、活性化時、ビット線ＢＬＬおよび／ＢＬＬを、ビット線プリチャージ電圧ＶＢＬレベルにプリチャージしかつイコライズする。メモリセルＭＣＬおよびビット線プリチャージ／イコライズ回路ＢＥＱＬの構成は、メモリセルＭＣＲおよびビット線プリチャージ／イコライズ回路ＢＥＱＲの構成と同じであり、図４においては、単にブロックで示す。このメモリセルＭＣＬは、ワード線ＷＬＬに接続される。ワード線ＷＬＬについても、同様、メモリブロックＭＢＫＬの１行のメモリセルのアクセストランジスタが接続される。
【００３８】
ビット線分離回路ＢＩＧＬは、ビット線分離指示信号ＢＬＩＬに応答して導通し、導通時、ビット線ＢＬＬおよび／ＢＬＬを共通ビット線ＣＢＬおよび／ＣＢＬに電気的に接続するビット線分離ゲートＢＴＧＬを含む。このビット線分離ゲートＢＴＧＬは、ビット線ＢＬＬおよび／ＢＬＬそれぞれに対応して設けられる転送ゲートＴＸを含む。この転送ゲートＴＸは、ＮチャネルＭＩＳトランジスタで構成される。この転送ゲートＴＸにおけるしきい値電圧損失により、メモリセルＭＣＬに格納されるＨデータの電圧レベルが低下するのを防止するため、ビット線分離指示信号ＢＬＩＬは、ビット線分離ゲートＢＴＧＬの導通時、高電圧ＶＰＰレベルに駆動される。
【００３９】
ビット線分離回路ＢＩＧＲは、ビット線分離指示信号ＢＬＩＲに応答して選択的に導通し、導通時、ビット線ＢＬＲおよび／ＢＬＲを共通ビット線ＣＢＬおよび／ＣＢＬに電気的に接続するビット線分離ゲートＢＴＧＲを含む。このビット線分離ゲートＢＴＧＲも、ビット線ＢＬＲおよび／ＢＬＲそれぞれに対応して設けられる転送ゲートＴＸを含む。したがって、ビット線分離指示信号ＢＬＩＲも、このビット線分離ゲートＢＴＧＲの導通時、高電圧ＶＰＰレベルに駆動される。
【００４０】
センスアンプ帯ＳＡＢは、活性化時、共通ビット線ＣＢＬおよび／ＣＢＬの電位を差動増幅しかつラッチするセンスアンプＳＡと、センスアンプ活性化信号ＺＳ０Ｐに従ってＰセンス共通ソースノードＳ２Ｐにアレイ電源電圧ＶｄｄＳを伝達するセンス活性化トランジスタＰＱ３と、センスイコライズ指示信号ＥＱの活性化時、Ｐセンス共通ソースノードＳ２Ｐにプリチャージ電圧ＶＢＬを伝達するＮチャネルＭＩＳトランジスタＮＱ３と、センスアンプ活性化信号Ｓ０Ｎの活性化時導通し、Ｎセンス共通ソースノードＳ２Ｎへ接地電圧を伝達するＮチャネルＭＩＳトランジスタＮＱ４と、センスイコライズ指示信号ＥＱの活性化時導通し、Ｎセンス共通ソースノードＳ２Ｎにプリチャージ電圧ＶＢＬを伝達するＮチャネルＭＩＳトランジスタＮＱ５を含む。
【００４１】
センスアンプ活性化用のＭＩＳトランジスタＰＱ３およびＮＱ４とイコライズトランジスタＮＱ３およびＮＱ５は、所定数のセンスアンプごとに設けられる。すなわち、センス共通ソースノードＳ２ＰおよびＳ２Ｎには、所定数のセンスアンプＳＡが接続される。しかしながら、このセンス共通ソースノードＳ２ＮおよびＳ２Ｐが、センスアンプ帯ＳＡＢ含まれるセンスアンプに共通に配置されてもよく、また個々のセンスアンプＳＡ毎に設けられてもよい。
【００４２】
センスアンプＳＡＢは、共通ビット線ＣＢＬとＰセンス共通ソースノードの間に接続されかつそのゲートが共通ビット線／ＣＢＬに接続されるＰチャネルＭＩＳトランジスタＰＱ２と、共通ビット線／ＣＢＬとＰセンス共通ソースノードＳ２Ｐの間に接続されかつそのゲートが共通ビット線ＣＢＬに接続されるＰチャネルＭＩＳトランジスタＰＱ１と、センス共通ビット線／ＣＢＬとＮセンス共通ソースノードＳ２Ｎの間に接続されかつそのゲートが共通ビット線ＣＢＬに接続されるＮチャネルＭＩＳトランジスタＮＱ１と、共通ビット線ＣＢＬとＮセンス共通ソースノードＳ２Ｎの間に接続されかつそのゲートが共通ビット線／ＣＢＬに接続されるＮチャネルＭＩＳトランジスタＮＱ２を含む。
【００４３】
ＰチャネルＭＩＳトランジスタＰＱ１およびＰＱ２により、共通ビット線／ＣＢＬおよびＣＢＬの高電位の共通ビット線がアレイ電源電圧ＶｄｄＳレベルに駆動される。ＮチャネルＭＩＳトランジスタＮＱ１およびＮＱ２により、共通ビット線ＣＢＬおよび／ＣＢＬの低電位の共通ビット線が接地電圧レベルに駆動される。
【００４４】
この図４に示す構成において、ワード線ＷＬＬおよびＷＬＲは、非選択時たとえば−０．５Ｖの負電圧レベルに維持される。メモリセルのアクセストランジスタＭＴのゲートを負電圧レベルに維持することにより、アクセストランジスタのゲート−ソース間を深い逆バイアス状態に設定し、メモリセルのストレージノードＳＮから対応のビット線へのリーク電流を低減し、データ保持特性を改善する。また、選択ワード線を高電圧ＶＰＰレベルに駆動することにより、アクセストランジスタＮＴのしきい値電圧損失を伴うことなく、ストレージノードＳＮへ、センスアンプＳＡにより駆動されたアレイ電源電圧ＶｄｄＳレベルの電圧を伝達することができる。
【００４５】
今、ワード線ＷＬＲとビット線ＢＬＲの間に、高抵抗の短絡ＲＺが存在する状態を考える。スタンバイ状態時において、ビット線プリチャージ／イコライズ回路ＢＥＱＬは活性状態にあり、ビット線ＢＬＲは、ビット線プリチャージ電圧ＶＢＬレベルにプリチャージされかつイコライズされる。ワード線ＷＬＲが非選択状態であり、たとえば−０．５Ｖにある。ビット線プリチャージ電圧ＶＢＬは、たとえば０．８Ｖであり、この場合、アレイ電源電圧ＶｄｄＳが、１．６Ｖであり、またイコライズ指示信号ＥＱは、周辺電源電圧レベルの１．６Ｖに設定される。この電圧構成の場合、通常、高電圧ＶＰＰは、２．９Ｖ程度である。
【００４６】
いま、スタンバイ状態においてビット線分離ゲートＢＴＧＲを、高電圧ＶＰＰレベルのビット線分離指示信号ＢＬＩＲに従って導通状態に維持することを考える。この状態においては、ビット線プリチャージ／イコライズ回路ＢＥＱＲにおいてＭＩＳトランジスタＮＱ７を介してビット線ＢＬＲへプリチャージ電圧ＶＢＬが伝達されると、この高抵抗体ＲＺを介してリーク電流Ｉｒが負電圧レベルのワード線ＷＬＲへ流れる。ビット線ＢＬＲの電圧レベルが低下すると、このビット線ＢＬＲの電位低下が、イコライズトランジスタＮＱ６を介してビット線／ＢＬＲに伝達され、ビット線／ＢＬＲの電圧レベルが低下し、応じて、プリチャージトランジスタＮＱ８からビット線／ＢＬＲへ電流が流れる。特に、スタンバイ状態のワード線ＷＬＲが負電圧ＶＢＢレベルの場合、高抵抗体ＲＺにかかる電圧は、ＢＶＬ−ＶＢＢとなり、リーク電流Ｉｒが大きくなる。ビット線プリチャージ／イコライズ回路ＢＥＱＲが、このリーク電流Ｉｒを補償することが出来ない場合、ビット線ＢＬＲおよび／ＢＬＲの電圧低下が大きくなる。最悪、ビット線ＢＬＲおよび／ＢＬＲは負電圧ＶＢＢレベルにまで低下する。
【００４７】
この高抵抗体ＲＺにより、ビット線電圧が低下するまたはワード線ＷＬＲを選択状態へ駆動することができないため、メモリセルデータを正確に読み出せない場合には、冗長行および／または冗長列との置換により、短絡に対応するワード線ＷＬＲおよび／またはビット線対ＢＬＲ、／ＢＬＲを救済する。この場合、不良行および／または不良列が救済されても、高抵抗体ＲＺは存在するためリーク電流が流れる経路が存在する（スタンバイ電流などの消費電流の仕様値が満たされていれば、良品として取扱われる）。
【００４８】
また、センスアンプＳＡにおいても、Ｐセンス共通ソースノードＳ２Ｐが、プリチャージ電圧ＶＢＬレベルである。ビット線ＢＬＲの電圧レベルが、プリチャージ電圧レベルより低下し、応じて共通ビット線ＣＢＬの電圧レベルが低下した場合、ビット線／ＢＬＲおよび共通ビット線／ＣＢＬの電圧レベルが、イコライズトランジスタＮＱ６により低下しており、センスアンプＳＡのＭＩＳトランジスタＰＱ２が導通し、Ｐセンス共通センスソースノードＳ２Ｐからビット線ＢＬＲに電流が流れる。
【００４９】
また、ビット線ＢＬＲの電圧レベルが、それほど低下せず、ビット線ＢＬＲに接続されるメモリセルのデータが正確に読み出すことが出来る場合においても、センスアンプＳＡのＭＩＳトランジスタＰＱ２においては、たとえゲート−ソース間電圧がそのしきい値電圧の絶対値以下であっても、サブシュレショルド電流（オフリーク電流）が流れる。この場合、ビット線プリチャージ／イコライズ回路ＢＥＱＲにおいても、リーク電流が流れる。このようなリーク電流は、特に低消費電流が要求されるデータ保持モード時において無視することのできない程度となる。
【００５０】
このリーク電流は、ビット線プリチャージ／イコライズ回路についてはトランジスタサイズを小さくすることにより低減することが出来る。これは、ビット線のプリチャージ／イコライズ動作時に、イコライズトランジスタＮＱ６により、電源電圧レベルのビット線および接地電圧レベルのビット線が短絡されるため、ビット線プリチャージ／イコライズ回路（ＢＥＱＲ）においては大きなプリチャージ電流供給能力は要求されないためである。
【００５１】
しかしながら、センスアンプＳＡにおいては、センス共通ソースノードＳ２ＰおよびＳ２Ｎは、それぞれ電源電圧および接地電圧レベルに駆動され、これらの電圧を高速でプリチャージ電圧ＶＢＬにまで駆動するために、センスノードイコライズトランジスタＮＱ３およびＮＱ５のサイズを低減することはできない。特に、センス共通ソースノードＳ２ＰおよびＳ２Ｎには、複数のセンスアンプが接続されるため、これらのセンスノードプリチャージトランジスタＮＱ３およびＮＱ５のサイズを低減することはできない。
【００５２】
従って、短絡による高抵抗体ＲＺが存在する場合、スタンバイ状態時においてビット線分離ゲートＢＴＧＲを導通状態とした場合、このスタンバイ時の消費電流を、リーク電流Ｉｒにより低減することができない。
【００５３】
ワード線とビット線との短絡が、いずれのメモリブロックにおいて存在していても、従来のように、全メモリブロックを対応のセンスアンプ帯に接続する場合、この短絡を介して対応のセンスアンプ帯からリーク電流が流れるため、消費電流を低減することができない。
【００５４】
この消費電流は、短絡不良が冗長置換により救済されている（消費電流の仕様値は満たされている）および短絡が存在しても短絡不良が生じないのいずれに係らず、短絡部でのリーク電流により増大する。
【００５５】
しかしながら、このスタンバイ状態時、特に、データ保持モード時に設定されるセルフリフレッシュモード時のスタンバイ状態時において、ビット線分離ゲートＢＴＧＲをオフ状態に設定することにより、センスアンプＳＡから共通ビット線ＣＢＬを介して高抵抗体ＲＺへ電流が流れるのを防止することができる。ビット線プリチャージ／イコライズ回路ＢＥＱＲは、そのＭＩＳトランジスタＮＱ６−ＮＱ８のサイズ（チャネル幅とチャネル長との比）を小さくすることにより、リーク電流を低減することができる。
【００５６】
センスアンプＳＡは、そのセンスノードプリチャージトランジスタＮＱ３およびＮＱ５のサイズを小さくすることができない場合でも、スタンバイ状態時、特にデータ保持モード時に設定されるセルフリフレッシュモード時のスタンバイ状態時にビット線分離ゲートＢＴＧＬおよびＢＴＧＲをオフ状態に維持することにより、センスアンプＳＡからのリーク電流Ｉが流れる経路を遮断することができ、スタンバイ状態時の消費電流を低減することができる。
【００５７】
以下、本実施の形態１におけるビット線分離制御について具体的に説明する。なお、ビット線とワード線との間の短絡については、この半導体記憶装置が正常に動作する限り、対応のワード線および／またはビット線の冗長置換が行われているおよび対応のワード線およびビット線が正常に信号／データを伝達し、冗長置換は行われていないのいずれであっても良い。しかしながら、以下の説明においては、説明を簡略化するために、ワード線とビット線との短絡は高抵抗であり、微小リーク電流が流れるだけであり、ワード線およびビット線は、正常に駆動される場合を考える。すなわち、ワード線−ビット線間短絡が、消費電流にのみ悪影響を及ぼし、メモリセルデータのセンス動作には何ら影響を及ぼさない状態を考える。
【００５８】
図５は、通常動作モード時における図４に示す構成の動作を示すタイミング図である。以下、図５を参照して、図４に示す構成のメモリセルＭＣＲのデータのセンス動作について説明する。
【００５９】
スタンバイサイクル時においては、ワード線ＷＬＬおよびＷＬＲは、ともに負電圧ＶＢＢレベルである。また、ビット線イコライズ指示信号ＥＱＬおよびＥＱＲはともにＨレベルであり、ビット線ＢＬＬ，／ＢＬＬおよびＢＬＲ，／ＢＬＲは、すべて中間電圧ＶＢＬレベルにプリチャージされる。図５においては、ビット線ＢＬＲおよび／ＢＬＲのみの電圧波形を示す。また、センスアンプ活性化信号Ｓ０Ｎは接地電圧ＧＮＤレベル、センスアンプ活性化信号ＺＳ０Ｐは、センス（アレイ）電源電圧Ｖｄｄレベルである。したがってセンス共通ソース線Ｓ２ＮおよびＳ２Ｐは、イコライズ用のトランジスタＮＱ３およびＮＱ５により、中間電圧ＶＢＬレベルにプリチャージされている。
【００６０】
時刻Ｔ０においてアクティブサイクルが始まり、メモリセルの行選択動作が行なわれる。この場合、まずアドレス信号に従って選択メモリセルを含むメモリブロックが選択される。今、図４に示すメモリセルＭＣＲが選択される。この場合、まず、ビット線イコライズ指示信号ＢＥＱＲの非活性化に従って、センスイコライズ指示信号ＥＱがＬレベル（接地電圧レベル）に立下がる。また、ビット線分離指示信号ＢＬＩＬが高電圧ＶＰＰレベルから接地電圧ＧＮＤレベルに立下がり、ビット線分離ゲートＢＴＧＬが非導通状態となる。応じて、共通ビット線ＣＢＬおよび／ＣＢＬとビット線ＢＬＬおよび／ＢＬＬが分離される。ビット線プリチャージ／イコライズ回路ＢＥＱＲは、この場合、ビット線イコライズ指示信号ＥＱＬに従って活性状態にある。
【００６１】
一方、ビット線分離指示信号ＢＬＩＲは、スタンバイサイクル時と同様、高電圧ＶＰＰレベルに維持され、ビット線分離ゲートＢＴＧＲは導通状態を維持する。したがって、スタンバイサイクル時と同様、ビット線ＢＬＲおよび／ＢＬＲは、共通ビット線ＣＢＬおよび／ＣＢＬに接続される。
【００６２】
時刻Ｔ１においてワード線ＷＬＲが選択され、その電圧レベルが負電圧ＶＢＢから高電圧ＶＰＰレベルに駆動される。応じて、メモリセルＭＣＲにおいてアクセストランジスタＭＴが導通し、ビット線ＢＬＲに、ストレージノードＳＮに蓄積された電荷が伝達される。図５においては、ビット線ＢＬＲに、Ｈデータが読出された場合の信号波形を示す。ビット線／ＢＬＲは、プリチャージ電圧ＶＢＬレベルを維持する。
【００６３】
ビット線ＢＬＲおよび／ＢＬＲの電圧差が十分に拡大されると、時刻Ｔ２においてＮセンスアンプ活性化信号ＳＮが、Ｈレベル（周辺電源電圧Ｖｄｄレベル）へ駆動され、またＰセンスアンプ活性化信号ＺＳ０Ｐが、接地電圧ＧＮＤレベルのＬレベルへ駆動される。応じて、センス共通ソースノードＳ２ＮおよびＳ２Ｐが、それぞれ、ＭＩＳトランジスタＮＱ４およびＰＱ３により接地電圧およびイコライズ電源電圧ＶｄｄＳレベルに駆動され、センスアンプＳＡが活性化され、共通ビット線ＣＢＬおよび／ＣＢＬの電圧差を増幅する。
【００６４】
また、センスアンプＳＡにより、ビット線分離ゲートＢＴＧＲを介してビット線ＢＬＲおよび／ＢＬＲも駆動され、その電圧レベルが、センス電源電圧ＶｄｄＳレベルおよび接地電圧ＧＮＤレベルに駆動される。このビット線の駆動により、メモリセルＭＣＲのストレージノードＳＮにセンス電源電圧レベルのＨデータが再書込される。その後、図示しない経路を介して列選択動作が行なわれ、センスアンプＳＡによりラッチされているデータの読出が行なわれる（データ読出モード時）。
【００６５】
メモリセルデータをアクセスするアクティブサイクルが完了すると、時刻Ｔ３において、再び内部がプリチャージ状態に復帰する。すなわち、選択状態のワード線ＷＬＲが再び負電圧ＶＢＢレベルに駆動され、またセンスアンプ活性化信号Ｓ０ＮおよびＺＳ０Ｐが、それぞれ接地電圧ＧＮＤおよび周辺電源電圧Ｖｄｄレベルに駆動される。次いで、ビット線分離ゲートＢＬＩＬが再び高電圧ＶＰＰレベルに駆動され、ビット線分離ゲートＢＴＧＬが再び導通状態となり、またビット線イコライズ指示信号ＥＱＲの活性化に従ってセンスイコライズ指示信号ＥＱが活性化される。ビット線ＢＬＲおよび／ＢＬＲが再びもとの中間電圧レベルにプリチャージされかつイコライズされる。
【００６６】
なお、ここで図５において、ビット線ＢＬＲおよび／ＢＬＲのプリチャージ電圧レベルが、アレイ電源電圧ＶｄｄＳと接地電圧ＧＮＤの中間電圧レベルより低い電圧レベルのように示しているのは、高抵抗体ＲＺにおけるリーク電流により、そのプリチャージ／イコライズ電圧レベルが、中間電圧ＶＢＬレベルよりも少し低下していることを強調して示すためである。リーク電流Ｉｒが高抵抗体ＲＺを介して流れていても、ビット線ＢＬＲおよび／ＢＬＲにおいて、センスアンプＳＡがセンスすることのできる電圧差が生じていれば、正確に、センス動作を行なってメモリセルデータの検知、および増幅を行なうことができる。
【００６７】
また、上述のように、リーク電流Ｉｒは、微小電流であり、仕様上の許容値の範囲内にある。リーク電流Ｉｒが、微小電流であることを示すため、ワード線とビット線との短絡を、高抵抗体ＲＺで示す。
【００６８】
スタンバイ状態においては、共通ビット線ＣＢＬおよび／ＣＢＬをビット線分離ゲートＢＴＧＬおよびＢＴＧＲを介して、ビット線ＢＬＬ，ＢＬＲおよび／ＢＬＬおよび／ＢＬＲに接続し、センス共通ビット線ＣＢＬおよび／ＣＢＬを中間電圧レベルに確実にプリチャージしかつイコライズし、正確なセンス動作を保証する。
【００６９】
図６は、セルフリフレッシュモード時の図４に示すセンスアンプの動作を示すタイミング図である。以下、図６を参照して、図４に示すセンスアンプ帯ＳＡＢのセルフリフレッシュモード時の動作について説明する。
【００７０】
このセルフリフレッシュモードは、長期に渡ってデータアクセスが行われず、記憶データの保持のみが要求されるときに設定される。セルフリフレッシュモード時においては、スタンバイサイクル（状態）時、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲは接地電圧ＧＮＤレベルに維持される。したがって、ビット線分離ゲートＢＴＧＬおよびＢＴＧＲがともに非導通状態となり、共通ビット線ＣＢＬおよび／ＣＢＬが、ビット線ＢＬＲ，ＢＬＬおよび／ＢＬＲ，／ＢＬＬと分離される。ビット線イコライズ指示信号ＥＱＲおよびＥＱＬは、周辺電源電圧Ｖｄｄレベルであり、ビット線プリチャージ／イコライズ回路ＢＥＱＬおよびＢＥＱＲは活性状態にあり、ビット線ＢＬＲ，／ＢＬＲおよびＢＬＬ，／ＢＬＬが、それぞれ所定電圧レベルにプリチャージされかつイコライズされる。
【００７１】
センスアンプＳＡに対しても、センスイコライズ指示信号ＥＱはＨレベルであり、センス共通ソースノードＳ２ＰおよびＳ２Ｎが、それぞれプリチャージ電圧ＶＢＬレベルにプリチャージされる。センスアンプＳＡが、ビット線ＢＬＲおよび／ＢＬＲと分離されるため、センス共通ソースノードＳ２Ｐから高抵抗体ＲＺへ電流が流れる経路が遮断され、セルフリフレッシュモード時のスタンバイ状態時の消費電流が低減される。
【００７２】
共通ビット線ＣＢＬおよび／ＣＢＬは、フローティング状態にある。共通ビット線ＣＢＬおよび／ＣＢＬにおいてノイズが発生し、その電圧レベルが変化した状態を考える。たとえば共通ビット線ＣＢＬの電圧レベルがノイズによりプリチャージ電圧ＶＢＬよりも上昇し、ＭＩＳトランジスタＰＱ２のしきい値電圧の絶対値以上の電圧差が、ビット線ＣＢＬおよび／ＣＢＬに生じた場合、ＭＩＳトランジスタＰＱ２が導通し、共通ビット線ＣＢＬの電圧レベル上昇は抑制される。このときには、ＭＩＳトランジスタＮＱ１が導通しても、共通ビット線／ＣＢＬは、プリチャージ電圧ＶＢＬレベルにプリチャージされるだけである。一方、共通ビット線ＣＢＬの電圧レベルがノイズの影響などにより低下し、ＭＩＳトランジスタＮＱ２のしきい値電圧以上の電圧差が共通ビット線ＣＢＬおよび／ＣＢＬの間に生じた場合、ＭＩＳトランジスタＮＱ２が導通し、共通ビット線ＣＢＬの電位低下を抑制する。また、共通ビット線ＣＢＬおよび／ＣＢＬ間にセンスアンプトランジスタのしきい値電圧の絶対値以下の電圧差が生じても、センスアンプＳＡのトランジスタのリーク電流によりその電圧差は低減される。したがって、共通ビット線ＣＢＬおよび／ＣＢＬがビット線分離ゲートＢＴＧＬおよびＢＴＧＲにより、フローティング状態に維持されても、その電位変化を十分に抑制して、ほぼ一定のプリチャージ電圧ＶＢＬレベルに維持することができる。
【００７３】
リフレッシュ要求が発行され、時刻Ｔ１０において、図示しないリフレッシュ活性化信号が活性化され、リフレッシュが実行される。今、リフレッシュ時においても、ワード線ＷＬＲがリフレッシュアドレスにより指定される場合を考える。この場合、ビット線分離指示信号ＢＬＩＲを高電圧ＶＰＰレベルに駆動する。ビット線分離指示信号ＢＬＩＬは、接地電圧レベルを維持する。また、ビット線イコライズ指示信号ＥＱＲを接地電圧レベルに駆動する。ビット線イコライズ指示信号ＥＱＬはＨレベルを維持する。ビット線イコライズ指示信号ＥＱＲの非活性化に従ってセンスイコライズ指示信号ＥＱも非活性化される。
【００７４】
ビット線分離指示信号ＢＬＩＲが、高電圧ＶＰＰレベルに駆動されると、ビット線ＢＬＲおよび／ＢＬＲが共通ビット線ＣＢＬおよび／ＣＢＬに結合される。ビット線ＢＬＲおよび／ＢＬＲの寄生容量は、共通ビット線ＣＢＬおよび／ＣＢＬの寄生容量よりも十分大きいため、たとえ共通ビット線ＣＢＬおよび／ＣＢＬが、スタンバイ状態時、所定のプリチャージ電圧ＶＢＬレベルから変化しても、ビット線ＢＬＲおよび／ＢＬＲのプリチャージ電圧により、元のプリチャージ電圧レベルに駆動される。
【００７５】
ワード線ＷＬＲが時刻Ｔ１１において選択状態へ駆動され、ビット線ＢＬＩＲおよび／ＢＬＩＲにおいて電圧差が生じる。ビット線ＢＬＩＲおよび／ＢＬＩＲの電圧差は、共通ビット線ＣＢＬおよび／ＣＢＬに伝達される。
【００７６】
このビット線ＢＬＩＲおよび／ＢＬＩＲが電圧差が十分に拡大されると、時刻Ｔ１２において、センスアンプ活性化信号Ｓ０ＮおよびＺＳ０Ｐが活性化され、センス共通ソースノードＳ２ＮおよびＳ２Ｐがそれぞれ接地電圧ＧＮＤレベルおよびアレイ電源電圧ＶｄｄＳレベルに駆動され、センスアンプＳＡが活性化される。応じて、ビット線ＢＬＩＲおよび／ＢＬＩＲの電圧差が増幅され、ビット線ＢＬＩＲおよび／ＢＬＩＲが、アレイ電源電圧ＶｄｄＳおよび接地電圧ＧＮＤレベルに駆動される。
【００７７】
ここで、図６においても、メモリセルＭＣＲにＨレベルデータが格納されている場合のビット線の電圧波形を示す。メモリセルＭＣＲにビット線ＢＣＲのアレイ電源電圧が書込まれ、メモリセルＭＣＲの記憶データのリフレッシュが行われる。
【００７８】
メモリブロックの各列において、センスアンプＳＡにより増幅されたビット線電圧ＶｄｄＳおよび接地電圧ＧＮＤが、対応のメモリセルに格納され、記憶データのリフレッシュが行なわれる。
【００７９】
時刻Ｔ１３において、リフレッシュ動作が完了し、選択ワード線ＷＬＲが、非選択状態の負電圧ＶＢＢレベルに駆動される。また、センスアンプ活性化信号Ｓ０ＮおよびＺＳ２Ｐが非活性化され、センスアンプＳＡが非活性化される。また、ビット線分離指示信号ＢＬＩＲが接地電圧ＧＮＤレベルとなり、ビット線分離ゲートＢＴＧＲが非導通状態となり、またビット線イコライズ指示信号ＥＱＲが周辺電源電圧Ｖｄｄレベルへ駆動され、ビット線プリチャージ／イコライズ回路ＢＥＱＲにより、ビット線ＢＬＲおよび／ＢＬＲが元のプリチャージ電圧レベルに駆動される。
【００８０】
したがって、低消費電流が要求されるデータ保持モード時において、スタンバイ状態時、ビット線分離ゲートＢＴＧＬおよびＢＴＧＲを非導通状態に設定することにより、センスアンプＳＡに対するイコライズトランジスタＮＱ３およびＮＱ５を高抵抗体ＲＺから分離することができ、このスタンバイサイクル時におけるセンスアンプ回路部から高抵抗体を介してリーク電流が非選択状態のワード線へ流れるのを防止することができ、消費電流を十分に抑制することができる。
【００８１】
なお、図６に示すタイミング図において破線で示すように、ビット線イコライズ指示信号ＥＱＲおよびセンスイコライズ指示信号ＥＱは、ワード線ＷＬＲの選択前に非活性状態に駆動されてもよい。また、リフレッシュ時のアクティブサイクル完了時においては、ビット線分離制御信号ＢＬＩＲを、イコライズ動作活性化後に接地電圧レベルに駆動してもよい。センスアンプＳＡのセンスノード、すなわち、共通ビット線ＣＢＬおよび／ＣＢＬを、確実に、リフレッシュ動作開始時中間電圧レベルにプリチャージすることができ、またスタンバイ状態移行時確実に、共通ビット線ＣＢＬおよび／ＣＢＬをプリチャージ電圧レベルに駆動することができる。
【００８２】
図７は、通常動作モード時のビット線分離指示信号とメモリブロック選択信号との対応関係を概念的に示す図である。図７においては、また、メモリブロックＭＢＫ＜Ｎ＞からＭＢＫ＜Ｎ＋２＞に対するビット線分離指示信号ＢＬＩ＜Ｎ＞Ｌ，ＢＬＩ＜Ｎ＞ＲからＢＬＩ＜Ｎ＋３＞Ｌ，ＢＬＩ＜Ｎ＋３＞Ｒを示す。ビット線分離回路は図面を簡略化するために示していない。
【００８３】
センスアンプ帯ＳＡＢ＜Ｎ＞が、図示しないメモリブロックＭＢＫ＜Ｎ−１＞とメモリブロックＭＢＫ＜Ｎ＞とにより共有される。センスアンプ帯ＳＡＢ＜Ｎ＋１＞が、メモリブロックＭＢＫ＜Ｎ＋１＞およびＭＢＫ＜Ｎ＞により共有される。センスアンプ帯ＳＡＧ＜Ｎ＋２＞が、メモリブロックＭＢＫ＜Ｎ＋２＞およびＭＢＫ＜Ｎ＋１＞により共有される。センスアンプ帯ＳＡＢ＜Ｎ＋３＞が、メモリブロックＭＢＫ＜Ｎ＋２＞および図示しないメモリＭＢＫ＜Ｎ＋３＞により共有される。すなわち、センスアンプ帯の構成においては、センスアンプは対応のメモリブロックのビット線対の両側に交互に配置され、いわゆる交互配置型シェアードセンスアンプ構成に配置される。
【００８４】
センスアンプ帯ＳＡＢ＜Ｎ＋３＞は、ビット線分離指示信号ＢＬＩ＜Ｎ＋３＞ＲおよびＢＬＩ＜Ｎ＋３＞Ｌに従って、それぞれメモリブロックＭＢＫ＜Ｎ＋３＞およびＭＢＫ＜Ｎ＋２＞に選択的に接続される。センスアンプ帯ＳＡＢ＜Ｎ＋２＞は、ビット線分離指示信号ＢＬＩ＜Ｎ＋２＞ＲおよびＢＬＩ＜Ｎ＋２＞Ｌに従って、メモリブロックＭＢＫ＜Ｎ＋２＞およびＭＢＫ＜Ｎ＋１＞に選択的に接続される。
【００８５】
センスアンプ帯ＳＡＢ＜Ｎ＋１＞は、ビット線分離指示信号ＢＬＩ＜Ｎ＋１＞ＲおよびＢＬＩ＜Ｎ＋１＞Ｌに従って、メモリブロックＭＢＫ＜Ｎ＋１＞およびＭＢＫ＜Ｎ＞に選択的に接続される。センスアンプ帯ＳＡＢ＜Ｎ＞は、ビット線分離指示信号ＢＬＩ＜Ｎ＞ＲおよびＢＬＩ＜Ｎ＞Ｌに従って、メモリブロックＭＢＫ＜Ｎ＞および図示しないメモリブロックＭＢＫ＜Ｎ−１＞に選択的に接続される。
【００８６】
ビット線分離指示信号ＢＬＩ＜Ｎ＞ＲからＢＬＩ＜Ｎ＋３＞Ｒは、それぞれ、ドライブ回路ＤＶＲ＜Ｎ＞からＤＶＲ＜Ｎ＋３＞により駆動される。ビット線分離指示信号ＢＬＩ＜Ｎ＞ＬからＢＬＩ＜Ｎ＋３＞Ｌは、それぞれ、ドライブ回路ＤＶＬ＜Ｎ＞からＤＶＬ＜Ｎ＋３＞により駆動される。
【００８７】
データアクセスが行なわれるノーマルモード時においては、ドライブ回路ＤＶＲ＜Ｎ＞は、メモリブロック選択信号ＢＳ＜Ｎ−１＞に基づいて生成される信号が与えられる。ドライブ回路ＤＶＬ＜Ｎ＞およびＤＶＲ＜Ｎ＋１＞には、メモリブロック選択信号ＢＳ＜Ｎ＞に基づいて生成される信号が与えられる。
【００８８】
ドライブ回路ＤＶＬ＜Ｎ＋１＞およびＤＶＲ＜Ｎ＋２＞へは、ブロック選択信号ＢＳ＜Ｎ＋１＞に基づいて生成される信号が与えられる。ドライブ回路ＤＶＬ＜Ｎ＋２＞およびＤＶＲ＜Ｎ＋３＞へは、メモリブロック選択信号ＢＳ＜Ｎ＋２＞に基づいて生成される信号が与えられる。ドライブ回路ＤＶＬ＜Ｎ＋３＞には、メモリブロック選択信号ＢＳ＜Ｎ＋３＞に基づいて生成される信号が与えられる。図７においては、選択メモリブロックとビット線分離制御信号の状態との対応を考えるため、ブロック選択信号ＢＳ＜Ｎ−１＞からＢＳ＜Ｎ＋３＞がそれぞれ対応のドライブ回路ＤＶＬ＜Ｎ＋３；Ｎ＞およびＤＶＲ＜Ｎ＋３；Ｎ＞へ与えられるように示す。
【００８９】
今、メモリブロックＭＢＫ＜Ｎ＋１＞が選択された場合を考える。この場合、メモリブロック選択信号ＢＳ＜Ｎ＋１＞が選択状態へ駆動される。残りのメモリブロック選択信号ＢＳ＜Ｎ＞およびＢＳ＜Ｎ＋２＞およびＢＳ＜Ｎ＋３＞は、非選択状態にある。ドライブ回路ＤＶＬ＜Ｎ＞，ＤＶＲ＜Ｎ＞からＤＶＬ＜Ｎ＋３＞，ＤＶＲ＜Ｎ＋３＞は、インバータ回路で構成される。したがって、ドライブ回路ＤＶＬ＜Ｎ＋１＞およびＤＶＲ＜Ｎ＋２＞から出力されるビット線分離指示信号ＢＬＩ＜Ｎ＋２＞ＲおよびＢＬＩ＜Ｎ＋１＞Ｌが、接地電圧ＧＮＤレベルへ駆動される。他のビット線分離指示信号が高電圧ＶＰＰレベルを維持する。したがってセンスアンプ帯ＳＡＢ＜Ｎ＋１＞はメモリブロックＭＢＫ＜Ｎ＞から分離され、またセンスアンプ帯ＳＡＢ＜Ｎ＋２＞がメモリブロックＭＢＫ＜Ｎ＋２＞から分離される。残りのビット線分離指示信号は高電圧ＶＰＰを維持する。
【００９０】
図８は、セルフリフレッシュモード時のビット線分離指示信号とクロック選択信号との対応関係を概念的に示す図である。メモリブロックおよびドライブ回路の構成は図７に示す構成と同じである。図８においても、ビット線分離回路は、対応のビット線分離指示信号で示す。ビット線分離指示信号は、メモリブロック選択信号に基づいて生成される信号をトリガとして生成されるが、図８においても、選択メモリブロックとビット線分離指示信号との対応関係を示すために、ビット線分離指示信号が、メモリブロック選択信号から生成されるように示す。
【００９１】
図８に示すセルフリフレッシュモード時においては、ブロック選択信号に基づいて生成される信号を反転するインバータ回路ＩＶ＜Ｎ＞からＩＶ＜Ｎ＋２＞が、それぞれブロック選択信号ＢＳ＜Ｎ＞からＢＳ＜Ｎ＋２＞に対して設けられる。したがって、セルフリフレッシュモード時においては、ブロック選択信号ＢＳ＜Ｎ＞からＢＳ＜Ｎ＋２＞とビット線分離指示信号ＢＬＩ＜Ｎ＞Ｌ、ＢＬＩ＜Ｎ＋２＞ＬからＢＬＩ＜Ｎ＞Ｒ、ＢＬＩ＜Ｎ＋２＞Ｒとの間のロジックが、通常動作モード時のロジックと反転される。
【００９２】
インバータ回路ＩＶ＜Ｎ＞の出力信号がドライブ回路ＤＶＲ＜Ｎ＞およびＤＶＬ＜Ｎ＋１＞へ与えられる。インバータ回路ＩＶ＜Ｎ＋１＞の出力信号が、ドライブ回路ＤＶＲ＜Ｎ＋１＞およびＤＶＬ＜Ｎ＋２＞へ与えられる。インバータ回路ＩＶ＜Ｎ＋２＞の出力信号がドライブ回路ＤＶＲ＜Ｎ＋２＞およびＤＶＬ＜Ｎ＋３＞へ与えられる。ドライブ回路ＤＶＬ＜Ｎ＞へは、クロック選択信号の反転信号ＺＢＳ＜Ｎ−１＞に基づいて生成される信号が与えられる。ドライブ回路ＤＶＲ＜Ｎ＋３＞へは、ブロック選択信号ＢＳ＜Ｎ＋３＞の反転信号ＺＢＳ＜Ｎ＋３＞に基づいて生成される信号が与えられる。
【００９３】
この図８に示す構成の場合、スタンバイ状態時においては、メモリブロック選択信号ＢＳ＜Ｎ＞からＢＳ＜Ｎ＋２＞はすべて非選択状態であり、従って、反転メモリブロック選択信号ＺＢＳ＜Ｎ−１＞およびＺＢＳ＜Ｎ＋３＞は、スタンバイ状態時Ｈレベルである。応じて、ドライブ回路ＤＶＬ＜Ｎ＞，ＤＶＲ＜Ｎ＞−ＤＶＬ＜Ｎ＋３＞，ＤＶＲ＜Ｎ＋３＞から出力されるビット線分離指示信号ＢＬＩ＜Ｎ＞Ｌ，ＢＬＩ＜Ｎ＞ＲからＢＬＩ＜Ｎ＋３＞Ｌ，ＢＬＩ＜Ｎ＋３＞Ｒは、すべて接地電圧ＧＮＤレベルである。
【００９４】
セルフリフレッシュモード時において、メモリブロックＭＢＫ＜Ｎ＋１＞が選択された状態を考える。この場合、メモリブロック選択信号ＢＳ＜Ｎ＋１＞が選択状態へ駆動される。したがって、ドライブ回路ＤＶＲ＜Ｎ＋１＞およびＤＶＬ＜Ｎ＋２＞からのビット線分離指示信号ＢＬＩ＜Ｎ＋１＞ＲおよびＢＬＩ＜Ｎ＋２＞Ｌが、接地電圧ＧＮＤレベルから高電圧ＶＰＰレベルに駆動される。残りのビット線分離指示信号は、対応のメモリブロック選択信号が非選択状態にあるため、接地電圧ＧＮＤレベルを維持する。
【００９５】
したがって、選択メモリブロックＭＢＫ＜Ｎ＋１＞のみセンスアンプ帯ＳＡＢ＜Ｎ＋１＞およびＳＡＢ＜Ｎ＋２＞を接続し、他のメモリブロックＭＢＫ＜Ｎ＞およびＭＢＫ＜Ｎ＋２＞を、すべて対応のセンスアンプ帯から分離することができる。これらのメモリブロックＭＢＫ＜Ｎ＞およびＭＢＫ＜Ｎ＋２＞においては、ビット線プリチャージ／イコライズ回路によりビット線プリチャージ／イコライズ動作が行なわれている。
【００９６】
すなわち、セルフリフレッシュモード時においては、スタンバイ状態にあるメモリブロックは全て対応のセンスアンプ帯から分離し、選択メモリブロックのみを対応のセンスアンプ帯に接続する。短絡不良が存在していても、センスアンプ帯と高抵抗の短絡とは、スタンバイ状態のときに分離されるため、スタンバイ電流を低減することができる。
【００９７】
図９は、この発明の実施の形態１に従うロウ系制御信号を発生する部分の構成を概略的に示す図である。図９において、ロウ系制御信号発生部は、外部からのコマンドＣＭＤをデコードし、内部動作モード指示信号を発生するコマンドデコード回路２０と、コマンドデコード回路２０からのセルフリフレッシュモード指示信号ＳＲＥＦとオートリフレッシュモード指示信号ＡＲＥＦとに従って、リフレッシュに必要な制御信号を生成するリフレッシュ制御回路２２とを含む。
【００９８】
コマンドデコード回路２０は、たとえば、クロック信号の立上がりエッジで、外部から与えられるコマンドＣＭＤを取込みデコードする。コマンドデコード回路２０は、コマンドＣＭＤが行選択動作を指定するときには、ノーマルロウアクセス指示信号ＮＲＡＣＴＥを活性化し、コマンドＣＭＤが行選択動作完了を規定するときには、プリチャージ指示信号ＰＲＧを活性化する。また、コマンドデコード回路２０は、コマンドＣＭＤが、セルフリフレッシュモードを指定するときには、セルフリフレッシュモード指示信号ＳＲＥＦを活性化し、オートリフレッシュモードを指定するときには、オートリフレッシュモード指示信号ＡＲＥＦを活性化する。
【００９９】
このコマンドデコード回路２０は、コマンドＣＭＤがセルフリフレッシュモードエントリを示すときに、セルフリフレッシュモードエントリ指示信号を生成し、セルフリフレッシュモード完了をコマンドＣＭＤが示すときには、セルフリフレッシュイグジット信号を生成してもよい。この場合には、セルフリフレッシュモード指示信号ＳＲＥＦが、セルフリフレッシュモードエントリ指示信号に従って活性化され、セルフリフレッシュモードイグジット指示信号に従って非活性化される。
【０１００】
リフレッシュ制御回路２２は、このオートリフレッシュモードまたはセルフリフレッシュモードが指定されたときに、リフレッシュアドレスＲＦＡＤＤを生成し、またリフレッシュアドレスと外部からのアドレスとを切換えるアドレス切換信号ＭＸを発生する。リフレッシュ制御回路２２は、オートリフレッシュモード指示信号ＡＲＥＦの活性化時には、所定の時間幅を有するリフレッシュロウ活性化信号ＲＦＡＣＴを発生する。セルフリフレッシュモードが指定されたときには、このリフレッシュ制御回路２２は、内部のタイマを駆動し、所定の時間間隔でリフレッシュロウ活性化信号ＲＦＡＣＴを活性化し、またリフレッシュアドレスＲＦＡＤＤを、各リフレッシュごとに更新する。また、セルフリフレッシュモード時と通常動作モード時とで、ビット線分離ゲートの論理を変換するために、高電圧ＶＰＰレベルの分離制御切換信号ＲＦＶＰＰを発生する。このセルフリフレッシュモード時に、分離制御切換信号ＲＦＶＰＰを発生することにより、ビット線分離指示信号を発生する分離制御回路における論理が切換えられる。
【０１０１】
ロウ系制御信号発生部は、さらに、コマンドデコード回路２０からのノーマルロウアクセス指示信号ＮＲＡＣＴＥ、プリチャージ指示信号ＰＲＧおよびリフレッシュロウ活性化信号ＲＦＡＣＴを受け、メインロウ系制御信号群ＭＲＣＴＬを生成するロウ系メイン制御回路２４を含む。このロウ系メイン制御回路２４は、図１に示す周辺回路３に含まれ、各メモリマットに含まれる行選択回路に対し、メインロウ系制御信号ＭＲＣＴＬを伝達する。メモリマットの活性／非活性は、マットの構成に応じて適当に定められ、バンク構成の場合には、バンク単位でマットの活性化が行なわれ、またマット単位での活性化が行なわれる場合には、マットを特定するアドレス信号により、選択マットに対して与えられるメイン制御信号が活性化される。メモリマットの活性化の方法はいずれであってもよいため、図９においては、単に、このロウ系メイン制御回路２４は、対応のメモリマットに対しメインロウ系制御信号群ＭＲＣＴＬを生成するように示す。
【０１０２】
ロウ系制御信号発生部は、さらに、各センスアンプ帯に対応して配置されるロウ系ローカル制御回路３６を含む。このロウ系ローカル制御回路３６は、図２に示す行系制御回路１２に含まれ、ブロックデコーダ３０からのブロック選択信号ＢＳに従って対応のセンスアンプ帯およびビット線分離回路に対するビット線分離制御信号ＢＬＩ、センスアンプ活性化信号Ｓ０ＮおよびＺＳ０Ｐ、ならびにビット線イコライズ指示信号ＢＥＱを生成する。図９においては、センスアンプ帯ＳＡＢ＜Ｋ＞、ビット線分離回路ＢＩＧＲ＜Ｋ＞およびＢＩＧＬ＜Ｋ＞に対するビット線分離制御信号ＢＬＩ＜Ｋ＞、センスアンプ活性化信号Ｓ０Ｎ＜Ｋ＞およびＺＳ０Ｐ＜Ｋ＞、ならびにビット線イコライズ指示信号ＢＥＱ＜Ｋ＞を代表的に示す。ここで、ビット線分離制御信号ＢＬＩ＜Ｋ＞は、ビット線分離回路ＢＩＧＲ＜Ｋ＞に対するビット線分離指示信号ＢＬＩＲ＜Ｋ＞とビット線分離回路ＢＩＧＬ＜Ｋ＞に対するビット線分離指示信号ＢＬＩＬ＜Ｋ＞両者を含む。
【０１０３】
センスアンプ帯ＳＡＢ＜Ｋ＞は、メモリブロックＭＢＫ＜Ｋ＞およびＭＢＫ＜Ｋ−１＞により共有される。ロウ系ローカル制御回路３６には、またリフレッシュ制御回路２２からの分離制御切換信号ＲＦＶＰＰが与えられる。この分離制御切換信号ＲＦＶＰＰに従って、ブロック選択信号ＢＳとビット線分離制御信号ＢＬＩ＜Ｋ＞の対応関係が切換えられ、その論理が切換えられる。
【０１０４】
行選択に関連する回路として、外部からのアドレス信号ＡＤＤを取込み内部アドレスを生成するアドレス入力バッファ２６と、リフレッシュ制御回路２２からのアドレス切換信号ＭＸに従ってアドレス入力バッファ２６からの内部アドレス信号とリフレッシュアドレスＲＦＡＤＤの一方を選択するマルチプレクサ２８と、マルチプレクサ２８からのブロックアドレスをデコードしブロック選択信号ＢＳを生成するブロックデコーダ３０と、マルチプレクサ２８から与えられる内部ロウアドレス信号をプリデコードし、ロウプリデコード信号を生成するロウプリデコーダ３２が、メモリマットの各ブロックに共通に設けられる。メモリブロックそれぞれに対してロウデコーダ３４が設けられる。
【０１０５】
このロウデコーダ３４は、図２に示す行選択回路に含まれ、ブロックデコーダ３０からのブロック選択信号ＢＳが選択状態のとき活性化され、ロウプリデコーダ３２からのロウプリデコード信号をプリデコードし、アドレス指定されたワード線ＷＬを選択状態へ駆動する。このロウデコーダ３４は、図９においてメモリブロックＭＢＫ＜Ｋ−１＞に対して設けられるように示す。この場合、ロウデコーダ３４は、ブロック選択信号ＢＳ＜Ｋ−１＞が選択状態のときに活性化され、メモリブロックＭＢＫ＜Ｋ−１＞においてアドレス指定された行に対するワード線を選択状態へ駆動する。
【０１０６】
図１０は、図９に示すリフレッシュ制御回路２２の構成の一例を概略的に示す図である。図１０において、リフレッシュ制御回路２２は、セルフリフレッシュエントリ指示信号ＳＲＦＥＮの活性化に応答してセットされかつセルフリフレッシュイグジット指示信号ＳＲＦＥＸＴに従ってリセットされるセット／リセットフリップフロップ４０と、セット／リセットフリップフロップ４０の出力Ｑからのセルフリフレッシュモード指示信号ＳＲＥＦに従って起動され所定の周期でリフレッシュ要求ＲＦＲＥＱを発行するタイマ４１と、タイマ４１からのリフレッシュ要求ＲＦＲＥＱに従って、カウント動作を行ない、リフレッシュアドレスＲＦＡＤＤを発生するリフレッシュアドレスカウンタ４２と、リフレッシュ要求ＲＦＲＥＱとオートリフレッシュモード指示信号ＡＲＥＦとを受けるＯＲ回路４３と、ＯＲ回路４３の出力信号の立上がりに応答して所定の時間幅を有するワンショットのパルス信号を発生するパルス発生回路４５と、オートリフレッシュモード指示信号ＡＲＥＦとセルフリフレッシュモード指示信号ＳＲＥＦとを受けてアドレス切換信号ＭＸを発生するＯＲ回路４４と、セルフリフレッシュモード指示信号ＳＲＥＦをレベル変換して分離制御切換信号ＲＦＶＰＰを生成するレベル変換回路４６を含む。
【０１０７】
パルス発生回路４５からリフレッシュロウ活性化信号ＲＦＡＣＴが発生される。レベル変換回路４６は、周辺電源電圧レベルのセルフリフレッシモード指示信号ＳＲＥＦを高電圧ＶＰＰレベルの信号に変換して分離制御切換信号ＲＦＶＰＰを生成する。レベル変換回路４６は、単に電圧レベルの変換を行うだけであり、論理レベルの変換は行わない。従って、分離制御切換信号ＲＦＶＰＰは、セルフリフレッシュモード時に高電圧レベルに設定され、通常動作モード時およびオートリフレッシュモード時においてはＬレベルに設定される。
【０１０８】
セット／リセットフリップフロップ４０へ与えられるリフレッシュエントリ指示信号ＳＲＦＥＮおよびセルフリフレッシュイグジット指示信号ＳＲＦＥＸＴは、図９に示すコマンドデコード回路２０から与えられる。次に、図１０に示すリフレッシュ制御回路２２の動作を、図１１に示すタイミング図を参照して説明する。
【０１０９】
セルフリフレッシュエントリ指示信号ＳＲＦＥＮが図９に示すコマンドデコード回路２０から与えられると、セット／リセットフリップフロップ４０がセットされ、セルフリフレッシュモード指示信号ＳＲＥＦがＨレベルとなる。セルフリフレッシュモード指示信号ＳＲＥＦの活性化に応答してタイマ４１が起動され、所定の周期でリフレッシュ要求ＲＦＲＥＱを発行する。このリフレッシュ要求ＲＦＲＥＱに従ってパルス発生回路４５から、所定の時間幅を有するリフレッシュロウ活性化信号ＲＦＡＣＴが生成される。
【０１１０】
また、セット／リセットフリップフロップ４０からのセルフリフレッシュモード指示信号ＳＲＥＦに従ってアドレス切換制御信号ＭＸがＨレベルとなり、図９に示すマルチプレクサ２８がリフレッシュアドレスＲＦＡＤＤを選択する。
【０１１１】
また、レベル変換回路４６が、Ｈレベルのセルフリフレッシュモード指示信号ＳＲＥＦに従って、分離制御切換信号ＲＦＶＰＰを高電圧ＶＰＰレベルに設定する。
【０１１２】
したがって、セルフリフレッシュモード時においては、リフレッシュ要求ＲＦＲＥＱの発行間隔で、リフレッシュロウ活性化信号ＲＦＡＣＴが活性化されて、リフレッシュアドレスカウンタ４２からのリフレッシュアドレスＲＦＡＤＤに従ってメモリセル行の選択が行なわれ、選択行のメモリセルのデータのリフレッシュが実行される。
【０１１３】
図１２は、図９に示すロウ系メイン制御回路２４の構成を概略的に示す図である。図１２において、ロウ系メイン制御回路２４は、ノーマルロウアクセス指示信号ＮＲＡＣＴＥの活性化に応答してセットされかつプリチャージ指示信号ＰＲＧの活性化に応答してリセットされるセット／リセットフリップフロップ５０と、セット／リセットフリップフロップ５０の出力Ｑからの信号とリフレッシュロウ活性化信号ＲＦＡＣＴとを受けるＯＲ回路５１と、ＯＲ回路５１からのロウ活性化信号ＡＣＴに従ってメインビット線分離制御信号ＺＢＬＩＦを生成する分離制御回路５２と、ロウ活性化信号ＡＣＴに応答してブロックデコーダイネーブル信号ＢＤＥＮを生成するブロックデコード制御回路５３と、分離制御回路５２の出力信号と分離制御切換信号ＲＦＶＰＰとに従ってイコライズ制御信号ＥＱＦを発生するイコライズ制御回路５４と、イコライズ制御回路５４の出力信号に従ってロウデコーダイネーブル信号ＲＤＥＦを発生するロウデコード制御回路５５と、ロウデコード制御回路５５の出力信号に従ってワード線駆動タイミング信号ＲＸＴを発生するワード線選択制御回路５６と、ワード線選択制御回路５６の出力信号に従ってセンスアンプイネーブル信号ＳＥＮを発生するセンス制御回路５７を含む。
【０１１４】
これらの制御回路５２から５７は、また、ロウ活性化信号ＡＣＴの非活性化に応答して、所定のシーケンスで対応の制御信号をスタンバイ状態へ駆動する。
【０１１５】
これらの制御回路５２から５７は、それぞれ、実質的に遅延回路で構成され、前段回路の出力信号の活性化に応答して、所定時間経過後に対応の制御信号を所定の状態へ駆動する。イコライズ制御回路５４は、この遅延時間が可変とされ、セルフリフレッシュモード時には、ビット線分離制御信号ＺＢＬＩＦがＨレベルに立上がった後に、イコライズ制御信号ＥＱＦをＬレベルに駆動する。すなわち、セルフリフレッシュモード時においては、選択メモリブロックが対応のセンスアンプ帯に接続され、共通ビット線が所定電圧レベルにプリチャージされた後に、ビット線イコライズ動作を停止する。通常動作モード時においては、このイコライズ制御回路５４は、その遅延時間が短くされ、ビット線分離制御信号ＺＢＬＩＦとほぼ同様のタイミングで、イコライズ制御信号ＥＱＦをＬレベルへ駆動する。
【０１１６】
図１３は、図１２に示すロウ系メイン制御回路２４のセルフリフレッシュモード時の動作を示す信号波形図である。以下、図１３を参照して、この図１２に示すロウ系メイン制御回路２４のセルフリフレッシュモード時の動作について説明する。ノーマルロウアクセス指示信号ＮＲＡＣＴＥおよびプリチャージ指示信号ＰＲＥは共にＬレベルである。
【０１１７】
セルフリフレッシュモード時においては、分離制御切換信号ＲＦＶＰＰは高電圧ＶＰＰレベルのＨレベルであり、イコライズ制御回路５４の遅延時間が、通常動作モード時に較べて長くされる。リフレッシュ要求に従って、リフレッシュロウ活性化信号ＲＦＡＣＴが、所定時間Ｈレベルに維持される。このリフレッシュロウ活性化信号ＲＦＡＣＴの立上がりに応答して、ブロックデコード制御回路５３がブロックデコーダイネーブル信号ＢＤＥＮを活性化し、次いで、分離制御回路５２が分離制御信号ＺＢＬＩＦをＨレベルへ駆動する。ブロックデコード制御回路５３からのブロックデコーダイネーブル信号ＢＤＥＮを早いタイミングで活性化することにより、選択メモリブロックを特定するブロック選択信号を早いタイミングで確定状態へ駆動する。
【０１１８】
分離制御信号ＺＢＬＩＦがＨレベルに立上がり、選択メモリブロックと対応のセンスアンプ帯とが接続された後に、イコライズ制御信号ＥＱＦをＨレベルに立上げる。センスアンプのセンスノードを、対応の選択メモリブロックのビット線プリチャージ／イコライズ回路によりプリチャージ／イコライズした後に、ビット線のプリチャージ／イコライズ動作を停止する。このイコライズ制御信号ＥＱＦがＬレベルに駆動されると、ほぼ同様のタイミングで、ロウデコード制御回路５５からのロウデコーダイネーブル信号ＲＤＥＦがＨレベルへ駆動される。ロウデコーダイネーブル信号ＲＤＥＦにより、選択メモリブロックに対して設けられたロウデコーダがデコード動作を開始する。
【０１１９】
次いで、ワード線選択制御回路５６からのワード線駆動タイミング信号ＲＸＴがＨレベルへ駆動され、デコード動作により選択されたワード線ＷＬが、高電圧レベルへ駆動される。これにより、ビット線ＢＬおよび／ＢＬに、選択メモリセルのデータが読出される。
【０１２０】
ワード線ＷＬが選択状態へ駆動されてから所定時間が経過した後に、センス制御回路５７がセンスアンプイネーブル信号ＳＥＮを活性状態へ駆動する。これにより、選択メモリブロックに対して設けられたセンスアンプ帯においてセンス動作が行なわれ、ビット線ＢＬおよび／ＢＬが、対応のメモリセルの記憶データに応じて電源電圧および接地電圧レベルに駆動される。センスアンプにより増幅してラッチされたメモリセルデータが、元のメモリセルに再書込され、メモリセルの記憶データのリフレッシュが実行される。
【０１２１】
所定時間が経過すると、リフレッシュロウ活性化信号ＲＦＡＣＴがＬレベルに立下がり、リフレッシュ時のアクティブサイクルが完了する。応じて、まずワード線駆動タイミング信号ＲＸＴがＬレベルへ駆動され、ワード線ＷＬが非選択状態へ駆動される。次いでロウデコーダイネーブル信号ＲＤＥＦおよびセンスアンプイネーブル信号ＳＥＮがそれぞれ非活性状態へ駆動される。
【０１２２】
さらに、イコライズ制御信号ＥＱＦがＬレベルへ駆動され、選択メモリブロックにおけるビット線のプリチャージ／イコライズ動作が行なわれ、また同時に対応のセンスアンプのセンスノード（共通ビット線）のプリチャージ／イコライズ動作が実行される。その後、分離制御信号ＺＢＬＩＦがＨレベルとなり、センスアンプ帯とメモリブロックとが分離される。
【０１２３】
上述の動作シーケンスにおいては、セルフリフレッシュモード時において、センスアンプ帯と選択メモリブロックとを接続した後にビット線のプリチャージ／イコライズ動作を完了し、またリフレッシュ後においては、ビット線イコライズ実行後に、ビット線分離ゲートを非導通状態に設定している。したがって、センスアンプ帯とメモリブロックとを分離した状態でスタンバイ状態を維持する場合においても、確実に、センスアンプのセンスノード（共通ビット線）を所定電圧レベルにプリチャージした後に、メモリセルデータの読出を行なうことができ、また、リフレッシュ完了後センスノード（共通ビット線）を所定電圧レベルにプリチャージ／イコライズした後にスタンバイ状態へ復帰することができる。
【０１２４】
また、イコライズ制御信号ＥＱＦを、ビット線分離制御信号ＺＢＬＩＦの立ち上がりよりも遅くしているため、ワード線選択開始おおよびセンス動作開始タイミングが通常動作モード時よりも遅れるものの、セルフリフレッシュモード時においては、データアクセスは行われないため、特に問題は生じない。
【０１２５】
図１４は、図１２に示すロウ系メイン制御回路２４の通常動作モード時の動作を示す信号波形図である。以下、図１４を参照して、この通常動作モード時のロウ系メイン制御回路２４の動作について説明する。
【０１２６】
通常動作モード時においては、リフレッシュロウ活性化信号分離ＲＦＡＣＴおよび分離制御切換信号ＲＦＶＰＰは、Ｌレベルである。
【０１２７】
この通常動作モード時においては、外部からのコマンドに従って動作モードが指定される。行選択時においては、まずノーマルロウアクセス指示信号ＮＲＡＣＴＥがワンショットのパルスの形で発生され、応じてセット／リセットフリップフロップ５０がセットされる。この状態において、ＯＲ回路５１からのロウ活性化信号ＡＣＴがＨレベルに立上がり、応じて、分離制御回路５２からの分離制御信号ＺＢＬＩＦがＨレベルに立上がり、またブロックデコード制御回路５３からのブロックデコーダイネーブル信号ＢＤＥＮがＨレベルに立上がる。
【０１２８】
通常動作モード時においては、センスアンプ帯とメモリブロックとは、スタンバイ状態時において接続されている。センスアンプ回路のセンスノード（共通ビット線）は、中間電圧レベルにプリチャージされているため、イコライズ制御回路５４は、分離制御切換信号ＲＦＶＰＰはＬレベルであるため、分離制御信号ＺＢＬＩＦとほぼ同様のタイミングで、イコライズ制御信号ＥＱＦをＨレベルに立上げる。このイコライズ制御信号ＥＱＦのＨレベルの立上がりに従って、ロウデコード制御回路５５、ワード線選択制御回路５６およびセンス制御回路５７が、それぞれ、ロウデコーダイネーブル信号ＲＤＥＦ、ワード線駆動タイミング信号ＲＸＴおよびセンスアンプイネーブル信号ＳＥＮを順次活性状態へ駆動する。
【０１２９】
イコライズ制御回路５４においては、イコライズ制御信号ＥＱＦの立上がりがセルフリフレッシュモード時よりも早くされているため、これらのワード線ＷＬの選択タイミングがセルフリフレッシュモード時よりも早くされ、また、センスアンプ活性化信号ＳＥＮの活性化も早くなる。このビット線ＢＬおよび／ＢＬの電圧はセンスアンプ回路によりセンス、増幅およびラッチされた後、列選択動作が行なわれ、データアクセスが実行される。
【０１３０】
アクセスサイクルが完了すると、プリチャージ指示信号ＰＲＧが発生され、応じてロウ活性化信号ＡＣＴがＬレベルとなる。次いで、制御回路５２から５７が、順次、所定のシーケンスで対応の制御信号をスタンバイ状態へ駆動する。この場合においても、イコライズ制御回路５４は、セルフリフレッシュモード時と異なり、イコライズ制御信号ＥＱＦを、分離制御信号ＺＢＬＩＦとほぼ同様のタイミングでＬレベルへ駆動する。この場合、選択メモリブロックが、スタンバイ状態時においてもセンスアンプ帯と接続されるため、非選択メモリブロックとセンスアンプ帯の接続およびビット線イコライズを同様のタイミングで行なっても、特に問題は生じない。この場合、通常動作モード時においても、イコライズ制御信号ＥＱＦが、ビット線制御信号ＺＢＬＩＦよりも早いタイミングでＬレベルへ立下げられてもよい。
【０１３１】
したがって、この通常動作モード時においては、イコライズ制御信号ＥＱＦを、分離制御信号ＺＢＬＩＦとほぼ同様のタイミングで変化させており、セルフリフレッシュモード時と異なり、早いタイミングでワード線を選択状態へ駆動することができ、アクセス時間が長くなるのを防止することができる。
【０１３２】
なお、通常動作モード時においても、ワード線選択前に、イコライズ制御信号ＥＱＦがＨレベルに駆動され、ビット線のプリチャージ／イコライズ動作が完了していれば正確にセンス動作を行なうことができるため、ビット線分離制御信号ＺＢＬＩＦがＬレベルとなった後に、イコライズ制御信号ＥＱＦがＬレベルに駆動されてもよい。すなわち、図１５に示すように、イコライズ制御信号ＥＱＦがＨレベルに立上がる時刻ｔ０は、ワード線ＷＬが選択状態へ駆動される時刻ｔ１よりも早い条件が満たされれば、通常動作モード時およびセルフリフレッシュモード時いずれにおいても正確にメモリセルデータの検知、増幅およびラッチをセンスアンプにより行なうことができる。したがって、このイコライズ制御信号ＥＱＦの非活性化タイミングは、アクセス時間等を考慮して、適当なタイミングに定められればよい。
【０１３３】
図１６は、図９に示すロウ系ローカル制御回路３６の構成を概略的に示す図である。図１６において、ロウ系ローカル制御回路３６は、イコライズ制御信号ＥＱＦとブロック選択信号ＢＳ＜Ｋ＞とを受け、ビット線イコライズ指示信号ＢＬＥＱ＜Ｋ＞を生成するＮＡＮＤ回路６０と、ブロック選択信号ＢＳ＜Ｋ−１＞およびイコライズ制御信号ＢＬＥＱ＜Ｋ−１＞を生成するＮＡＮＤ回路６６と、ブロック選択信号ＢＳ＜Ｋ＞およびＢＳ＜Ｋ−１＞とを受けるＯＲ回路６２と、センスアンプイネーブル信号ＳＥＮとＯＲ回路６２の出力信号とを受け、センスアンプ活性化信号Ｓ０Ｎ＜Ｋ＞を生成するＡＮＤ回路６３と、ＡＮＤ回路６３の出力信号を反転してセンスアンプ活性化信号ＺＳ０Ｐ＜Ｋ＞を生成するインバータ回路６４と、ブロック選択信号ＢＳ＜Ｋ＞およびＢＳ＜Ｋ−１＞と分離制御信号ＺＢＬＩＦとを受け、分離制御信号ＺＢＬＩＦに従って、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞およびＰＲＥＢＬＩ＜Ｋ−１＞を生成するローカル分離制御回路６８と、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞およびＰＲＥＢＬＩ＜Ｋ−１＞とを受け、分離制御信号ＲＦＶＰＰに従って一方を選択してビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒを発生するＢＬＩＲ発生回路６１と、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞およびＰＲＥＢＬＩ＜Ｋ−１＞とを受け、分離制御信号ＲＦＶＰＰに従って一方を選択してビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌを発生するＢＬＩＬ発生回路６５とを含む。
【０１３４】
ＮＡＮＤ回路６０および６６からのビット線分離指示信号ＢＬＥＱ＜Ｋ＞およびＢＬＥＱ＜Ｋ−１＞は、メモリブロックＭＢＫ＜Ｋ＞およびＭＢＫ＜Ｋ−１＞に含まれるビット線プリチャージ／イコライズ回路へ、それぞれ与えられる。
【０１３５】
センスアンプ活性化信号Ｓ０Ｎ＜Ｋ＞およびＺＳ０Ｐ＜Ｋ＞は、センスアンプ帯ＳＡＢ＜Ｋ＞に含まれるＮセンスアンプおよびＰセンスアンプにそれぞれ与えられる。
【０１３６】
メモリブロックＭＢＫ＜Ｋ＞が選択されたときには、ブロック選択信号ＢＳ＜Ｋ＞がＨレベルとなる。したがってイコライズ制御信号ＥＱＦの立上がりに応答してビット線イコライズ指示信号ＢＬＥＱ＜Ｋ＞がＬレベルとなり、メモリブロックＭＢＫ＜Ｋ＞におけるビット線のプリチャージ／イコライズ動作が停止する。この場合、ブロック選択信号ＢＳ＜Ｋ−１＞は、Ｌレベルであり、ＮＡＮＤ回路６６からのビット線イコライズ指示信号ＢＬＥＱ＜Ｋ−１＞はＨレベルであり、非選択メモリブロックＭＢＫ＜Ｋ−１＞においてビット線のプリチャージ／イコライズ動作が行なわれる。
【０１３７】
メモリブロックＭＢ＜Ｋ＞およびＭＢＫ＜Ｋ−１＞の一方が選択された場合には、ブロック選択信号ＢＳ＜Ｋ＞およびＢＳ＜Ｋ−１＞に従ってＯＲ回路６２の出力信号がＨレベルとなる。したがって、センスアンプ活性化信号ＳＥＮの活性化に従ってセンスアンプ活性化信号Ｓ０Ｎ＜Ｋ＞およびＺＳ０Ｐ＜Ｋ＞が活性化され、センスアンプ帯ＳＡＢ＜Ｋ＞におけるセンスアンプが活性化される。
【０１３８】
ＢＬＩＲ発生回路６１およびＢＬＩＬ発生回路６６は、通常動作モード時とセルフリフレッシュモード時と、ビット線分離指示信号ＢＬＩ＜Ｋ＞ＲおよびＢＬＩ＜Ｋ＞Ｌの発生態様を異ならせる。通常動作モード時においては、ＢＬＩＲ発生回路６１は、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒを、メモリブロックＭＢＫ＜Ｋ−１＞の選択時に接地電圧レベルに駆動し、それ以外においては高電圧ＶＰＰレベルに維持する。ＢＬＩＬ発生回路６５は、ビット線分離指示信号ＢＬＩ＜Ｋ−１＞Ｌを、メモリブロックＭＢＫ＜Ｋ＞の選択時に接地電圧レベルに駆動し、それ以外高電圧ＶＰＰレベルに維持する。
【０１３９】
セルフリフレッシュモード時においては、ＢＬＩＲ発生回路６５は、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒを、メモリブロックＭＢＫ＜Ｋ＞の選択時に、高電圧ＶＰＰレベルに駆動し、それ以外は接地電圧レベルに維持する。ＢＬＩＬ発生回路６５は、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌを、メモリブロックＭＢＫ＜Ｋ−１＞の選択時に高電圧ＶＰＰレベルに駆動し、それ以外は、設置電圧レベルに維持する。
【０１４０】
図１７は、図１６に示すローカル分離制御回路６８の構成を概略的に示す図である。図１７において、ローカル分離制御回路６８は、ブロック選択信号ＢＳ＜Ｋ＞と分離制御信号ＺＢＬＩＦを受けるＮＡＮＤ回路７０と、ＮＡＮＤ回路７０の出力信号の周辺電源電圧レベルのＨレベルを高電圧ＶＰＰレベルに変換するレベル変換回路７１と、レベル変換回路７１の出力信号を反転して高電圧ＶＰＰの振幅のプリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞を生成するインバータ回路７２を含む。レベル変換回路７１は、ＮＡＮＤ回路７０の出力信号の電圧レベルの変換を行なうだけであり、論理レベルの変換は行なわない。
【０１４１】
ローカル分離制御回路６８は、さらに、分離制御信号ＺＢＬＩＦとブロック選択信号ＢＳ＜Ｋ−１＞を受けるＮＡＮＤ回路７３と、ＮＡＮＤ回路７３の出力信号のレベル変換を行なうレベル変換回路７４と、レベル変換回路７４の出力信号を反転して高電圧ＶＰＰの振幅のプリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞を生成するインバータ回路７５を含む。レベル変換回路７４は、レベル変換回路７１と同様の構成を有する。これらのレベル変換回路７１および７４は、通常の、ラッチ型レベル変換回路を利用して構成され、周辺電源電圧Ｖｄｄレベルの信号を、高電圧ＶＰＰレベルの信号の変換する。
【０１４２】
スタンバイ状態時においては、ブロック選択信号ＢＳ＜Ｋ＞およびＢＳ＜Ｋ−１＞はともにＬレベルであり、ＮＡＮＤ回路７０および７３の出力信号はＨレベルである。したがってインバータ７２および７５から出力されるプリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞およびＰＲＥＢＬＩ＜Ｋ−１＞は、ともにＬレベルである。
【０１４３】
メモリブロック選択時、ブロック選択信号ＢＳ＜Ｋ＞がＨレベルに駆動された場合、分離制御信号ＺＢＬＩＦがＨレベルとなると、ＮＡＮＤ回路７０の出力信号がＬレベルとなる。したがって、レベル変換回路７１は、論理レベルの変換は行なわないため、インバータ回路７２からのプリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞が高電圧ＶＰＰレベルとなる。ブロック選択信号ＢＳ＜Ｋ−１＞はＬレベルであるため、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞は、Ｌレベルを維持する。
【０１４４】
このローカル分離制御回路６８へは、セルフリフレッシュモード時のビット線分離指示信号の論理を切換える制御信号は与えられていない。したがってローカル分離制御回路６８は、通常動作モード時およびセルフリフレッシュモード時で、同じ動作を行なう。
【０１４５】
図１８は、図１６に示すＢＬＩＲ発生回路６１の構成を概略的に示す図である。図１８において、ＢＬＩＲ発生回路６１は、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞を反転するインバータ８０と、分離制御切換信号ＲＦＶＰＰおよび補の分離制御切換信号ＺＲＦＶＰＰに従ってプリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞を伝達するＣＭＯＳトランスミッションゲート８１と、分離制御切換信号ＲＦＶＰＰおよびＺＲＦＶＰＰに従って、インバータ回路８０の出力信号を伝達するＣＭＯＳトランスミッションゲート８２と、ＣＭＯＳトランスミッションゲート８１または８２の出力信号を反転してビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒを生成するインバータ回路８３を含む。
【０１４６】
ＣＭＯＳトランスミッションゲート８１および８２は、互いに相補的に導通する。通常動作モード時において、ＣＭＯＳトランスミッションゲート８１が導通状態、ＣＭＯＳトランスミッションゲート８２が非導通状態である。したがって、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒは、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞に従って生成される。
【０１４７】
セルフリフレッシュモード時においては、ＣＭＯＳトランスミッションゲート８１が非導通状態、ＣＭＯＳトランスミッションゲート８２が導通状態である。したがって、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒは、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞に従って生成される。
【０１４８】
図１９は、図１６に示すＢＬＩＬ発生回路６５の構成を示す図である。図１９において、ＢＬＩＬ発生回路６５は、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞を反転するインバータ回路８５と、分離制御切換信号ＲＦＶＰＰおよび補の分離制御切換信号ＺＲＦＶＰＰに従って選択的に導通し、導通時プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞を伝達するＣＭＯＳトランスミッションゲート８６と、分離制御切換信号ＲＦＶＰＰおよびＺＲＦＶＰＰに従って、インバータ回路８５の出力信号を伝達するＣＭＯＳトランスミッションゲート８７と、ＣＭＯＳトランスミッションゲート８６または８７の出力信号を反転してビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌを生成するインバータ回路８８を含む。インバータ回路８５および８８は、高電圧ＶＰＰを、動作電源電圧として受ける。
【０１４９】
図１９に示すＢＬＩＬ発生回路６５において、通常動作モード時においては、ＣＭＯＳトランスミッションゲート８６が導通状態、ＣＭＯＳトランスミッションゲート８７が非導通状態であるため、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌは、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞に従って生成される。セルフリフレッシュモード時においては、ＣＭＯＳトランスミッションゲート８６が非導通状態、ＣＭＯＳトランスミッションゲート８７が導通状態であり、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌは、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞に従って生成される。
【０１５０】
図２０は、図１７から図１９に示す回路の通常動作モード時の動作を示す信号波形図である。図２０においては、ブロック選択信号ＢＳ＜Ｋ＞が選択状態へ駆動され、図１６に示すメモリブロックＭＢ＜Ｋ＞のメモリセルが選択される場合の動作を示す。
【０１５１】
通常動作モード時においては、分離制御切換信号ＲＦＶＰＰはＬレベルであり、図１８に示すＣＭＯＳトランスミッションゲート８１および図１９に示すＣＭＯＳトランスミッションゲート８６が導通状態であり、一方、図１８に示すＣＭＯＳトランスミッションゲート８２および図１９に示すＣＭＯＳトランスミッションゲート８７が非導通状態である。
【０１５２】
メモリサイクル（アクティブサイクル）が始まると、まず、ブロック選択信号ＢＳ＜Ｋ＞がＨレベルへ駆動される。分離制御信号ＺＢＬＩＦがＨレベルに駆動されると、図１７に示すＮＡＮＤ回路７０の出力信号がＬレベルとなり、応じてプリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞がＨレベルに立上がる。ブロック選択信号ＢＳ＜Ｋ−１＞はＬレベルであるため、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞はＬレベルを維持する。
【０１５３】
したがって、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒは、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞に従って生成されるため、Ｈレベル（高電圧ＶＰＰレベル）を維持する。一方、図１９に示すように、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌは、通常動作モード時、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞に従って生成されるため、このビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌは、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞の立上がりに応答してＬレベルに低下する。
【０１５４】
メモリサイクルが完了すると、ブロック選択信号ＢＳ＜Ｋ＞がＬレベルとなる。応じて、図１７に示すＮＡＮＤ回路７０の出力信号がＨレベルとなり、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞がＬレベルとなる。このプリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞の立下がりに応答して、図１９に示すビット線分離指示信号ＢＬＩ＜Ｋ＞ＬがＨレベルに立上がり、図１６に示すビット線分離回路ＢＩＧＬ＜Ｋ＞が導通状態となる。
【０１５５】
したがって、通常動作モード時においては、図１６に示すメモリブロックＭＢＫ＜Ｋ＞が選択されたときには、ビット線分離回路ＢＩＧＲ＜Ｋ＞は導通状態を維持し、一方、ビット線分離回路ＢＩＧＬ＜Ｋ＞は非導通状態に設定される。この場合、非選択のメモリブロックＭＢＫ＜Ｋ−１＞においては、ビット線イコライズ指示信号ＢＬＥＱ＜Ｋ−１＞に従ってビット線のプリチャージ／イコライズが行なわれている。
【０１５６】
選択メモリブロックＭＢ＜Ｋ＞においては、ビット線イコライズ指示信号ＢＬＥＱ＜Ｋ＞がＬレベルとなり、メモリサイクル期間中、プリチャージ動作が停止する。
【０１５７】
図２１は、図１７から図１９に示す回路のセルフリフレッシュモード時の動作を示す信号波形図である。以下、図２１を参照して、この図１７から図１９に示す回路のセルフリフレッシュモード時の動作について、メモリブロックＭＢＫ＜Ｋ＞が選択されてリフレッシュされる場合を一例として説明する。
【０１５８】
図１７に示すローカル分離制御回路６８の動作は、セルフリフレッシュモード時においても、通常動作モード時と同じであり、ブロック選択信号ＢＳ＜Ｋ＞および分離制御信号ＺＢＬＩＦに従って、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞がＨレベルに立上がる。プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞は、Ｌレベルを維持する。
【０１５９】
この状態において、図１８に示すＢＬＩＲ発生回路６１は、ＣＭＯＳトランスミッションゲート８２が導通状態であり、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒを、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞に従って生成する。ＢＬＩＬ発生回路６５は、図１９で示すように、ＣＭＯＳトランスミッションゲート８７が導通状態にあり、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌが、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞に従って生成される。したがって、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞がＨレベルに立上がると、ビット線分離指示信号ＢＬＩ＜Ｋ＞ＲがＨレベルに立上がる。ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌは、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞がＬレベルであるため、Ｌレベルを維持する。リフレッシュ動作が完了し、ブロック選択信号ＢＳ＜Ｋ＞がＬレベルに立下がると、プリビット線分離指示信号ＰＲＥＢＬＩ＜Ｋ＞がＬレベルなとり、応じてビット線分離指示信号ＢＬＩ＜Ｋ＞ＲがＬレベルに立下がる。
【０１６０】
したがって、このセルフリフレッシュモード時においては、スタンバイ状態時、ビット線分離指示信号ＢＬＩ＜Ｋ＞ＲおよびＢＬＩ＜Ｋ＞ＬがＬレベルであり、図１６に示すセンスアンプ帯ＳＡ＜Ｋ＞は対応のメモリブロックＭＢＫ＜Ｋ＞およびＭＢＫ＜Ｋ−１＞から分離される。メモリブロックＭＢ＜Ｋ＞が選択されたときに、ビット線分離回路ＢＩＧＲ＜Ｋ＞が導通し、センスアンプ帯ＳＡＢ＜Ｋ＞とメモリブロックＭＢ＜Ｋ＞とが接続される。
【０１６１】
図１６に示す構成が、各センスアンプ帯に対応して配置される。したがって、通常動作モード時においては、センスアンプ帯を共有する隣接メモリブロックに対するブロック選択信号に基づいてビット線分離指示信号を生成して、対象のメモリブロックとセンスアンプ帯の接続を制御する。一方、セルフリフレッシュモード時においては、対象のメモリブロックに対するメモリブロック選択信号に基づいて生成される信号に従ってビット線分離指示信号を生成して、対象のメモリブロックとセンスアンプ帯との接続を制御する。これにより、通常動作モード時においてスタンバイ状態時、センスアンプ帯を対応のメモリブロックとすべて電気的に接続し、一方、セルフリフレッシュモード時においては、リフレッシュ動作時に選択メモリブロックのみを対応のセンスアンプ帯に接続し、残りのメモリブロックはすべて対応のセンスアンプ帯から分離することができる。
【０１６２】
［変更例］
図２２は、この発明の実施の形態１の変更例に従うロウ系ローカル制御回路の構成を概略的に示す図である。この図２２に示すロウ系ローカル制御回路３６においては、ビット線分離指示信号ＢＬＩ＜Ｋ＞ＲおよびＢＬＩ＜Ｋ＞Ｌを生成する部分の構成が、図１６に示すロウ系ローカル制御回路の構成と異なる。ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒに対しては、ブロック選択信号ＢＳ＜Ｋ＞と分離制御信号ＺＢＬＩＦを受けるＡＮＤ回路９０と、ＡＮＤ回路９０の出力信号を高電圧ＶＰＰレベルの信号に変換してビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒを生成するレベル変換回路９１が設けられる。
【０１６３】
ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌに対しては、ブロック選択信号ＢＳ＜Ｋ−１＞と分離制御信号ＺＢＬＩＦを受けるＡＮＤ回路９２と、ＡＮＤ回路９２の出力信号をレベル変換してビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌを生成するレベル変換回路９３が設けられる。このレベル変換回路９３は、ＡＮＤ回路９２の周辺電源電圧レベルの出力信号を高電圧ＶＰＰレベルの信号に変換する。
【０１６４】
図２２に示すロウ系ローカル制御回路３６の他の構成は、図１６に示すロウ系ローカル制御回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６５】
図２２に示すロウ系ローカル制御回路３６の構成において、スタンバイ状態時、ＡＮＤ回路９０および９２の出力信号はＬレベルであり、ビット線分離指示信号ＢＬＩ＜Ｋ＞ＲおよびＢＬＩ＜Ｋ＞Ｌはともに接地電圧レベルである。したがって、ビット線分離回路ＢＩＧＲ＜Ｋ＞およびＢＩＧＬ＜Ｋ＞は非導通状態であり、センスアンプ帯ＳＡＢ＜Ｋ＞は、メモリブロックＭＢ＜Ｋ＞およびＭＢＫ＜Ｋ−１＞から分離される。
【０１６６】
メモリブロック選択時、たとえば、ブロック選択信号ＢＳ＜Ｋ＞がＨレベルへ駆動されると、分離制御信号ＺＢＬＩＦの立上がりに応答して、ＡＮＤ回路９０の出力信号がＨレベルとなり、応じてビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒが、高電圧ＶＰＰレベルとなり、ビット線分離回路ＢＩＧＲ＜Ｋ＞が導通し、メモリブロックＭＢ＜Ｋ＞とセンスアンプ帯ＳＡＢ＜Ｋ＞とが接続される。ブロック選択信号ＢＳ＜Ｋ−１＞が、非選択状態であるために、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌは、接地電圧レベルであり、ビット線分離回路ＢＩＧＬ＜Ｋ＞は、非導通状態を維持する。したがって、選択メモリブロックのみが対応のセンスアンプ帯に接続され、非選択メモリブロックは、すべて、対応のセンスアンプ帯から分離される。
【０１６７】
この図２２に示すロウ系ローカル制御回路３６の構成においては、セルフリフレッシュモード時にビット線分離指示信号の論理を切換えるための指示信号は用いられていない。したがって通常動作モード時およびセルフリフレッシュモード時に共通の動作が行なわれ、選択メモリブロックのみが対応のセンスアンプ帯に接続される。したがって通常動作モード時においても、スタンバイ状態時、センスアンプ帯のイコライズトランジスタからビット線−ワード線間高抵抗短絡を介してリーク電流が流れるのを防止することができ、スタンバイ電流を低減することができる。
【０１６８】
図２２に示すロウ系ローカル制御回路３６に対するロウ系メイン制御回路２４の構成としては、図１２に示す構成を利用することができる。この場合、図１２に示す構成において、特に、イコライズ制御信号ＥＱＦの発生タイミングをセルフリフレッシュモード時と通常動作モードで切換える必要はない。ビット線分離ゲートを導通状態とした後、ワード線が選択状態へ駆動される前に、ビット線のプリチャージ／イコライズ動作を完了する。データアクセス時においても、アクセス時間に悪影響を及ぼすことなく、早いタイミングでワード線選択状態へ駆動して、センスアンプ回路を活性化することができる。
【０１６９】
短絡抵抗が高抵抗であり、ビット線およびワード線を正常に駆動すことが出来る場合に、スタンバイ時の消費電流を低減することができる。また、短絡抵抗が低抵抗であり、冗長置換が行われている場合においても、短絡低抵抗体とセンスアンプとを分離することにより、スタンバイ時の消費電流は低減することができる。ただし、ビット線プリチャージ／イコライズ回路からのリーク電流を十分に小さくするために、このビット線プリチャージトランジスタおよびイコライズトランジスタのサイズを低減する必要がある。
【０１７０】
以上のように、この発明の実施の形態１に従えば、少なくともスタンバイ状態時、センスアンプ帯を対応のメモリブロックからすべて切離すように構成し、選択メモリブロックを対応のセンスアンプ帯に接続するように構成している。したがって、スタンバイ状態時において、ワード線とビット線の間の短絡抵抗体を介してリーク電流がセンスアンプ帯から流れるのを防止することができ、消費電流を低減することができる。特に、セルフリフレッシュモード時にメモリブロックとセンスアンプ帯の接続制御を実行することにより、低消費電流が要求されるデータ保持モード時の消費電流を低減することができる。
【０１７１】
［実施の形態２］
図２３は、この発明の実施の形態２に従うロウ系ローカル制御回路の構成を概略的に示す図である。この図２３に示すロウ系ローカル制御回路３６の構成は、図１６に示すロウ系ローカル制御回路３６と以下の点で、その構成が異なっている。すなわち、メモリブロックＭＢ＜Ｋ＞およびＭＢＫ＜Ｋ−１＞それぞれに対応して、ヒューズプログラム回路１００および１０４が設けられる。これらのヒューズプログラム回路１００および１０４は、それぞれ対応のメモリブロックＭＢ＜Ｋ＞およびＭＢＫ＜Ｋ−１＞において、ビット線−ワード線短絡が存在するかの情報がリンク素子の溶断／非溶断によりプログラムされる。
【０１７２】
ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒを発生するＢＬＩＲ発生回路１０２は、ヒューズプログラム回路１００のプログラム情報ＦＰ＜Ｋ＞と分離制御切換信号ＲＦＶＰＰとに従って、ローカル分離制御回路６８から与えられるプリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞およびＰＲＥＢＬＩ＜Ｋ−１＞の一方を選択して、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒを発生する。
【０１７３】
ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌを発生するＢＬＩＬ発生回路１０６は、ヒューズプログラム回路１０４からのプログラム情報ＦＰ＜Ｋ−１＞と分離制御切換信号ＲＦＶＰＰとに従って、ローカル分離制御回路６８から与えられるプリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞およびＰＲＥＢＬＩ＜Ｋ＞の一方を選択して、ビット線分離指示信号＜Ｋ＞Ｌを発生する。この図２３に示すロウ系ローカル制御回路３６の他の構成は、図１６に示すロウ系ローカル制御回路３６の構成と同じであり、その対応部分については同一参照番号を付し、その詳細説明は省略する。
【０１７４】
図２３に示すロウ系ローカル制御回路３６の構成においては、メモリブロックごとに、セルフリフレッシュモード時においてセンスアンプ帯とメモリブロックとの接続を制御する。メモリブロックにおけるワード線とビット線との間の短絡の存在は、各メモリブロック単位でセンスアンプの共通ソースノードのプリチャージ電圧のリーク電流をテスト時に検出することにより識別することができる（１つのメモリブロックのみをセンスアンプ帯に接続してプリチャージ電圧線のリーク電流を検出する）。
【０１７５】
また、テスト時、テスタにおいて、いずれのメモリブロックにビット線とワード線と間の短絡が存在するかを記憶することができる。このテスト時の不良検出結果に基づいて、ヒューズプログラム回路１００および１０４においてテスト最終工程において不良メモリセルの救済のために行なわれる不良アドレスプログラムと同一工程において、ヒューズプログラム回路１００および１０４のリンク素子をプログラムする（溶断／非溶断を設定する）。
【０１７６】
メモリブロック単位でのセンスアンププリチャージ電圧のリーク電流の検出は、単に、各センスアンプ帯ごとに、センスアンププリチャージ電圧を供給する経路にスイッチングトランジスタを設け、各センスアンプ帯ごとに、センスアンププリチャージ電圧を供給する。また、ビット線分離指示信号により１つのメモリブロックのみを対応のセンスアンプ帯に接続する。プリチャージ電圧発生回路を流れる電流を、たとえばカレントミラー回路を用いて外部で検出する。または、外部のテスタから、このプリチャージ電圧を供給し、そのときの流れる電流を外部テスタで検出する。
【０１７７】
プリチャージ電圧発生回路がセンスアンププリチャージ電圧とビット線プリチャージ電圧両者を生成する場合には、ビット線イコライズ指示信号を全て非活性状態に設定してビット線プリチャージ／イコライズトランジスタを非導通状態に設定する。プリチャージ電圧発生回路が、ビット線とセンスアンプとに対して別々に設けられる場合には、ビット線プリチャージ電圧発生回路を非活性状態に設定する。
【０１７８】
メモリブロック単位で消費電流を測定して、リーク電流の有無を検出する。リーク電流異常でかつ正常にデータを読み出せるメモリブロックを、ワード線とビット線の間に短絡が存在するメモリブロックであると判定する。この正常動作かつリーク電流異常のメモリブロックの特定方法としては、各種テスト項目のテスト結果を参照して判定する方法が利用されればよい。テスト項目としては、従来のテスト項目と同様の項目が用いられればよい。
【０１７９】
図２４は、図２３に示すヒューズプログラム回路１００および１０４の構成の一例を示す図である。これらのヒューズプログラム回路１００および１０４は同一構成を有するため、図２４においては、ヒューズプログラム回路１００の構成を代表的に示す。
【０１８０】
図２４において、ヒューズプログラム回路１００は、電源ノードとノード１１５の間に接続されかつそのゲートにリセット信号ＺＲＳＴを受けるＰチャネルＭＩＳトランジスタ（絶縁ゲート型電界効果トランジスタ）１１０と、ノード１１５にその一端が接続されるリンク素子１１２と、リンク素子１１２の他方端と接地ノードとの間に接続されかつそのゲートにリセット信号ＺＲＳＴを受けるＮチャネルＭＩＳトランジスタ１１４と、ノード１１５の信号を反転してプログラム情報ＦＰ＜Ｋ＞を生成するインバータ回路１１６と、インバータ回路１１６の出力信号がＬレベルのとき導通し、導通時、ノード１１５を周辺電源電圧Ｖｄｄレベルに維持するＰチャネルＭＩＳトランジスタ１１８を含む。
【０１８１】
リセット信号ＺＲＳＴは、電源投入時またはシステムリセット後の初期動作時に、Ｌレベルに設定される。対応のメモリブロックが短絡不良のときに、リンク素子１１２が溶断される。初期化シーケンス時において、リセット信号ＺＲＳＴに従って、ＭＯＳトランジスタ１１０が所定期間導通し、ノード１１５へ周辺電源電圧Ｖｄｄを伝達する。リンク素子１１２の溶断時においては、ノード１１５の放電経路は存在しないため、ノード１１５は、Ｈレベルに維持される。このときには、インバータ回路１１６からのプログラム情報ＦＰ＜Ｋ＞がＬレベルとなる。応じて、ＭＩＳトランジスタ１１８が導通し、ノード１１５は、周辺電源電圧Ｖｄｄレベルに維持される。
【０１８２】
リンク素子１１２の非溶断時においては、初期化動作完了後、リセット信号ＺＲＳＴがＨレベルとなるため、ノード１１５が、リンク素子１１２およびＭＩＳトランジスタ１１４により接地電圧レベルに放電される。応じてインバータ回路１１６からのプログラム情報ＦＰ＜Ｋ＞がＨレベルとなる。この状態においては、ＭＩＳトランジスタ１１８は非導通状態にある。このリンク素子１１２のプログラムにより、対応のメモリブロックにおいて、ワード線とビット線との間に短絡が存在するかがプログラムされる。
【０１８３】
ヒューズプログラム回路１０４の場合には、図２４において括弧内において示すように、プログラム情報ＦＰ＜Ｋ−１＞が生成される。
【０１８４】
図２５は、図２３に示すＢＬＩＲ発生回路１０２の構成を示す図である。この図２５に示すＢＬＩＲ発生回路１０２は、図１８に示すＢＬＩＲ発生回路６１と、以下の点でその構成が異なっている。すなわち、周辺電源電圧Ｖｄｄレベルのプログラム情報ＦＰ＜Ｋ＞を高電圧ＶＰＰレベルにレベル変換するレベル変換回路１１０と、レベル変換回路１１０の出力信号を反転するインバータ回路１１２と、インバータ回路１１２の出力信号と分離制御切換信号ＲＦＶＰＰとを受けるＮＡＮＤ回路１１４と、ＮＡＮＤ回路１１４の出力信号を反転するインバータ回路１１６が、ヒューズプログラム情報に従って選択的にセンスアンプ帯とメモリブロックの接続を制御するために設けられる。プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞を受けるＣＭＯＳトランスミッションゲート８１は、インバータ回路１１６の出力信号ＳがＬレベルのときに導通する。インバータ８０の出力信号を受けるＣＭＯＳトランスミッションゲート８２は、ＮＡＮＤ回路１１４の出力信号ＺＳがＬレベルのときに導通する。インバータ回路８３は、図１８に示す構成と同様、ＣＭＯＳトランスミッションゲート８１または８２の出力信号を反転してビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒを生成する。インバータ回路８０は、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞を反転する。
【０１８５】
この図２５に示すＢＬＩＲ発生回路１０２においては、プログラム情報ＦＰ＜Ｋ＞がＨレベルに設定されたときには、インバータ１１２の出力信号がＬレベルに固定され、応じて、ＮＡＮＤ回路１１４の出力信号がＨレベルに固定される。したがって、ＣＭＯＳトランスミッションゲート８１が常時導通状態、ＣＭＯＳトランスミッションゲート８２が常時非導通状態に設定される。すなわち、対応のメモリブロックにワード線とビット線の間の短絡が存在しない場合には、通常動作モード時およびセルフリフレッシュモード時いずれにおいても、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞に従ってビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒが生成される。プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞は、メモリブロック選択信号ＢＳ＜Ｋ−１＞に基づいて生成される。したがって、対応のメモリブロック（ＭＢＫ＜Ｋ＞）が正常であり、短絡が存在しない場合には、スタンバイ状態時にはこの対応のメモリブロックと対応のセンスアンプ帯とが接続され、センスアンプ帯を共有するメモリブロック（ＭＢＫ＜Ｋ−１＞）が選択されたときに、対応のセンスアンプ帯からこのメモリブロックが分離される。
【０１８６】
プログラム情報ＦＰ＜Ｋ＞がＬレベルに設定された場合には、インバータ回路１１２の出力信号がＨレベルとなり、ＮＡＮＤ回路１１４がインバータ回路として動作する。分離制御切換信号ＲＦＶＰＰがＨレベルのときには、ＮＡＮＤ回路１１４の出力信号ＺＳがＬレベルとなり、ＣＭＯＳトランスミッションゲート８２が導通する。したがって、セルフリフレッシュモード時においては、対応のメモリブロック（ＭＢＫ＜Ｋ＞）がスタンバイ状態時、対応のセンスアンプ帯から分離され、対応のメモリブロックが選択されたときに、対応のセンスアンプ帯に接続される。分離切換制御信号ＲＦＶＰＰがＬレベルのときには、インバータ回路１１６の出力信号ＳがＬレベルとなり、ＣＭＯＳトランスミッションゲート８１が導通し、プリビット線分離制御信号ＰＲＥＢＬＩ＜ｋ−１＞に従ってビット線分離指示信号ＢＬＩ＜Ｋ＞Ｒが生成される。この状態では対応のメモリブロックとセンスアンプ帯を共有するメモリブロック（ＭＢＫ＜Ｋ−１＞）が選択されたときに対応のメモリブロックが、対応のセンスアンプ帯と分離される。
【０１８７】
ＢＬＩＬ発生回路１０６の場合には、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ＞がＣＭＯＳトランスミッションゲート８１に与えられ、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞がインバータ回路８０に与えられる。インバータ回路８３から、ビット線分離指示信号ＢＬＩ＜Ｋ＞Ｌが出力される。
【０１８８】
したがって、セルフリフレッシュモード時、短絡が存在するメモリブロックのみ、スタンバイ状態時に対応のセンスアンプ帯から分離し、短絡の存在しないメモリブロックはスタンバイ状態時対応のセンスアンプ帯と接続する。セルフリフレッシュモードから抜け出るときに、この短絡の存在するメモリブロックに対するビット線分離指示信号のみを接地電圧レベルから高電圧ＶＰＰレベルに駆動することが要求されるだけであり、このセルフリフレッシュモードから通常動作モード移行時における消費電流を低減でき、また、高電圧ＶＰＰの電圧レベルが低下し、誤動作が生じるのを防止することができる。
【０１８９】
［変更例］
図２６は、図２５に示すＢＬＩＲ発生回路１０２の変更例を示す図である。この図２６に示すＢＬＩＲ発生回路１０２においては、プログラム情報ＦＰ＜Ｋ＞を受けるレベル変換回路１１０の出力信号が、ＣＭＯＳトランスミッションゲート８１および８２に対する切換制御信号ＺＳとして用いられる。したがって、ＣＭＯＳトランスミッションゲート８１および８１の導通／非導通状態は、通常動作モードおよびセルフリフレッシュモードにかかわらず、プログラム情報ＦＰ＜Ｋ＞に従って固定される。このＢＬＩＲ発生回路１０２の他の構成は図２５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９０】
対応のメモリブロックに短絡が存在する場合、プログラム情報ＦＰ＜Ｋ＞は、Ｌレベルに設定され、応じてレベル変換回路１１０の出力信号ＺＳもＬレベルとなる。この場合、インバータ回路１１６の出力信号ＳがＨレベルとなり、ＣＭＯＳトランスミッションゲート８２が導通状態、ＣＭＯＳトランスミッションゲート８１が非導通状態となり、対応のメモリブロックは、スタンバイ状態時、対応のセンスアンプ帯から分離され、選択状態のときにのみ対応のセンスアンプ帯と電気的に接続される。
【０１９１】
プログラム情報ＦＰ＜Ｋ＞がＨレベルに設定された場合には、レベル変換回路１１０の出力信号ＺＳがＨレベル、インバータ回路１１６の出力信号ＳがＬレベルである。この状態においては、ＣＭＯＳトランスミッションゲート８１が導通状態、ＣＭＯＳトランスミッションゲート８２が非導通状態となる。したがって、対応のメモリブロックに短絡が存在しない場合に、ビット線分離指示信号ＢＬＩ＜Ｋ＞は、プリビット線分離制御信号ＰＲＥＢＬＩ＜Ｋ−１＞に従って生成されるため、スタンバイ状態時においては、対応のセンスアンプ帯と対応のメモリブロックとが電気的に接続される。センスアンプ帯を共有するメモリブロックの選択時にのみ、対応のメモリブロックが対応のセンスアンプ帯から分離される。
【０１９２】
図２３に示すＢＬＩＬ発生回路１０６も、本変更例においては、この図２６に示すＢＬＩＲ発生回路１０２と同様の構成を備える。ＢＬＩＬ発生回路１０６に関連する信号を図２６において括弧内において示す。
【０１９３】
各メモリブロックごとに、ヒューズプログラム回路を設け、対応のメモリブロックにおけるビット線とワード線との間の短絡の有無に応じて、ヒューズプログラム回路をプログラムする。これにより、対応のメモリブロックとセンスアンプ帯の接続を、各メモリブロックごとに設定することができる。
【０１９４】
以上のように、この発明の実施の形態２に従えば、短絡不良が存在するメモリブロックのみをスタンバイ時、対応のセンスアンプ帯から分離するように構成しており、スタンバイ状態時におけるリーク電流を低減することができる。特に、不良メモリブロックとセンスアンプ帯を共有するメモリブロックが対応のセンスアンプ帯にスタンバイ状態時接続されるため、センスノードを確実に、ビット線プリチャージ／イコライズ回路を用いて中間電圧レベルに維持することができ、正確にセンス動作を早いタイミングで行なうことができる。
【０１９５】
また、このセルフリフレッシュモード時においてのみ、短絡不良が存在するメモリブロックを対応のセンスアンプ帯と分離することにより、セルフリフレッシュモード解除時における消費電流を低減することができる。
【０１９６】
なお、上述の説明においては、ビット線とワード線との間の短絡について説明している。しかしながら、ビット線と接地線などの他の内部配線との間の短絡であっても、本発明は適用可能である。
【０１９７】
また、非選択ワード線が、負電圧ではなく接地電圧レベルに設定されるＤＲＡＭであってもよい。
【０１９８】
また、ＤＲＡＭとしては、個別素子であってもよく、またロジックと同一半導体基板上に集積化される混載メモリであってもよい。
【０１９９】
【発明の効果】
以上のように、この発明に従えば、少なくとも短絡によるリーク電流経路が存在するメモリブロックをスタンバイ状態時、対応のセンスアンプ帯と分離するように構成しており、スタンバイ状態時におけるリーク電流を低減することができる。また、データ保持動作のみが要求されるセルフリフレッシュモード時において、短絡によるリーク電流経路が存在するメモリブロックを、非選択時対応のセンスアンプ帯から分離することにより、データ保持モード時における消費電流を低減することができる。
【図面の簡単な説明】
【図１】この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示すメモリマットの構成を概略的に示す図である。
【図３】図２に示すセンスアンプ帯部分の構成を示す図である。
【図４】図４に示すビット線分離回路およびセンスアンプ帯の構成を具体的に示す図である。
【図５】図４に示す構成の動作を示す信号波形図である。
【図６】図４に示す半導体記憶装置のセルフリフレッシュモード時の動作を示す信号波形図である。
【図７】この発明の実施の形態１におけるメモリブロック選択信号とビット線分離指示信号との対応を概念的に示す図である。
【図８】この発明の実施の形態１におけるセルフリフレッシュモード時のメモリブロック選択信号とビット線分離指示信号との対応を概念的に示す図である。
【図９】この発明の実施の形態１における行系制御回路および行系回路の構成を概略的に示す図である。
【図１０】図９に示すリフレッシュ制御回路の構成の一例を示す図である。
【図１１】図１０に示すリフレッシュ制御回路の動作を示すタイミング図である。
【図１２】図９に示すロウ系メイン制御回路の構成を概略的に示す図である。
【図１３】図１２に示すロウ系メイン制御回路のセルフリフレッシュモード時の動作を示す信号波形図である。
【図１４】図１２に示すロウ系メイン制御回路の通常動作モード時の動作を示す信号波形図である。
【図１５】この発明の実施の形態１におけるイコライズ制御信号と選択ワード線活性化のタイミング関係を示す図である。
【図１６】図９に示すロウ系ローカル制御回路の構成を概略的に示す図である。
【図１７】図１６に示すローカル分離制御回路の構成を概略的に示す図である。
【図１８】図１６に示すＢＬＩＲ発生回路の構成の一例を示す図である。
【図１９】図１６に示すＢＬＩＬ発生回路の構成の一例を示す図である。
【図２０】図１７から図１９に示す回路の通常動作モード時の動作を示すタイミング図である。
【図２１】図１７から図１９に示す回路のセルフリフレッシュモード時の動作を示すタイミング図である。
【図２２】この発明の実施の形態１の変更例のロウ系ローカル制御回路の構成を概略的に示す図である。
【図２３】この発明の実施の形態２に従うロウ系ローカル制御回路の構成を概略的に示す図である。
【図２４】図２３に示すヒューズプログラム回路の構成の一例を示す図である。
【図２５】図２５に示すＢＬＩＲ発生回路およびＢＬＩＬ発生回路の構成の一例を示す図である。
【図２６】この発明の実施の形態２の変更例に従うＢＬＩＲ発生回路およびＢＬＩＬ発生回路の構成の一例を示す図である。
【符号の説明】
１ 半導体記憶装置、２，２ａ−２ｄ メモリマット、ＭＢＫ０−ＭＢＫｍ，ＭＢＫＲ，ＭＢＫＬ，ＭＢＫ＜Ｎ＞−ＭＢＫ＜Ｎ＋２＞，ＭＢＫ＜Ｋ＞，ＭＢＫ＜Ｋ−１＞ メモリブロック、ＳＡＢ０−ＳＡＢｍ＋１，ＳＡＢ，ＳＡＢ＜Ｎ＞−ＳＡＢ＜Ｎ＋３＞，ＳＡＢ＜Ｋ＞ センスアンプ帯、ＢＩＧＬ，ＢＩＧＲ，ＢＩＧＲ＜Ｋ＞，ＢＩＧＬ＜Ｋ＞ ビット線分離回路、２２ リフレッシュ制御回路、２４ ロウ系メイン制御回路、３０ ブロックデコーダ、３６ ロウ系ローカル制御回路、６１ ＢＬＩＲ発生回路、６５ ＢＬＩＬ発生回路、６８ ローカル分離制御回路、８１，８２，８６，８７ ＣＭＯＳトランスミッションゲート、９０，９２ ＡＮＤ回路、９１，９３ レベル変換回路、１００，１０４ ヒューズプログラム回路、１０２ ＢＬＩＲ発生回路、１０６ ＢＬＩＬ発生回路。

Claims (10)

1. 各々が、行列状に配列される複数のメモリセルを有する複数のメモリブロック、
   前記複数のメモリブロックに対応して、かつ隣接メモリブロックにより共有されるように配置され、各々が、活性化時対応のメモリブロックのメモリセルのデータの検知および増幅を行なう複数のセンスアンプを含む複数のセンスアンプ帯、
   前記複数のセンスアンプ帯に対応して配置され、各々が、導通時、対応のセンスアンプ帯と対応のメモリブロックとを電気的に接続する複数のビット線分離回路、および
   スタンバイ動作モード時、少なくとも特定のメモリブロックに対して設けられたビット線分離回路を非導通状態に設定するビット線分離制御回路を備える、半導体記憶装置。
2. 前記ビット線分離制御回路は、前記スタンバイ動作モード時に、前記複数のビット線分離回路を非導通状態に維持し、前記複数のメモリブロックを対応のセンスアンプ帯から分離する、請求項１記載の半導体記憶装置。
3. 前記ビット線分離制御回路は、前記特定のメモリブロックを特定する信号を生成するプログラム回路を含み、前記特定のメモリブロックを除くメモリブロックは、前記スタンバイ動作モード時対応のセンスアンプ帯に対応のビット線分離回路を介して電気的に接続される、請求項１記載の半導体記憶装置。
4. 前記半導体記憶装置は、データアクセスが行なわれる通常動作モードと前記メモリセルの記憶データの保持を行なうデータ保持モードとを有し、
   前記ビット線分離制御回路は、前記データ保持モードを指定するリフレッシュモード指示信号の活性化時におけるスタンバイ状態時に、前記ビット線分離回路を非導通状態に設定する、請求項１記載の半導体記憶装置。
5. 前記ビット線分離制御回路は、
   前記データ保持モード指示信号の非活性化時、前記スタンバイ状態時に前記複数のメモリブロックを対応のセンスアンプ帯に電気的に接続する様に前記ビット線分離回路を制御する、請求項４記載の半導体記憶装置。
6. 前記ビット線分離制御回路は、
   各前記ビット線分離回路に対応して配置され、対応のビット線分離回路に対して配置されるメモリブロックを特定する第１のメモリブロック選択信号に基づいて生成される第１のビット線分離制御信号と対応のセンスアンプ帯を共有するメモリブロックを特定する第２のメモリブロック選択信号に基づいて生成される第２のビット線分離制御信号の一方をモード選択信号に従って選択して対応のビット線分離回路へ分離制御信号として与える複数のビット線分離選択制御回路を備え、前記第１のビット線分離制御信号および前記第２のビット線分離制御信号は、論理が互いに反対である、請求項１記載の半導体記憶装置。
7. 各前記ビット線分離制御回路は、前記メモリセルのデータを保持するデータ保持モードにおいては、前記モード選択信号に従って前記第２のビット線分離制御信号を選択し、前記第２の分離制御信号は、選択時、前記分離制御信号と同一論理レベルの信号である、請求項６記載の半導体記憶装置。
8. 前記モード選択信号は、データ保持モードを指定する動作モード指定信号である、請求項６記載の半導体記憶装置。
9. 前記モード選択信号は、それぞれ、各メモリブロックごとに設定される分離選択活性化信号とデータ保持モードを指定するモード指示信号との合成信号であり、各前記メモリブロックごとにプログラムされる、請求項６記載の半導体記憶装置。
10. 前記モード選択信号は、各前記メモリブロックごとに配置されるプログラム回路により生成される、請求項６記載の半導体記憶装置。

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