ES2960054T3 - Superconductores mediante vías de silicio y su método de fabricación - Google Patents

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Abstract

Una estructura semiconductora y métodos para formar la estructura semiconductora generalmente incluyen proporcionar una capa metálica superconductora unida por termocompresión intercalada entre un primer sustrato de silicio y un segundo sustrato de silicio. El segundo sustrato incluye una pluralidad de vías de silicio a través de la capa metálica superconductora unida por termocompresión. Se galvaniza un segundo metal superconductor en las vías de silicio pasantes utilizando la capa de metal superconductor unida por termocompresión como electrodo inferior durante el proceso de galvanoplastia, en el que el relleno se realiza desde abajo hacia arriba. (Traducción automática con Google Translate, sin valor legal)

Description

DESCRIPCIÓN
Superconductores mediante vías de silicio y su método de fabricación
Campo técnico
La presente invención se refiere en general a métodos de fabricación y a las estructuras resultantes para dispositivos semiconductores. Más específicamente, la presente invención se refiere a la estructura y formación de vías a través de silicio (TSV, por sus siglas en inglés) de metal superconductor.
Antecedentes
En general, los circuitos integrados (IC, por sus siglas en inglés) incluyen dispositivos semiconductores formados como una configuración de circuitos sobre un sustrato semiconductor. Normalmente, una red compleja de rutas de señales se enrutará para conectar los elementos del circuito distribuidos en la superficie del sustrato. El enrutamiento eficiente de estas señales a través del dispositivo requiere la formación de redes conductoras multinivel o multicapa, que se pueden formar utilizando esquemas tales como, por ejemplo, estructuras de cableado damasquinado simple o doble. Las vías a través de silicio (TSV) se utilizan como interconexiones a través de obleas de silicio gruesas para reducir las longitudes de las interconexiones y para el apilamiento 3D. Este concepto existe desde finales de la década de 1950. Los metales utilizados para rellenar las TSV incluyen el tungsteno y el cobre, que se depositan por deposito químico de vapor y galvanoplastia, respectivamente. Una TSV es una conexión eléctrica vertical (vía) que pasa completamente a través de una oblea o matriz de silicio. Las TSV son técnicas de interconexión de alto rendimiento que se utilizan como alternativa a la unión por cable y los flip chips para crear paquetes 3D y circuitos integrados 3D, en comparación con alternativas como el paquete-sobre-paquete, porque la densidad de las vías es sustancialmente mayor y porque la longitud de las conexiones es más corta. El cobre se aplica por galvanoplastia utilizando una capa de semilla conductora (como cobre PVD) que se conforma dentro de toda la vía y la superficie de la oblea. Existen dos enfoques para la galvanoplastia de cobre con soluciones especiales de revestimiento de cobre. El revestimiento de conformación deposita el cobre a la misma velocidad en toda la superficie, pero tiene una alta probabilidad de que se formen huecos en la vía, mientras que el revestimiento desde el fondo hacia arriba deposita principalmente cobre desde el fondo de la vía para formar un relleno sin huecos. Un enfoque alternativo al revestimiento desde el fondo hacia arriba consiste en disponer la capa de semilla solo en el mismo fondo de la vía. En este caso no es necesaria una solución especial de revestimiento de cobre y el cobre solo crece en la capa de semilla expuesta. Aunque el tungsteno y el cobre tienen una resistividad baja, ninguno de los dos es superconductor a una temperatura razonable (>-272,15 °C - >1 K) y es deseable un relleno metálico superconductor en aplicaciones tecnológicas tales como los circuitos RSFQ. La Publicación de Patente de EE. UU. numero US 2014/0274725 A1 Abraham, D. et al (“Chip mode isolation and cross-talk reduction through buried metal layers and through-vias”, 18 de septiembre de 2014) describe un método para fabricar una base de superficie de chip que incluye preparar un primer sustrato, preparar una pluralidad de vías en el primer sustrato, depositar rellenos metálicos en la pluralidad de vías, preparar un segundo sustrato, unir el primer y el segundo sustratos y exponer los rellenos metálicos. Un método para fabricar una base de superficie de chip incluye preparar un primer y un segundo sustratos, depositar un metal sobre al menos uno del primer y el segundo sustratos, unir el primer y el segundo sustratos, preparar una pluralidad de vías en el primer sustrato, depositar rellenos metálicos en la pluralidad de vías y exponer los rellenos metálicos. Un dispositivo base de superficie de chip incluye un primer sustrato, un segundo sustrato, una capa metálica dispuesta entre el primer y el segundo sustratos y una pluralidad de vías dispuestas sobre el primer sustrato. La Publicación de Patente de EE. UU. número US 2010/0240174A1 Yu, J. et al (“Via Using Zn or Zn Alloys and Its Making Method, 3D Chip Stack Packages Using Thereof”, 23 de septiembre de 2010) describe una vía, un método para la formación de una vía utilizando zinc y aleaciones de zinc, y un proceso para la fabricación de paquetes tridimensionales apilados de múltiples chips utilizando el mismo. En la laminación de chips tridimensionales, los chips con defectos reducidos se forman rápidamente mediante las etapas consistentes en: perforar cada uno de los chips para formar un orificio de vía utilizado para un cableado de circuito entre los chips; depositar una capa de semilla en el interior del orificio de vía; formar una capa revestida dentro del orificio de vía mediante el uso de Zn y aleaciones de Zn a través de un proceso de galvanoplastia; eliminar la película de óxido de la superficie de la capa revestida; y tratar térmicamente el orificio de vía a una temperatura superior al punto de fusión del Zn y las aleaciones de Zn. En particular, el chip que tiene una vía de Zn formada según la presente invención tiene la ventaja de superar simultáneamente los problemas en el establecimiento de parámetros de procesamiento causados por la vía de Cu (por ejemplo, el modo de revestimiento, la densidad de corriente, la influencia de aditivos, la formación de poros, etc.), los problemas en procesos sucesivos (por ejemplo, soldadura, pila de chips, etc.), causados por la vía de Sn (y otros metales de bajo punto de fusión), y la dificultad en la fiabilidad mecánica del proceso. Además, cuando se apilan múltiples chips con diversas funciones en el paquete de pila de chips tridimensional, el paquete se puede fabricar de forma sencilla controlando el contenido de los elementos constituyentes de la vía de aleación de Zn que tiene propiedades térmicas específicas (tales como punto de fusión, coeficiente de expansión térmica, etc.) adecuadas para la temperatura de procesamiento de cada uno de los chips. El documento US 2009/098731 A1 describe un método para formar vías a través de sustrato en sustratos unidos.
Por lo tanto, existe una necesidad en la técnica de abordar el problema anteriormente mencionado.
Compendio
Según la presente invención se proporcionan un método y una estructura semiconductora según las reivindicaciones independientes.
Un método de fabricación del dispositivo semiconductor según la invención incluye modelar una capa de un primer metal superconductor sobre un sustrato base para formar un primer patrón del metal superconductor y modelar una capa de un segundo metal superconductor sobre un sustrato de tapa para formar un segundo patrón del metal superconductor. El segundo patrón del segundo metal superconductor y el sustrato de tapa se graban para formar vías, en donde una parte restante del segundo metal superconductor se extiende alrededor de un perímetro de la vía en una superficie superior del sustrato de tapa. El sustrato de tapa se invierte y se une al sustrato base. Una parte del sustrato de tapa se elimina para exponer y proporcionar aberturas a las vías, en donde un fondo de las vías expone el primer patrón del primer metal superconductor. Las vías se rellenan con un tercer metal superconductor para formar una vía a través de un sustrato. Un método de fabricación de un dispositivo semiconductor según la invención incluye modelar una capa de un primer metal superconductor sobre un sustrato base para formar un primer patrón del metal superconductor. Una capa de un segundo metal superconductor sobre un sustrato de tapa se modela para formar un segundo patrón del metal superconductor. El sustrato de tapa se invierte y el primer metal superconductor se une al segundo metal superconductor. Las vías se forman grabando el sustrato de tapa al segundo metal superconductor unido, en donde el fondo de las vías expone una superficie del segundo metal superconductor. Las vías se rellenan con un tercer metal superconductor para formar una vía a través de un sustrato desde el fondo hacia arriba.
En la reivindicación 11 se define una estructura semiconductora según la invención.
A través de las técnicas de la presente descripción se obtienen características y ventajas adicionales. En las reivindicaciones dependientes se enumeran otras realizaciones y aspectos de la invención. Para una mejor comprensión de la invención con ventajas y características, véanse la descripción y los dibujos.
Breve descripción de los dibujos
Los detalles de los derechos exclusivos descritos en la presente memoria se señalan particularmente y se reivindican claramente en las reivindicaciones al final de la memoria descriptiva. Las anteriores y otras características y ventajas de las realizaciones de la invención son evidentes a partir de la siguiente descripción detallada tomada junto con los dibujos adjuntos, en los que:
La FIG. 1 es una vista desde arriba hacia abajo que representa un dispositivo semiconductor después de una operación de fabricación según realizaciones de la invención;
la FIG. 2 es una vista en sección que representa un dispositivo semiconductor después de una operación de fabricación según realizaciones de la invención;
la FIG. 3 es una vista en sección que representa un dispositivo semiconductor después de una operación de fabricación según realizaciones de la invención;
la FIG. 4 es una vista en sección que representa un dispositivo semiconductor después de una operación de fabricación según realizaciones de la invención;
la FIG. 5 es una vista en sección que representa un dispositivo semiconductor después de una operación de fabricación según realizaciones de la invención;
la FIG. 6 es una vista en sección que representa un dispositivo semiconductor después de una operación de fabricación según un ejemplo fuera del alcance de las reivindicaciones;
la FIG. 7 es una vista en sección que representa un dispositivo semiconductor después de una operación de fabricación según un ejemplo fuera del alcance de las reivindicaciones;
la FIG. 8 es una vista en sección que representa un dispositivo semiconductor después de una operación de fabricación según un ejemplo fuera del alcance de las reivindicaciones;
la FIG. 9 es una vista en sección que representa un dispositivo semiconductor después de una operación de fabricación según un ejemplo fuera del alcance de las reivindicaciones; y
la FIG. 10 es una vista en sección que representa un dispositivo semiconductor después de una operación de fabricación según un ejemplo fuera del alcance de las reivindicaciones.
Descripción detallada
Las TSV se utilizan como interconexiones a través de obleas de silicio gruesas para reducir las longitudes de interconexión y para el apilamiento tridimensional. Los metales utilizados previamente para llenar las TSV incluían tungsteno y cobre, que se pueden depositar por deposito químico de vapor y galvanoplastia, respectivamente. A modo de ejemplo, el cobre se puede aplicar por galvanoplastia utilizando una capa de semilla conductora, tal como cobre depositado por vapor de plasma (PVD, por sus siglas en inglés) que se ajusta a la vía y a la superficie de la oblea.
En general, existen dos estrategias para aplicar cobre por galvanoplastia, y ambas requieren soluciones especiales de revestimiento de cobre. En una estrategia, el revestimiento de conformación deposita cobre a una velocidad igual en toda la superficie, pero tiene una mayor probabilidad de formación de huecos, mientras que, en otra estrategia, un proceso de revestimiento desde el fondo hacia arriba deposita cobre desde el fondo de la vía para formar un relleno sin huecos. Una estrategia alternativa al revestimiento desde el fondo hacia arriba que no requiere una solución de revestimiento de cobre especial consiste en proporcionar una capa de semilla en la superficie de fondo que defina la vía de manera que el cobre crezca selectivamente desde el “fondo hacia arriba” para rellenar la vía.
Aunque el tungsteno y el cobre tienen baja resistividad, ninguno de los dos metales es superconductor a una temperatura razonable, es decir, temperaturas superiores a -272,15 °C (1 °K). Un metal superconductor puede ser deseable para algunas aplicaciones, tales como los circuitos Cuánticos Rápidos de Flujo Único (RSFQ, por sus siglas en inglés). Los circuitos RSFQ utilizan dispositivos superconductores, en concreto uniones Josephson, para procesar señales digitales. En la lógica RSFQ, la información se almacena en forma de cuantos de flujo magnético y se transfiere en forma de pulsos de voltaje Cuántico de Flujo Único (SFQ). El RSFQ es una familia de lógica superconductora o SFQ. Otros incluyen la Lógica Cuántica Recíproca (RQL, por sus siglas en inglés), la versión RSFQ de bajo consumo de energía ERSFq que no utiliza resistencias de polarización o similares. Las uniones Josephson son los elementos activos de la electrónica RSFQ. Como transistores, son los elementos activos de la electrónica de semiconductores. La presente invención se refiere generalmente a un proceso de galvanoplastia desde el fondo hacia arriba para depositar un metal superconductor en una TSV.
Las técnicas convencionales relacionadas con la fabricación de dispositivos semiconductores y circuitos integrados (IC) pueden o no describirse en detalle en la presente memoria. Además, las diversas tareas y etapas del proceso descritas en la presente memoria pueden incorporarse en un procedimiento o proceso más completo que tenga etapas o funcionalidad adicionales no descritas en detalle en la presente memoria. En particular se conocen bien diversas etapas en la fabricación de dispositivos semiconductores y circuitos integrados basados en semiconductores y, por lo tanto, en aras de la brevedad, muchas etapas convencionales solo se mencionarán brevemente en la presente memoria o se omitirán por completo sin proporcionar los detalles de proceso bien conocidos.
Los términos espacialmente relativos, por ejemplo, “por debajo”, “debajo”, “inferior”, “arriba”, “superior” y similares, se pueden usar en la presente memoria con el fin de facilitar la descripción para describir la relación de un elemento o característica con otro u otros elemento o características, como se ilustra en las figuras. Se entenderá que los términos espacialmente relativos pretenden abarcar diferentes orientaciones del dispositivo en uso o en funcionamiento, además de la orientación representada en las figuras. Por ejemplo, si el dispositivo de las figuras está volteado, los elementos descritos como “debajo” o “por debajo” de otros elementos o características se orientarían entonces “arriba” de los otros elementos o características. Por lo tanto, el término “debajo” puede abarcar tanto una orientación de arriba como de abajo. El dispositivo puede estar orientado de otra manera (girado 90 grados o en otras orientaciones) y los descriptores espacialmente relativos utilizados en la presente memoria se interpretan en consecuencia.
Debe entenderse que las diversas capas y/o regiones que se muestran en los dibujos adjuntos no están dibujadas a escala, y que una o más capas y/o regiones de un tipo comúnmente utilizado en semiconductores de óxido metálico complementarios (CMOS, por sus siglas en inglés), transistores de efecto de campo de aletas (FinFET, por sus siglas en inglés), transistores de efecto de campo semiconductores de óxido metálico (MOSFET, por sus siglas en inglés) y/u otros dispositivos semiconductores, pueden o no mostrarse explícitamente en un dibujo dado. Esto no implica que las capas y/o regiones que no se muestran explícitamente se omitan de los dispositivos reales. Además, ciertos elementos podrían omitirse de vistas particulares por motivos de claridad y/o simplicidad cuando las explicaciones no se centren necesariamente en los elementos omitidos. Además, los números de referencia iguales o similares utilizados en todos los dibujos se usan para indicar características, elementos o estructuras iguales o similares y, por lo tanto, no se repetirá una explicación detallada de las características, elementos o estructuras iguales o similares para cada uno de los dibujos.
Los dispositivos semiconductores y los métodos para formarlos de acuerdo con realizaciones de la presente invención pueden emplearse en aplicaciones, hardware y/o sistemas electrónicos. El hardware y los sistemas adecuados para implementar realizaciones de la invención pueden incluir, pero no se limitan a, ordenadores personales, redes de comunicación, sistemas de comercio electrónico, dispositivos de comunicación portátiles (por ejemplo, teléfonos móviles y teléfonos inteligentes), dispositivos de almacenamiento de medios de estado sólido, circuitos funcionales, etc. Los sistemas y el hardware que incorporan los dispositivos semiconductores son realizaciones contempladas de la invención. Dadas las enseñanzas de realizaciones de la invención proporcionadas en la presente memoria, un experto en la materia podrá contemplar otras implementaciones y aplicaciones de las realizaciones de la invención.
Las realizaciones de la presente invención se pueden usar en relación con dispositivos semiconductores que podrían requerir, por ejemplo, CMOS, MOSFET y/o FinFET. A modo de ejemplo no limitativo, los dispositivos semiconductores pueden incluir, pero no se limitan a, dispositivos CMOS, MOSFET y FinFET, y/o dispositivos semiconductores que utilizan tecnología CMOS, MOSFET y/o FinFET.
Las siguientes definiciones y abreviaturas deben utilizarse para la interpretación de las reivindicaciones y la memoria descriptiva. Tal como se usan en la presente memoria, las expresiones “comprende”, “que comprende”, “incluye”, “que incluye”, “tiene”, “que tiene”, “contiene”, o “que contiene”, o cualquier otra variación de las mismas, pretenden cubrir una inclusión no exclusiva. Por ejemplo, una composición, mezcla, proceso, método, artículo o aparato que comprenden una lista de elementos no se limitan necesariamente solo a esos elementos, sino que pueden incluir otros elementos no enumerados expresamente o inherentes a dicha composición, mezcla, proceso, método, artículo o aparato.
Tal como se usan en la presente memoria, los artículos “un” y “una” que preceden a un elemento o componente pretenden no ser restrictivos con respecto al número de casos (es decir, presencias) del elemento o componente. Por lo tanto, debe leerse que “un” o “una” incluyen uno o una o al menos uno o una, y la forma verbal singular del elemento o componente también incluye el plural, a menos que el número obviamente pretenda ser singular.
Tal como se usa en la presente memoria, el término “aproximadamente”, que modifica la cantidad de un ingrediente, componente o reactivo de la invención empleados se refiere a la variación en la cantidad numérica que puede producirse, por ejemplo, a través de procedimientos típicos de medición y manipulación de líquidos utilizados para preparar concentrados o soluciones. Además, la variación puede producirse por un error inadvertido en los procedimientos de medición, diferencias en la fabricación, la fuente o la pureza de los ingredientes empleados para preparar las composiciones o llevar a cabo los métodos, y similares. En un aspecto, el término “aproximadamente” significa dentro del 10% del valor numérico indicado. En otro aspecto, el término “aproximadamente” significa dentro del 5% del valor numérico indicado. Sin embargo, en otro aspecto, el término “aproximadamente” significa dentro del 10, 9, 8, 7, 6, 5, 4, 3, 2 o 1% del valor numérico indicado.
También se entenderá que cuando se dice que un elemento, tal como una capa, región o sustrato, está “sobre” o “encima de” otro elemento, puede estar directamente sobre el otro elemento o también pueden estar presentes elementos intermedios. Por el contrario, cuando se dice que un elemento está “directamente sobre” o “directamente encima de” otro elemento, no hay elementos intermedios presentes y el elemento está en contacto con otro elemento.
Ahora se analizarán con más detalle realizaciones ejemplares de la invención con respecto a los dispositivos semiconductores y a los métodos de fabricación de los mismos y, en particular, a un proceso de galvanoplastia desde el fondo hacia arriba para depositar un metal superconductor en una vía a través de sustrato (TSV) para proporcionar una interconexión superconductora sin huecos. Las estructuras superconductoras TSV son adecuadas para circuitos RFSQ, por ejemplo.
Volviendo ahora a las FIGS. 1 a 5, en ellas se muestra un proceso de acuerdo con una o más realizaciones de formación de una TSV superconductora desde el fondo hacia arriba. En la FIG. 1 se representa un sustrato base 12, por ejemplo, una oblea de silicio. En una o más realizaciones, una capa delgada de un metal superconductor 14 se deposita en una capa con un espesor de aproximadamente 10 nanómetros (nm) a aproximadamente 5 micrómetros (gm) sobre el sustrato base 12. En una o más de otras realizaciones, el metal superconductor se deposita en un espesor de aproximadamente 10 nm a aproximadamente 1000 nm, y en otras realizaciones más, el metal superconductor se deposita en un espesor de aproximadamente 20 nm a aproximadamente 500 nm. El metal superconductor puede ser aluminio, galio, indio, lantano, molibdeno, niobio, renio, rutenio, estaño, tántalo, titanio, zinc, circonio, aleaciones de los mismos y similares. El metal superconductor, en general, además de ser superconductor, funciona de manera similar a una capa de semilla utilizada normalmente en procesos de galvanoplastia de cobre, como se analizará con mayor detalle más abajo.
La capa delgada de metal superconductor 14 puede depositarse sobre el sustrato base 12 sin tratamiento previo mediante evaporación, pulverización iónica o galvanoplastia. En algunos casos, el sustrato se puede limpiar antes del depósito del metal superconductor 14 y, además, se puede depositar una capa de adhesión relativamente delgada (por ejemplo, con un grosor de 2 nm a 20 nm), tal como titanio o tantalio, antes de la capa 14. A continuación, la capa de metal superconductor 14 se modela litográficamente, lo que puede incluir la formación de una fotorresistencia (por ejemplo, orgánica, inorgánica o híbrida) sobre la capa del metal superconductor 14. La fotorresistencia se puede formar utilizando un proceso de deposición tal como, por ejemplo, CVD, PECVD, revestimiento por centrifugación o similares. T ras la formación de la fotorresistencia, la fotorresistencia se expone a un patrón de radiación deseado. A continuación, la fotorresistencia expuesta se revela utilizando un proceso de revelado de resistencia convencional. Tras la etapa de revelado se puede realizar una etapa de grabado selectiva para transferir el patrón de la fotorresistencia modelada a la capa de metal superconductor 14 parando en la capa de silicio. La etapa de grabado utilizada para formar el metal superconductor 14 modelado puede incluir un proceso de grabado en seco (que incluye, por ejemplo, el grabado con iones reactivos, el grabado con haz de iones, el grabado con plasma o la ablación con láser), un proceso de grabado químico húmedo o cualquier combinación de los mismos.
En la FIG. 2 se representa un sustrato 18 de tapa. Una capa de la capa de metal superconductor 16 se deposita sobre un sustrato 18 de tapa. El metal superconductor 16 puede ser el mismo que el metal superconductor 14 formado sobre el sustrato base 12. Por ejemplo, las capas de metales superconductores 14, 16 pueden estar formadas por aluminio. El sustrato 18 de tapa puede ser del mismo material que el sustrato base 12, por ejemplo una oblea de silicio.
El metal superconductor 16 puede depositarse con un espesor igual o diferente al de la capa superconductora 14. En general, el metal superconductor 16 puede depositarse en una capa sobre el sustrato 18 de tapa con un espesor de aproximadamente 10 nanómetros (nm) a aproximadamente 5 micrómetros (pm). En una o más de otras realizaciones, el metal superconductor se deposita en un espesor de aproximadamente 10 nm a aproximadamente 1000 nm, y en otras realizaciones más, el metal superconductor se deposita en un espesor de aproximadamente 20 nm a aproximadamente 500 nm. Los metales superconductores 14, 16 pueden ser diferentes o similares dependiendo de la aplicación deseada.
La capa de metal superconductor 16 se modela entonces litográficamente de la manera arriba descrita. A continuación se forman las vías 20 en el sustrato 18 de tapa mediante modelado litográfico y grabado anisotrópico del sustrato de silicio. Como será evidente, las vías 20 se utilizarán para definir las TSV y se extenderán parcialmente a través del sustrato 18 de tapa. Por ejemplo, las vías pueden extenderse hasta una profundidad de aproximadamente 10 micrómetros (pm) a aproximadamente 350 pm dependiendo del grosor inicial en el sustrato de silicio, que normalmente tiene un grosor que generalmente depende del diámetro de aproximadamente 275 pm a aproximadamente 775 pm. En otras realizaciones, la profundidad de la vía en el sustrato 18 de tapa es de aproximadamente 10 pm a aproximadamente 250 pm y, en otras realizaciones más, la profundidad de la vía en el sustrato 18 de tapa es de aproximadamente 20 pm a aproximadamente 150 pm. A modo de ejemplo, el sustrato de silicio se puede someter a grabado en húmedo o en seco para formar las vías.
El patrón resultante del metal superconductor 16 y las vías 20 en el sustrato 18 de tapa es tal que una parte del material superconductor 16 rodea una superficie superior perimetral alrededor de la vía 20.
En la FIG. 3, el sustrato 18 de tapa, que incluye el metal superconductor 16 modelado y las vías 20 sobre el mismo, se invierte después y se une al sustrato base 12, por ejemplo, mediante unión por termocompresión, también designada como unión por difusión. Las partes circundantes del metal superconductor 16 en el sustrato de tapa están acopladas al metal superconductor 14 modelado correspondiente en el sustrato base 12. Es decir, la parte del material superconductor 16 que rodea la superficie superior perimetral de las vías 20 está en contacto con el correspondiente metal superconductor 14 modelado en el sustrato base 12. De esta manera, los metales superconductores 14, 16 de cada sustrato 12, 18 pueden ponerse juntos en contacto atómico aplicando fuerza y calor simultáneamente para unir el sustrato 18 de tapa al sustrato base 12, tal como se muestra. La estructura resultante incluye la parte circundante de metal superconductor 16 alrededor del perímetro desde el sustrato 18 de tapa unida hasta una parte correspondiente del metal superconductor 14 en el sustrato base 12, mientras que las vías 20 invertidas incluyen una capa de metal superconductor (desde el sustrato base 12) en el fondo 22 de cada vía 20.
Como ejemplo de unión por termocompresión, el aluminio sobre un sustrato se puede unir al aluminio sobre otro sustrato sometiendo los sustratos a una temperatura de unión de aproximadamente 400 °C a aproximadamente 450 °C con una fuerza aplicada superior a 70 kN durante 20 a 45 minutos, aunque se pueden usar temperaturas y fuerzas más altas o más bajas para diferentes metales superconductores.
En la FIG. 4, el sustrato 18 de tapa se somete a un proceso de retroamoladura de la oblea para eliminar una parte del sustrato de tapa con el fin de exponer y abrir las vías 20. El proceso de retroamoladura generalmente incluye la aplicación de una suspensión de partículas gruesas para amolar gruesamente la oblea y eliminar la mayor parte del espesor de la oblea. Luego se usa un grano más fino para pulir la oblea. La amoladura gruesa se puede utilizar para eliminar aproximadamente el 90 por ciento del sustrato.
La superficie metálica superconductora 22 en el fondo de las vías 20 se limpia para eliminar cualquier óxido que pueda haber sobre la misma. La limpieza puede incluir la aplicación de un agente grabador configurado para eliminar selectivamente el óxido y cualquier contaminante de la suspensión residual del proceso de retroamoladura. Dependiendo de la elección del metal superconductor utilizado para formar la capa superconductora 14 sobre el sustrato base 12, la superficie metálica superconductora en el fondo 22 de la vía puede prepararse para el rellenado mediante un revestimiento no electrolítico opcional. Por ejemplo, un metal superconductor como el zinc o el estaño se puede revestir de forma no electrolítica sobre una capa de aluminio, lo que puede promover la adhesión del material de relleno durante un proceso de galvanoplastia posterior. El aluminio, por sí mismo, es un sustrato muy difícil de revestir directamente sobre él.
En la FIG. 5, las vías 20 se rellenan con un metal o una aleación metálica superconductores para formar la TSV 24 sometiendo el sustrato a un proceso de galvanoplastia haciendo contacto eléctrico con la parte posterior del sustrato base 14 y sumergiendo el sustrato en un baño de electrolito. El metal o la aleación metálica superconductores crecen desde el fondo hacia arriba hasta que la TSV se llene por completo con el metal superconductor y esté lista para su posterior procesamiento. Como tales, los metales superconductores previamente depositados de las capas 14, 16 funcionan como un electrodo de fondo durante el proceso de galvanoplastia.
El baño electrolítico puede estar compuesto por disolvente electrolítico y una o más sales, incluyendo una fuente de metal o metales que han de ser galvanizados. A menudo, las sales también pueden estar presentes para mejorar la conductividad y la eficiencia del proceso. El disolvente puede ser aprótico o al menos muy débilmente ácido. Además, el disolvente debe ser tal que disuelva cantidades razonables de sales metálicas (fuentes del metal que se está revistiendo) y otras sales para aumentar la conductividad electrolítica. Además, el disolvente debe ser estable no solo al material de sustrato que se está revistiendo por galvanoplastia, sino también bajo la condición de galvanoplastia del metal.
En la práctica de la invención se puede usar una gran variedad de disolventes. Por regla general, el disolvente no acuoso se elige entre varios líquidos orgánicos estables tales como nitrilos, carbonatos, amidas, cetonas, alcoholes, glicoles, éteres y similares. Los disolventes típicos son acetonitrilo, benzonitrilo, diglima (éter dimetílico de dietilenglicol), triglima (éter dimetílico de trietilenglicol), tetraglima (éter dimetílico de tetraetilenglicol), etilenglicol, dimetilformamida, acetamida, acetona, metilisobutilcetona, tetrahidrofurano, dimetilsulfóxido, propileno y carbonatos de etileno. En una o más realizaciones, el disolvente puede ser acetonitrilo, carbonato de propileno o metanol. Se pueden usar mezclas de los disolventes arriba indicados, así como otras sustancias que sean estables, adecuadas para su uso en un proceso de galvanoplastia y que no sean reactivas con el material que se está aplicando por galvanoplastia. Se pueden usar disolventes más ácidos (incluso agua) siempre que el potencial requerido para revestir el metal proteja el material que se está revistiendo por galvanoplastia frente a la reacción con el agua.
Se puede revestir una gran variedad de metales y aleaciones superconductores utilizando el procedimiento de la invención. Por ejemplo, los metales superconductores pueden ser estaño, plomo, zinc, cadmio, indio, aleaciones de los mismos y combinaciones de estos metales. En una o más realizaciones se utilizan metales tales como indio, estaño, plomo y aleaciones de estaño-plomo debido a la facilidad de revestimiento, la disponibilidad y la alta conductividad eléctrica y térmica. A lo largo de esta solicitud, debe entenderse que la palabra metal incluye diversas aleaciones superconductoras (por ejemplo, aleación de estaño-plomo) y mezclas de metales, así como metal elemental puro.
Los metales se introducen en el baño de galvanoplastia normalmente en forma de una sal, preferiblemente una sal soluble en el disolvente electrolítico y con un anión que es estable en las condiciones del proceso de galvanoplastia. Los aniones típicos son nitrato, perclorato, haluro (especialmente cloruro, bromuro y yoduro), tetrafluoroborato y hexafluoroarseniato. Por regla general, los percloratos y nitratos se utilizan debido a su disponibilidad y solubilidad en disolventes no acuosos.
Generalmente, las concentraciones varían desde aproximadamente 0,001 molar hasta la saturación. Una concentración demasiado baja requiere demasiado tiempo de galvanoplastia y demasiada reposición durante el procesamiento. Por regla general, las concentraciones se ajustan para maximizar la conductividad cuando se combinan con determinadas sales iónicas (conductoras).
El baño está compuesto por regla general por el disolvente no acuoso arriba descrito, una sal metálica electroquímicamente estable del metal que se está revistiendo (por ejemplo, nitrato, perclorato) y, opcionalmente, una sal estable para aumentar la conductividad iónica. Se puede usar un amplio intervalo de concentración que incluye desde cantidades traza (0,001 molar) hasta saturación. En una o más realizaciones, las concentraciones suelen estar próximas a la saturación, por ejemplo, de aproximadamente 1/10 de la concentración de una solución saturada a la concentración de una solución saturada. A modo de ejemplo se pueden usar concentraciones desde 0,1 de las soluciones saturadas hasta la concentración de la solución saturada.
Además del disolvente no acuoso arriba descrito y la sal metálica arriba descrita, el baño puede contener sales conductoras para aumentar la conductividad del baño. Estas sales conductoras son por regla general sales de metales alcalinos con aniones estables con buena solubilidad en los disolventes no acuosos. Los aniones típicos son los mismos que para las sales metálicas arriba indicadas (nitrato, perclorato, haluros, tetrafluoroborato (por ejemplo, tetrafluoroborato de sodio) y hexafluoroareseniato (por ejemplo, hexafluroarseniato de litio)). También son útiles las sales de tetraalquilamonio tales como haluros de tetrabutilamonio y haluros de tetraetilamonio. Las concentraciones de las sales conductoras pueden variar desde 0,001 molar hasta la saturación y normalmente se determinan para maximizar la conductividad del baño. Generalmente se prefieren concentraciones cercanas a la saturación (dentro de 0,1 de saturación a saturación).
El proceso de galvanoplastia se lleva a cabo de manera convencional con un ánodo convencional y el material que ha de ser revestido es el cátodo de un aparato de galvanoplastia.
En otro u otros ejemplos, el proceso para formar las TSV superconductoras se muestra en las FIGS. 6-10. En la FIG.
6 está previsto un sustrato base 112, por ejemplo, una oblea de silicio. Una capa delgada de un metal superconductor 114 se deposita en una capa con un espesor de aproximadamente 10 nanómetros (nm) a aproximadamente 5 micrómetros (pm). En otro u otros ejemplos, el metal superconductor se deposita en un espesor de aproximadamente 10 nm a aproximadamente 1000 nm, y en otras realizaciones más, el metal superconductor se deposita en un espesor de aproximadamente 20 nm a aproximadamente 500 nm. El metal superconductor puede ser un metal tal como se ha descrito anteriormente. A continuación, la capa de metal superconductor 114 se modela litográficamente para formar un metal superconductor modelado, tal como se muestra.
En la FIG. 7 está previsto un sustrato 118 de tapa y se deposita una capa delgada de un metal superconductor 120 con un espesor de aproximadamente 10 nanómetros (nm) a aproximadamente 5 micrómetros (pm). En otra y otras realizaciones, el metal superconductor se deposita con un espesor de aproximadamente 10 nm a aproximadamente 1000 nm, y en otras realizaciones más, el metal superconductor se deposita con un espesor de aproximadamente 20 nm a aproximadamente 500 nm. El metal superconductor puede ser un metal tal como se ha descrito anteriormente. A continuación, la capa de metal superconductor 120 se modela litográficamente para formar un metal superconductor modelado similar al previsto en la FIG. 6.
En la FIG. 8, el sustrato 118 de tapa está invertido y la capa superconductora 120 modelada se alinea con el metal superconductor 114 modelado correspondiente en el sustrato base 112 y se somete a unión por termocompresión para unir el sustrato 118 de tapa al sustrato base 112.
En la FIG. 9, el sustrato 118 de tapa se somete a un proceso de retroamoladura tal como se ha descrito más arriba para eliminar una parte del sustrato de tapa. El espesor restante del sustrato 118 de tapa se usará para definir la longitud de la TSV. A continuación, el sustrato 118 de tapa se modela litográficamente y se graba para formar vías 122 en su interior, que están configuradas para ir a parar sobre los metales superconductores 114/120 moldeados y unidos por termocompresión. El metal superconductor 120 expuesto más arriba se limpia y se prepara, si es necesario, preparándolo de forma no electrolítica, tal como se ha descrito anteriormente, utilizando un superconductor como zinc o estaño para promover la adhesión durante el proceso de rellenado.
En la FIG. 10 se establece contacto eléctrico con la parte posterior del sustrato base 112 y el sustrato se sumerge en un baño de galvanoplastia para llenar las vías así formadas, formando de este modo las TSV 124 rellenas de un metal o aleaciones metálicas superconductores. El metal o las aleaciones metálicas superconductores se forman desde el fondo de la vía hacia arriba.
Como se ha señalado anteriormente en la presente memoria, en aras de la brevedad, las técnicas convencionales relacionadas con la fabricación de dispositivos semiconductores y circuitos integrados (IC) pueden o no describirse en detalle en la presente memoria. Sin embargo, a modo de antecedente, ahora se proporcionará una descripción más general de los procesos de fabricación de dispositivos semiconductores que se pueden utilizar para implementar una o más realizaciones de la presente invención. Aunque algunas operaciones de fabricación específicas utilizadas en la implementación de una o más realizaciones de la presente invención pueden conocerse individualmente, la combinación descrita de operaciones y/o las estructuras resultantes de la presente invención son únicas. Por lo tanto, la combinación única de las operaciones descritas en relación con la fabricación de un dispositivo semiconductor según la presente invención utiliza una variedad de procesos físicos y químicos conocidos individualmente realizados en un sustrato semiconductor (por ejemplo, silicio), algunos de los cuales se describen en los párrafos inmediatamente siguientes.
En general, los diversos procesos utilizados para formar un microchip que se empaquetará en un IC se dividen en cuatro categorías generales, a saber: depósito de película, eliminación/grabado, dopaje de semiconductores y modelado/litografía. El depósito es cualquier proceso que hace crecer, revestir o transferir un material sobre la oblea. Las tecnologías disponibles incluyen el depósito físico de vapor (PVD, por sus siglas en inglés), el depósito químico de vapor (CVD, por sus siglas en inglés), el depósito electroquímico (ECD, por sus siglas en inglés), la epitaxia de haz molecular (MBE, por sus siglas en inglés) y, más recientemente, el depósito de capa atómica (ALD, por sus siglas en inglés), entre otras. La eliminación/grabado es cualquier proceso que elimine material de la oblea. Los ejemplos incluyen procesos de grabado (en húmedo o en seco) y planarización químico-mecánica (CMP, por sus siglas en inglés) y similares. El dopaje de semiconductores es la modificación de las propiedades eléctricas mediante dopaje, por ejemplo, de fuentes y drenajes de transistores, generalmente mediante difusión y/o mediante implantación de iones. Estos procesos de dopaje van seguidos de un recocido en horno o de un recocido térmico rápido (RTA, por sus siglas en inglés). El recocido sirve para activar los dopantes implantados. Se utilizan películas de conductores (por ejemplo, polisilicio, aluminio, cobre, etc.) y aislantes (por ejemplo, diversas formas de dióxido de silicio, nitruro de silicio, etc.) para conectar y aislar los transistores y sus componentes. El dopaje selectivo de diversas regiones del sustrato semiconductor permite cambiar la conductividad del sustrato con la aplicación de voltaje. Al crear estructuras de estos diversos componentes se pueden construir y cablear entre sí millones de transistores para formar los complejos circuitos de un dispositivo microelectrónico moderno. La litografía de semiconductores es la formación de imágenes o patrones en relieve tridimensionales sobre el sustrato semiconductor para la posterior transferencia del patrón al sustrato. En la litografía de semiconductores, los patrones están formados por un polímero sensible a la luz designado como una fotorresistencia. Para construir las estructuras complejas que componen un transistor y los numerosos cables que conectan los millones de transistores de un circuito, las etapas de transferencia de patrones de litografía y grabado se repiten múltiples veces. Cada patrón que se imprime en la oblea se alinea con los patrones previamente formados, y los conductores, los aislantes y las regiones dopadas selectivamente se acumulan lentamente para formar el dispositivo final.
Las descripciones de las diversas realizaciones de la presente invención se han presentado con fines ilustrativos, pero no pretenden ser exhaustivas ni limitarse a las realizaciones descritas. Muchas modificaciones y variaciones serán evidentes para los expertos en la técnica sin apartarse del alcance de las reivindicaciones adjuntas. La terminología utilizada en la presente memoria se ha elegido para explicar mejor los principios de las realizaciones, la aplicación práctica o la mejora técnica sobre tecnologías que se encuentran en el mercado, o para permitir que otros expertos en la técnica entiendan las realizaciones descritas en la presente memoria.

Claims (11)

REIVINDICACIONES
1. Un método de fabricación de un dispositivo semiconductor, comprendiendo el método:
modelar una capa de un primer metal superconductor (14) sobre un sustrato base (12) para formar un primer patrón del metal superconductor;
modelar una capa de un segundo metal superconductor (16) sobre un sustrato (18) de tapa para formar un segundo patrón del metal superconductor;
grabar el segundo patrón del segundo metal superconductor y el sustrato de tapa para formar vías (20), en donde una parte restante del segundo metal superconductor se extiende alrededor de un perímetro de la vía en una superficie superior del sustrato de tapa;
invertir el sustrato de tapa y unir el sustrato de tapa al sustrato base;
eliminar una parte del sustrato de tapa para exponer y proporcionar aberturas a las vías;
en donde un fondo de las vías expone el primer patrón del primer metal superconductor; y llenar las vías con un tercer metal superconductor (24) para formar una vía a través de sustrato.
2. El método de la reivindicación 1, en donde unir el sustrato (18) de tapa al sustrato base (12) comprende alinear y poner en contacto termocompresivamente la parte del segundo metal superconductor (16) sobre el sustrato de tapa con el primer metal superconductor (14) sobre el sustrato base.
3. El método de cualquiera de las dos reivindicaciones anteriores, en donde rellenar las vías (20) con el tercer metal superconductor (24) comprende galvanoplastia.
4. El método de una cualquiera de las reivindicaciones precedentes, en donde rellenar las vías (20) con el tercer metal superconductor (24) comprende limpiar el primer patrón expuesto del primer metal superconductor (14) en el fondo (22) de las vías para eliminar los óxidos y contaminantes del mismo, seguido de galvanoplastia.
5. El método de cualquiera de las reivindicaciones 1 o 2, en donde rellenar las vías (20) con el tercer metal superconductor (24) comprende limpiar el primer patrón expuesto del primer metal superconductor (14) en el fondo de la vía para eliminar los óxidos y contaminantes del mismo; depositar de forma no electrolítica un cuarto metal superconductor sobre el primer patrón expuesto del primer metal superconductor en el fondo de la vía; y aplicar por galvanoplastia el tercer metal superconductor en su interior para rellenar las vías desde el fondo hacia arriba.
6. El método de cualquiera de las reivindicaciones precedentes, en donde el sustrato base (12) y el sustrato (18) de tapa comprenden obleas de silicio.
7. El método de cualquiera de las reivindicaciones precedentes, en donde la eliminación de la parte del sustrato de tapa proporciona a las vías una profundidad de aproximadamente 10 pm a aproximadamente 250 pm.
8. El método de cualquiera de las reivindicaciones anteriores, en donde eliminar la parte del sustrato (18) de tapa para exponer y proporcionar las aberturas a las vías (20) comprende un proceso de retroamoladura.
9. El método de cualquiera de las reivindicaciones precedentes, en donde el primer (14) y el segundo metal superconductor (16) son iguales.
10. El método de cualquiera de las reivindicaciones precedentes, en donde el tercer metal superconductor (24) es diferente del primer y el segundo metales superconductores.
11. Una estructura semiconductora que comprende:
una capa de metal superconductor unida intercalada entre un primer sustrato (12) de silicio y un segundo sustrato (18) de silicio, en donde el segundo sustrato comprende una pluralidad de vías (20) a través de silicio hasta la capa de metal superconductor unida; y
un metal superconductor (24) que rellena las vías a través de silicio y caracterizada por: en donde el metal superconductor es diferente de la capa de metal superconductor (14, 16) unida;
en donde la capa de metal superconductor unida intercalada entre el primer sustrato de silicio y el segundo sustrato de silicio comprende una primera capa de metal superconductor (14) y una segunda capa de metal superconductor (16), en donde el primer y el segundo metales superconductores son diferentes, y en donde la capa de metal superconductor rodea cada una de las vías a través de sustrato, y en donde las vías a través de sustrato forman una pluralidad de entrantes en la segunda capa superconductora y una superficie de fondo de las vías a través de sustrato colindan con la primera capa de metal superconductor.
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