FI104392B - Demultiplexerns registeradressering - Google Patents

Demultiplexerns registeradressering Download PDF

Info

Publication number
FI104392B
FI104392B FI961039A FI961039A FI104392B FI 104392 B FI104392 B FI 104392B FI 961039 A FI961039 A FI 961039A FI 961039 A FI961039 A FI 961039A FI 104392 B FI104392 B FI 104392B
Authority
FI
Finland
Prior art keywords
address
microprocessor
memory device
multiplexer
memory
Prior art date
Application number
FI961039A
Other languages
English (en)
Finnish (fi)
Other versions
FI961039A0 (sv
FI961039L (sv
Inventor
Reino Hiltunen
Original Assignee
Nokia Satellite Systems Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nokia Satellite Systems Ab filed Critical Nokia Satellite Systems Ab
Priority to FI961039A priority Critical patent/FI104392B/sv
Publication of FI961039A0 publication Critical patent/FI961039A0/sv
Priority to EP97102622A priority patent/EP0794486A3/en
Publication of FI961039L publication Critical patent/FI961039L/sv
Application granted granted Critical
Publication of FI104392B publication Critical patent/FI104392B/sv

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor
    • G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Microcomputers (AREA)
  • Dram (AREA)

Claims (7)

1. System innefattande - en mikroprocessor (20), - en minnesapparat (22) att tilldelas med en multiplexerad adress, 15. en kontroller (26) och en adressmultiplexer (27) för styming av nämnda minnes apparat (22) samt - ett organ (21) som använder samma minnesapparat (22) som mikroprocessom, vars adresslinjer är funktionellt kopplade tili minnesapparatens (22) och nämnda adressmultiplexers (27) motsvarande linjer och som inrättats att ta emot adressdata 20 frän nämnda mikroprocessor (20) med nämnda adresslinjer, kännetecknat av att nämnda kontroller (26) och adressmultiplexer (27) inrättats att föngera i tvä tillständ, i det första för att styra minnesadressen frän nämnda mikroprocessor (20) tili nämnda minnesapparat (22) i den form minnesapparaten (22) kräver och i det andra för att styra registeradressen frän nämnda mikroprocessor 25 (20) tili nämnda organ (21) i den form nämnda organ (21) kräver, och av att i nämnda andra tillständ är adressmultiplexem (27) inrättad att släppa ätminstone en del av adressdata oförändrade fran mikroprocessom (20) tili nämnda organ (21).
2. System enligt patentkrav 1, kännetecknat av att antalet adresslinjer som leder ;‘t frän adressmultiplexem (27) tili nämnda organ (21) och minnesapparaten (22) är hälften av antalet adresslinjer som leder frän mikroprocessom (20) tili adressmultiplexem (27). 1
3. System enligt patentkrav 2, kännetecknat av att antalet adresslinjer som leder frän adressmultiplexem (27) tili nämnda organ (21) och minnesapparaten (22) är 9 och antalet adresslinjer som leder frän mikroprocessom (20) tili adressmultiplexem (27) är 18. 104392
4. System enligt nägot av föregäende patentkrav, kännetecknat av att nämnda registeradress bestär av N minst betydande bitar i adressen frän mikroprocessom ♦ (20) tili adressmultiplexem (27), där N är antalet adresslinjer som leder frän adressmultiplexem (27) tili nämnda organ (21) och minnesapparat (22). 5
5. Förfarande, vid vilket mikroprocessom (20) styr minnesapparaten (22) och ett andra kretsorgan (21), varvid sätten för att generera adress i nämnda minnesorgan (22) och det andra kretsorganet (21) är olika via samma adresslinjer, kontrollem (26) och adressmultiplexem (28), kännetecknat av att nämnda kontroller (26) och 10 adressmultiplexer (27) kan styras i nägotdera av tvä tillständ, varvid minnesadressen i det första tillständet styrs frän mikroprocessom (20) via adressmultiplexem (27) till minnessapparaten (22) i den form minnesapparaten (22) kräver och i det andra tillständet styrs registeradressen frän mikroprocessom (20) tili det andra kretsorganet (21) i den form organet kräver, varvid adressmultiplexem (27) i nämnda andra 15 tillständ släpper ätminstone en del av adressdata oförändrade frän mikroprocessom (20) tili nämnda organ (21). ^ · »
FI961039A 1996-03-06 1996-03-06 Demultiplexerns registeradressering FI104392B (sv)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FI961039A FI104392B (sv) 1996-03-06 1996-03-06 Demultiplexerns registeradressering
EP97102622A EP0794486A3 (en) 1996-03-06 1997-02-19 Register addressing for a demultiplexer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI961039 1996-03-06
FI961039A FI104392B (sv) 1996-03-06 1996-03-06 Demultiplexerns registeradressering

Publications (3)

Publication Number Publication Date
FI961039A0 FI961039A0 (sv) 1996-03-06
FI961039L FI961039L (sv) 1997-09-07
FI104392B true FI104392B (sv) 2000-01-14

Family

ID=8545593

Family Applications (1)

Application Number Title Priority Date Filing Date
FI961039A FI104392B (sv) 1996-03-06 1996-03-06 Demultiplexerns registeradressering

Country Status (2)

Country Link
EP (1) EP0794486A3 (sv)
FI (1) FI104392B (sv)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4070703A (en) * 1976-09-27 1978-01-24 Honeywell Information Systems Inc. Control store organization in a microprogrammed data processing system
US4318175A (en) * 1979-08-13 1982-03-02 Bunker Ramo Corporation Addressing means for random access memory system
US4849875A (en) * 1987-03-03 1989-07-18 Tandon Corporation Computer address modification system with optional DMA paging
US5280599A (en) * 1989-01-09 1994-01-18 Kabushiki Kaisha Toshiba Computer system with memory expansion function and expansion memory setting method
US5396606A (en) * 1991-07-31 1995-03-07 Franklin Electronic Publishers, Incorporated Address bus switching between sequential and non-sequential ROM searches
US5737748A (en) * 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory

Also Published As

Publication number Publication date
EP0794486A2 (en) 1997-09-10
EP0794486A3 (en) 2001-04-04
FI961039A0 (sv) 1996-03-06
FI961039L (sv) 1997-09-07

Similar Documents

Publication Publication Date Title
US7240145B2 (en) Memory module having a memory controller to interface with a system bus
US6968419B1 (en) Memory module having a memory module controller controlling memory transactions for a plurality of memory devices
US6970968B1 (en) Memory module controller for providing an interface between a system memory controller and a plurality of memory devices on a memory module
US5519664A (en) Dynamic random access memory persistent page implemented as processor register sets
US20020019924A1 (en) Flexible processing hardware architecture
US6721840B1 (en) Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory
AU707923B2 (en) Method and apparatus for adapting an asynchronous bus to a synchronous circuit
PH26617A (en) Increasing optional in mapping from in computer memory space
KR100269299B1 (ko) 데이터패쓰(dq)수감소회로및감소방법과이를이용한반도체장치
US4903197A (en) Memory bank selection arrangement generating first bits identifying a bank of memory and second bits addressing identified bank
KR100869938B1 (ko) 주문형 집적 회로
US5265053A (en) Main memory DRAM interface
US5901298A (en) Method for utilizing a single multiplex address bus between DRAM, SRAM and ROM
FI104392B (sv) Demultiplexerns registeradressering
US5909703A (en) Method and apparatus for banking addresses for DRAMS
US5341473A (en) System of transferring data in a multi-CPU arrangement using address generators
US6483753B1 (en) Endianess independent memory interface
US6336166B1 (en) Memory control device with split read for ROM access
US6233694B1 (en) Synchronization device for synchronous dynamic random-access memory
FI104393B (sv) Dram-minnebankernas uppfriskning
JP2000187614A (ja) メモリ装置
US20030101296A1 (en) Device for supplying control signals to memory units, and a memory unit adapted thereto
JPS63100554A (ja) メモリ制御装置
KR100819968B1 (ko) 반도체 메모리 시스템 및 반도체 메모리 칩
KR930007016B1 (ko) 판독수정기록(Read Modify Write, RMW)사이클 지원을 위한 잠금 처리회로