FR2644924A1 - Circuit de selection d'une colonne redondante dans une memoire integree avec redondance de colonnes de donnees - Google Patents

Abstract

L'invention concerne les mémoires réalisées en circuit intégré et plus particulièrement celles qui comportent des colonnes redondantes pour remplacer les colonnes défectueuses. L'invention réside dans le fait que chaque circuit d'aiguillage tel que SCa, associé à un ensemble Ea de colonnes est connecté entre les conducteurs de sortie CSO, CS1 et CSa et les circuits de lecture-écriture LE0 et LE1. La sélection est obtenue à l'aide des signaux p0, p0 et p1, p1 fournis par le circuit MPP. Un tel arrangement réduit de manière significative le nombre de circuits associés aux colonnes car les circuits LE0 et LE1 sont utilisés pour les colonnes redondantes en cas de défectuosité.

Description

CIRCUIT DE SELECTION D'UNE
COLONNE REDONDANTE DANS UNE MEMOIRE INTEGREE
AVEC REDONDANCE DE COLONNES DE DONNEES
La présente invention concerne les mémoires réalisées en circuit intégré et, plus particuliérement, dans une mémoire de ce type avec redondance de colonnes de données, un circuit de sélection d'une colonne redondante.

Plus les mémoires ont une grande capacité de stockage d'informations et plus la technologie d'intégration est fine, plus ces mémoires sont sujettes à des défauts de fabrication. En effet, il est très difficile aujourd'hui d'avoir un bon rendement de fabrication pour des mémoires d'un mégabit intégrées sur une surface de silicium d'un cm2. Un seul défaut dans une mémoire d'un million de cellules entraîne le mise au rebut de l'ensemble de la mémoire.

Pour augmenter le rendement global de fabrication, il a été proposé d'utiliser des réseaux de mémoire redondants, c'est-à-dire comportant plus d'éléments mémoire qu'il n'est strictement nécessaire; au cas où un ou plusieurs éléments de mémoire seraient défectueux, ce qui est détecté lors du test des tranches de circuit intégré, on les remplace par des éléments redondants de sorte que la mémoire apparaît globalement bonne et n'est pas mise au rebut. De cette manière, il est possible de récupérer des mémoires comportant un nombre limité de défauts.

Une mémoire est organisée en matrice de rangées et de colonnes et c'est sur une colonne qu'on lit le contenu d'une cellule qui est au croisement entre cette colonne et une rangée désignée par une adresse de rangée déterminée.

Selon les types de défauts qui apparaissent, il faut remplacer soit une rangée défectueuse par une rangée redondante, soit une colonne défectueuse par une colonne redondante.

Le remplacement d'une rangée défectueuse est en général plus facile à effectuer car les contraintes d'encombrement dues aux circuits de sélection à ajouter pour que le remplacement soit transparent pour l'utilisateur sont moins sévères.

Le remplacement d'une colonne défectueuse est plus difficile à effectuer que celui d'une rangée lorsque la mémoire est organisée en mots de plusieurs bits car une adresse d'entrée désigne, d'une part, une seule rangée déterminée et, d'autre part, un nombre de colonnes égal au nombre de bits. En conséquence, lorsqu'une colonne est défectueuse, il faut changer toutes les colonnes correspondant à son adresse. Une telle solution conduit à utiliser un nombre important de colonnes redondantes auxquelles sont associés les circuits de selection, de lecture et d'écriture, d'ou une augmentation sensible de l'encombrement non seulement au niveau de la mémoire proprement dite mais aussi au niveau des circuits périphériques où la densité des circuits est déjà très grande.

Dans la demande de brevet français déposée par la demanderesse le 24 février 1987 sous le n 87 02372, il a été propose une mémoire intégrée avec redondance de colonnes de données qui est organisée de manière particulière. La figure 1 de la présente demande, qui correspond à la figure unique de la demande précitée, permet de mieux comprendre cette organisation. la mémoire est organisée en y rangées et k groupes GO à G5 de p colonnes, k et p étant différents de l'unité, chaque groupe correspondant à un plot d'entrée-sortie respectif parmi k plots DO à D5.Une colonne de chaque groupe GO à G5 peut être reliée au plot correspondant DO a D5 a ce groupe par sélection d'une adresse de colonne commune à tous les groupes GO à G5.

la mémoire comporte en outre des colonnes redondantes
CRa a CRc pour remplacer des colonnes défectueuses ainsi que des éléments de mémorisation d'adresse de colonne (non représentés > aptes à mémoriser l'adresse des colonnes défectueuses et un circuit logique CR1 de sélection de colonne redondante couplé aux éléments de mémorisation d'adresse de colonne pour sélectionner une colonne redondante lorsqu'une adresse de colonne défectueuse est appliquée à la mémoire.

Les k plots DO à D5 sont répartis en m ensembles Ea à Ec de r plots DO, D1, m et p étant différents de l'unité, et å chaque ensemble Ea a Ec est associée au moins une colonne redondante CRa à CRc.

Des éléments de mémorisation de position de plot MPP sont prévus pour mémoriser une position de plot correspondant au groupe de colonnes dans lequel se situe une colonne défectueuse, la position mémorisée étant une position j parmi r positions possibles de l'ensemble de plots dans lequel se situe le plot considéré.

Un circuit logique d'aiguillage (TO, T1, 10, 11, 20, 21, 30) est couplé aux éléments de mémorisation de plot MPP pour - autoriser ou inhiber la transmission d'informations
entre les plots de même position j de tous les
ensembles de plots et les colonnes redondantes
respectives associées å chaque ensemble Ea a Ec, - corrélativement inhiber ou autoriser la transmission
d'informations entre les plots de position autre que j
de tous les ensembles et les groupes de colonnes
correspondant â ces plots.

L'autorisation et l'inhibition corrélative est fonction de l'information mémorisée par les éléments de mémorisation de position de plot MPP.

Dans la mémoire qui vient d'être décrite, å chaque colonne redondante sont associés un amplificateur de lecture ARa, ARb0..et un amplificateur de commande d'écriture BRa, ... Ces amplificateurs utilisent une place importante dans celle occupée par les circuits associes aux colonnes, c'est-à-dire dans une partie du circuit intégré ou la place disponible est très réduite.

Un but de la présente invention est donc de réaliser une mémoire intégrée avec redondance de colonnes de données du type de celle décrite dans la demande de brevet précitée mais dans laquelle il n'est pas nécessaire d'associer à chaque colonne redondante un amplificateur de lecture et un amplificateur de commande d'écriture.

Un autre but de la présente invention est de réaliser un circuit de sélection de la colonne redondante qui permet de s'affranchir de l'usage d'amplificateurs de lecture et de commande d'écriture en utilisant les amplificateurs de lecture et de commande d'écriture associés à la colonne défectueuse.

L'invention se rapporte donc à un circuit de sélection d'une colonne redondante dans une mémoire intégrée avec redondance de colonnes de données, ladite mémoire comportant - un réseau d'éléments de mémoire organisés en y rangées
et k groupes de p colonnes, k et p étant différents de
l'unité, chaque groupe correspondant å un circuit
d'entrée-sortie ou d'écriture-lecture respectif parmi
k circuits d'écriture-lecture, une colonne de chaque
groupe pouvant être reliée au circuit
d'écriture-lecture correspondant à ce groupe par
sélection d'une adresse de colonne commune a tous les
groupes, - Des colonnes redondantes pour remplacer des colonnes
défectueuses, - Des éléments de mémorisation d'adresse de colonne
aptes à mémoriser l'adresse des colonnes défectueuses, - un circuit logique de sélection de colonne redondante
couplé aux éléments de mémorisation d'adresse de
colonne pour sélectionner une colonne redondante
lorsqu'une adresse de colonne défectueuse est
appliquée å la mémoire, les k circuits
d'écriture-lecture étant répartis en m ensembles de r
circuits d'écriture-lecture, m et r étant différents
de l'unité, et à chaque ensemble est associé au moins
une colonne redondante, - des éléments de mémorisation d'une position de circuit
écriture-lecture prévus pour mémoriser une position du
circuit écriture-lecture correspondant au groupe de
colonnes dans lequel se situe une colonne défectueuse,
la position mémorisée étant une position j parmi r
positions possibles de l'ensemble de circuits
écriture-lecture dans lequel se situe le circuit
écriture-lecture considéré, et - un circuit de sélection couplé aux éléments de
mémorisation de position de circuit écriture-lecture, caractérisé en ce que le circuit de sélection est associé à un ensemble de circuits écriture-lecture et est connecté entre, d'une part, les groupes de colonnes dudit ensemble et les colonnes redondantes associées audit ensemble et, d'autre part, les circuits écriture-lecture.

Le circuit de sélection est également caractérisé par le fait qu'il comprend un transistor par groupe de colonnes et r transistors par colonne redondante, lesdits transistors étant commandés par les signaux fournis par les éléments de mémorisation de position de circuit écriture-lecture.

D'autres caractéristiques et avantages de la présente invention apparaitront à la lecture de la description suivante d'un exemple particulier de réalisation, ladite description étant faite en relation avec les dessins joints dans lesquels : - La figure 1 est un schéma de la mémoire intégrée avec
redondance de colonnes de données tel que décrit dans
la demande de brevet précitée, et - la figure 2 est un schéma qui montre, outre la mémoire
de la figure 1, le circuit de sélection selon la
présente invention.

Les schémas des figures 1 et 2 étant identiques å l'exception du circuit de sélection, une seule description des parties communes sera faite.

Pour simplifier cette description, on a choisi un exemple de réalisation dans lequel les paramètres k, m et r définis ci-dessus dans le préambule ont pour valeurs respectives
k=6
m=3
r = 2
La mémoire comporte donc six plots d'entree-sortie DO,
D1, D2, D3, D4, D5 à partir desquels on peut lire et écrire des informations dans la mémoire sous forme de mots de six bits.

Les informations sont stockées dans un réseau de cellules organise en y rangées et k (k=6) groupes de p colonnes.

Sur la figure on n'a pas représenté le réseau proprement dit, et en particulier pas les rangées et les décodeurs d'adressage de rangées qui sont classiques. On n'a représenté, sous forme syhEolique que des groupes de conducteurs de colonne, chaque groupe correspondant à un plot respectif. Les groupes sont désignés par les références GO, G1, G2, G3, G4, G5.

De manière classique, un décodeur de colonne DC est prévu; il reçoit une adresse de colonne A et permet de sélectionner une colonne parmi p dans chacun des groupes de p colonnes : les k colonnes d'adresse A sont sélectionnées simultanément par le décodeur DC. Sur les figures on a représenté des conducteurs de sortie respectifs CSO, CS1, cS2, cS3, CS4 et CS5 pour chacun des groupes de colonne, ce qui veut dire que l'application d'une adresse A a pour effet de relier å chacun de ces conducteurs de sortie une colonne déterminée du groupe correspondant.

Le circuit de redondance comporte deux parties dont une est représentée symboliquement par le bloc CR1. Ce bloc est constitué d'une manière connue et comporte des éléments de mémorisation d'adresses de colonnes défectueuses, c'est-à-dire des batteries de fusibles grillées au moment du test sur tranche de la mémoire. Ce bloc a la fonction suivante : il reçoit l'adresse A et la compare avec l'information mémorisée par les batteries de fusibles. S'il y a coïncidence, il désactive la sortie du décodeur DC et sélectionne à la place des colonnes redondantes. Autrement dit, il interdit la transmission d'une information entre les conducteurs de sortie CSO à CS5 et les colonnes des groupes GO à G5, mais il autorise la transmission d'informations entre les colonnes redondantes, désignées ici par CRa, CRb, CRc, et des conducteurs de sortie respectifs CSa, CSb, CSc de ces colonnes redondantes.

Plus précisément, on considérera d'abord qu'il n'y a qu'une seule possibilité de réparation de colonne défectueuse, et dans ce cas, le bloc CR1 comporte une seule batterie de fusibles permettant le repérage de l'adresse de la colonne défectueuse; le bloc CRI sélectionne alors toutes les colonnes redondantes existantes. On notera à ce propos qu'il n'y a pas ici autant de colonnes redondantes que de plots d'entrée-sortie, mais cela ne change rien à la constitution classique du circuit CR1 dont la fonction est de désigner toutes les colonnes redondantes.

On reviendra plus loin sur le cas ou le circuit doit permettre la réparation de plusieurs colonnes défectueuses.

Dans l'architecture présentée sur les figures 1 et 2, les plots d'entré-sortie sont répartis en m ensembles de r plots.

Ici, DO, D1 forment le premier ensemble; D2, D3 forment le deuxième ensemble; D4, D5 forment le troisième ensemble.

A chaque ensemble de plots est associé, d'une part, un ensemble de r groupes de p colonnes et, d'autre part, une colonne redondante pouvant remplacer de manière transparente une colonne quelconque de cet ensemble de groupes.

Ici, à l'ensemble de plots DO, Dl sont associés, d'une part, l'ensemble Ea des groupes GO et Gl, qui comprennent chacun p colonnes et, d'autre part, la colonne de redondance CRa qui peut remplacer l'une quelconque des colonnes des groupes GO et Gl.

De même, à l'ensemble de plots D2, D3 sont associes d'une part, l'ensemble Eb des groupes de colonnes G2 et
G3, et, d'autre part la colonne redondante CRb. Enfin, à l'ensemble de plots D4, D5 correspondent l'ensemble de groupes G4, G5 et la colonne redondante CRc.

Dans chaque ensemble de r plots (r=2) on définit une position de plot parmi r.

Ici, il n'y a que deux plots dans chaque ensemble donc seulement deux positions de plot possibles qu'on appellera position pO et position pi.

Dans le premier ensemble de deux plots DO, D1, on dira que DO est le plot de position pO et D1 le plot de position pl. Dans le deuxième ensemble, on dira que D2 est le plot de position pO et D3 le plot de position pi.

Enfin, dans le troisième ensemble, D4 est le plot de position pO et D5 le plot de position pi.

Lorsque le test sur tranche est effectué, si on détecte qu'une information anormale apparaît et résulte d'un défaut de colonne qu'on peut réparer par remplacement de cette colonne, non seulement on repère l'adresse A fournie au décodeur, mais on repère aussi le plot sur lequel apparaît un bit anormal.

Cependant on ne repère ce plot que par sa "position dans l'ensemble de r plots. Autrement dit, dans l'exemple représenté, au lieu de repérer qu'un bit anormal est apparu sur le plot D3 par exemple, on se contente de repérer qu'un bit anormal est apparu sur un plot de position pi.

Cette information est mémorisée dans des éléments de némorisation de position de plot appartenant à un circuit logique MPP. Ces éléments consistent en une batterie de fusibles. Il y a autant de fusibles qu'il est nécessaire pour définir une position parmi r. Pour deux positions po et P1, un fusible est nécessaire. Ce fusible est grillé lors du test sur tranche; l'information qu'il mémorise est exploitée (comme l'information stockée dans les fusibles du circuit CRI) lors de l'utilisation ultérieure de la mémoire.

Dans l'exemple représenté, le circuit logique MPP, qui contient ce fusible, possède deux conducteurs de sortie repérés par les mêmes symboles qui définissent les positions de plot : le conducteur pO présente un état logique 1 si un bit défectueux a été détecté à une position pO et un état O dans le cas contraire; le conducteur pi présente un état logique 1 si un bit défectueux a été détecté à une position pi et une état logique O dans le cas contraire. Les états logiques 1 n'apparaissent que sous la commande du circuit CR1 lorsqu'une adresse A de colonne défectueuse a été reconnue par ce circuit CR1; c'est pourquoi une connection VAL a été représentée entre le circuit CR1 et le circuit MPP.

Les état logiques des conducteurs pO et pi sont appliqués comme signaux d'entrée à des circuits d'aiguillage CAa et CAb dans le cas de la mémoire de la figure 1 et à des circuits d'aiguillage CA'a et CA'b dans le cas de la mémoire de la figure 2, ces derniers circuits CA'a et CA'b constituant la partie spécifique de l'invention.

Dans le cas du circuit de sélection CAa de la figure 1, associé à l'ensemble Ea, il comprend de manière imbriquée des amplificateurs de lecture ARa, ALO et AL1, des amplificateurs de commande d'écriture BRa, BEO et
BE1, des circuits logiques 10, 11, 20, 21 et 30 et des transistors TO, T1, Ta, T10 et T1.

Dans le cas du circuit de sélection CA'a de la figure 2 associé à l'ensemble Ea, la fonction de lecture/écriture est réalisée de manière classique par des circuits LEO et LE1 tandis que la fonction de sélection est réalisée par un circuit SCa connecté entre les colonnes de sortie
CSa, SCO et CS1 et les circuits LEO et LE1. En d'autres mots, la sélection des colonnes est effectuée avant l'entrée dans les circuits de lecture/écriture de maniée à connecter la colonne redondante au circuit de lecture/écriture qui est connecté à la colonne défectueuse. Il en résulte qu'un tel arrangement ne nécessite pas l'usage d'amplificateurs associés à la colonne redondante.

la circuit de sélection SCa comprend le transistor TRO qui est connecté côté source, au conducteur de sortie
CSO du groupe GO et, côté drain, au circuit LEO; il est commandé sur sa grille par le signal complémentaire pO.

Il comprend de manière similaire le transistor TR1 qui est connecté, côté source, au conducteur de sortie CSl du groupe G1 et, côté drain, au circuit LE1; il est commandé sur sa grille par le signal complémentaire pi.

Les signaux logiques complémentaires pO et pl sont obtenus en appliquant les signaux pO et pl à des inverseurs (non représentés) qui peuvent être inclus dans le circuit MPP.

Il comprend également un transistor TROa qui est connecté, côté source, au conducteur de sortie CSa de la colonne redondante et, côté drain, au drain du transistor TRO: le transistor TROa est commandé sur sa grille par le signal po.

De manière similaire, il comprend aussi un transistor
TRla qui est commandé sur sa grille par le signal pi.

Le fonctionnement du circuit de sélection SCa est alors le suivant. Si aucune colonne des groupes GO et G1 n'est défectueuse, pO et pl présentent chacun un état logique o qui interdit toute transmission d'information de la colonne redondante CRa vers l'un ou l'autre des circuits
LEO, LE1. Par contre, les signaux pO et pl sont au niveau logique 1 et autorisent la transmission de l'information issue des groupes de colonnes GO et G1 vers les circuits de lecture/écriture LEO et LE1.

Si un élément d'une colonne du groupe GO est défectueux, le signal pO présente un niveau logique 1 qui autorise la transmission de l'information issue de la colonne redondante CRa vers le circuit LEO. Par contre, le signal pO présente un niveau logique 0# qui interdit toute transmission de l'information issue du groupe de colonnes GO vers le circuit LEO.

Si un élément d'une colonne du groupe G1 est défectueux, le signal pl présente un niveau logique 1 qui autorise la transmission de l'information issue de la colonne redondante CRa vers le circuit LE1.

Par contre le signal pl présente un niveau logique O qui interdit toute transmission de l'information issue du groupe de colonnes G1 colonne vers le circuit LEl.

Le fonctionnement a été décrit dans le cas d'une lecture mais il est clair que le même processus a lieu lors de l'écriture d'une information.

Si une seule colonne redondante est prévue par ensemble de colonnes Ea, seule une colonne défectueuse du groupe
GO ou du groupe G1 pourra être remplacée. Aussi, dans les réalisations pratiques, au moins deux colonnes redondantes sont prévues par ensemble Ea, Eb ou Ec, chacune pouvant remplacer une colonne défectueuse de chaque groupe de l'ensemble considéré.

Dans le cas ou le circuit doit permettre la réparation de plusieurs colonnes défectueuses, le circuit CRI comporte plusieurs batteries de fusibles capables de mémoriser chacune une adresse de colonne défectueuse.

L'adresse A appliquée au bloc CR1 est comparée à toutes ces adresses d'éléments défectueux. Les colonnes redondantes sont dédoublées, c'est-à-dire qu'il y a plusieurs colonnes redondantes CRal, CRa2,...à la place de la colonne CRa, plusieurs colonnes CRbl, CRb2,...a la place de la colonne CRb etc...Chaque batterie de mémorisation d'adresses est associée à un ensemble de colonnes redondantes : par exemple la première batterie est asssciee à des colonnes CRal, CRbq, CRcl, la deuxième batterie est associée à l'ensemble CRa2, CRb2,
CRc2.

Si le circuit CR1 reconnaît une adresse défectueuse Ai, mémorisée par la première batterie, il sélectionne l'ensemble de colonnes redondantes correspondant CRal,
CRbl, CRcl et les connecte aux conducteurs de sortie respectifs CSa, CSb, CSc; s'il reconnaît au contraire une deuxième adresse défectueuse A2, il sélectionne un autre ensemble de colonnes redondantes pour les connecter aux conducteurs CSa, CSb, CSc.

De plus, pour chaque adresse défectueuse enregistrée dans une batterie du circuit CR1, on enregistre aussi une position de plot dans une batterie de fusibles du circuit MPP. Il faut alors prévoir une commande supplémentaire du circuit MPP par le circuit CR1 (commande analogue à la commande VAL) pour que lorsqu'une adresse défectueuse est reconnue par comparaison avec la nième batterie de fusibles du circuit CR1, on transmette sur les conducteurs PO, P1 l'information engendrée par la nième batterie de fusibles du circuit MPP.

Claims (2)

REVENDICATIONS

1. Circuit de sélection d'une colonne redondante dans une mémoire intégrée avec redondance de colonnes de données, ladite mémoire comportant - un réseau d'éléments de mémoire organisés en y rangées

et k groupes de p colonnes, k et p étant différents de

l'unité, chaque groupe (GO à G5 > correspondant à un

circuit d'entrée-sortie ou d'écriture-lecture

respectif parmi k circuits d'écriture-lecture (LEO á

LE5), une colonne de chaque groupe pouvant être reliée

au circuit d'écriture-lecture correspondant å ce

groupe par sélection d'une adresse de colonne commune

à tous les groupes, - des colonnes redondantes (CRa à CRc) pour remplacer

des colonnes défectueuses, - des éléments de mémorisation d'adresse de colonne

aptes à mémoriser l'adresse des colonnes défectueuses, - un circuit logique (CR1) de sélection de colonne

redondante couplé aux éléments de mémorisation

d'adresse de colonne pour sélectionner une colonne

redondante lorsqu'une adresse de colonne défectueuse

est appliquée à la mémoire, les k circuits

d'écriture-lecture étant répartis en m ensembles de r

circuits d'écriture-lecture, m et r étant différents

de l'unité, et à chaque ensemble est associé au moins

une colonne redondante, - des éléments (MPP) de mémorisation d'une position de

circuit écriture-lecture prévus pour mémoriser une

position du circuit écriture-lecture correspondant au

grcupe colonnes dans lequel se situe une colonne

defectueuse, la position mémorisée étant une position

j parmi r positions possibles de l'ensemble de

circuits écriture-lecture dans lequel se situe le

circuit écriture-lecture considéré, et - un circuit de sélection couplé aux éléments de

mémorisation de position de circuit écriture-lecture, caractérisé en ce que le circuit de sélection est associé à un ensemble de circuits écriture-lecture et est connecté entre, d'une part, les groupes de colonnes dudit ensemble et les colonnes redondantes associées audit ensemble et, d'autre part, les circuits écriture-lecture.

2. Circuit de sélection selon la revendication 1, caractérisé en ce qu'il comprend un transistor (TRO, TR1, TR2, TR3) par groupe de colonnes et r transistors (TROa, TRla) par colonne redondante, lesdits transistors étant commandés par les signaux (pO, pl, pO, pl) fournis par les éléments (MPP) de mémorisation de position de circuit écriture-lecture.