FR2736175A1 - Circuit de reparation de cellules de memoire en panne dans une memoire a semi-conducteurs - Google Patents
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Abstract
Circuit de réparation de cellules de mémoire, caractérisé en ce qu'il comprend un dispositif de coupure de courant (400) pour convertir une alimentation de cellule fournie aux cellules de mémoire par l'intermédiaire des bornes de résistance de charge, en un potentiel de masse, et pour couper une alimentation de courant des transistors de précharge lorsque les cellules de mémoire disposées dans la direction des unités de colonnes sont déterminées comme étant des cellules de mémoire de courant de réserve en panne.
Description
Arrière plan de l'invention 1. Domaine de l'invention
La présente invention concerne un circuit de répa-
ration de cellules de mémoire destiné à être utilisé dans une mémoire à semi-conducteurs comportant un certain nombre de cel- lules de mémoire, chacune des cellules de mémoire comprenant
des bornes de résistance de charge branchées par l'intermé-
diaire de moyens de limitation de courant, une paire de tran-
sistors d'accès dont les bornes de drain sont branchées aux bornes de résistance de charge, dont les bornes de grille sont branchées à une ligne de mots et dont les bornes de source sont branchées à une paire de lignes de bits, ainsi qu'une paire de
transistors de commande dont les bornes de grille sont à cou-
plage croisé avec les bornes de drain des transistors d'accès, et un certain nombre de paires de transistors de précharge pour précharger la paire de lignes de bits dans la direction des
unités de colonnes.
Ainsi, l'invention concerne un circuit de répara-
tion d'une puce de courant de réserve en panne et, plus parti-
culièrement, un circuit de réparation de cellules de mémoire
qui est capable de remplacer, par des cellules de mémoire à re-
dondance, des cellules de mémoire dans lesquelles une panne de
courant de réserve peut se produire, ou une seule et/ou plu-
sieurs colonnes ayant les cellules de mémoire. La présente de-
mande est basée sur la demande Coréenne No. 17840/1995 qui est
incorporée ici à titre de référence.
2. Description de la technique concernée
En général, dans les mémoires vives statiques
(SRAMs) faisant beaucoup de courant de réserve, l'une des prin-
cipales causes de la réduction du rendement de production est
une panne du courant de réserve. En particulier, lorsque la ca-
pacité de mémoire augmente et lorsque le nombre de cellules de
mémoire augmente, une valeur caractéristique de courant de ré-
serve est égale ou inférieure à une valeur conventionnelle. Par suite, dès qu'une puce est déterminée comme étant une puce de courant de réserve en panne dans un état de plaquette, la puce est considérée comme une puce en panne apparaissant dans l'état opérationnel, et les cellules en panne à l'intérieur de la pièce sont remplacées par des cellules de redondance. Dans les dispositifs de mémoire à semi-conducteurs tels que par exemple les SRAMs faisant beaucoup de courant de réserve, les causes de panne de courant de réserve peuvent gé- néralement se trouver dans un réseau de cellules de mémoire et
dans les circuits périphériques. En premier lieu, dans les cir- cuits périphériques, la panne de courant de réserve se produit dans le cas d'un courant de trop grande fuite de dispositifs10 actifs comportant des transistors à l'intérieur des circuits périphériques, ou dans le cas d'un défaut de connexion des dis-
positifs de connexion internes dans les circuits périphériques. Par suite, même si l'état de panne de courant de réserve est généré dans un processus momentanément anormal, ou sous l'ac-15 tion d'un facteur extérieur dû à une particule, le circuit en panne à l'intérieur du circuit périphérique doit être remplacé
par un circuit normal. Cependant, si l'on ne prévoit pas de circuits périphériques redondants ou de dispositifs de con- nexion internes redondants, il est impossible que le circuit de20 courant de réserve en panne soit remplacé par le circuit nor- mal.
En second lieu, on décrira en se référant à la fi-
gure 1 le cas o l'on génère une panne de courant de réserve
dans le réseau de cellules de mémoire. La figure 1 est un sché-
ma de circuit illustrant une structure de cellule de mémoire
dans une mémoire vive statique typique. Dans une cellule de mé-
moire 30, les noeuds connectés aux sources de courant qui peu-
vent générer la panne de courant de réserve, sont les noeuds 32 et 33 des paires de lignes de bits BL et BLb, ainsi qu'un noeud
31 d'alimentation de cellule. Comme le noeud 31 recevant l'ali-
mentation de cellule est connecté à une résistance de charge élevée ou à un moyen de limitation de courant, un courant de maintien de données extrêmement limité est appliqué aux noeuds de cellule CD et CDb 34 et 35 apparaissant aux bornes de drain
des transistors d'accès 36 et 37. De plus, les sources de cou-
rant (comprenant des sources alimentées par un circuit de pré-
charge 20) connectées aux noeuds 32 et 33 des paires de lignes de bits BL et BLb, sont appliquées aux lignes de bits par le circuit de précharge 20 maintenant les lignes de bits à une tension donnée dans un état de réserve. Dans le cas o la source de courant alimentant les lignes de bits génère la panne
de courant de réserve, un schéma de circuit destiné à la répa-
ration de la panne de courant de réserve, est représenté à la
figure 2 et décrit dans le brevet U.S. No. 4 587 639.
La figure 2 est un schéma de circuit illustrant un
circuit de réparation de cellules de mémoire de courant de ré-
serve en panne, qui s'applique en particulier au cas o les sources de courant connectées aux lignes de bits (c'est à dire le circuit de précharge de lignes de bits 20) génèrent la panne
de courant de réserve. Un circuit de réparation 50, qui com-
prend des fusibles F11 branchés chacun entre une borne d'une
charge à haute résistance et le potentiel de masse, est connec-
té au circuit de précharge 20 dans des unités de colonnes. Le circuit de réparation 50 retire sélectivement les sources de courant fournissant du courant aux cellules de mémoire 30 ou à la colonne comportant les cellules de mémoire 30, lorsqu'une panne de courant de réserve se produit, ce qui évite ainsi
l'écoulement d'un courant de réserve anormal à travers la co-
lonne en panne. Bien évidemment, la colonne en panne peut être remplacée par une colonne redondante. Le circuit de la figure 2
est différent du circuit de réparation de cellules en panne ty-
pique, en ce que le circuit de précharge de lignes de bits 20
positionné dans la colonne en panne, est coupé.
Si l'on détermine que la colonne 11 a la panne de courant de réserve, le fusible F11 connecté aux grilles des transistors Mll en M12 à l'intérieur du circuit de précharge 20 de la colonne 11, est grillé. Ainsi, lorsqu'un niveau logique
"haut" est appliqué aux grilles du circuit de précharge de li-
gnes de bits 20 correspondant à la colonne en panne, les tran-
sistors Mll et M12 sont coupés. Par suite, l'alimentation de
courant des lignes de bits de la colonne en panne est stoppée.
Cependant, comme le circuit de la figure 2 empêche le fonctionnement du circuit de précharge de lignes de bits 20,
il se pose le problème que la panne de courant de réserve appa-
raissant au noeud 31 d'alimentation de cellules de la figure 1, ne peut être réparée. Par suite, pour résoudre ce problème, un autre circuit de réparation de cellules de courant de réserve en panne 60, selon l'art antérieur, est représenté à la figure 3 et décrit dans le brevet U.S. No. 4 639 895. En se référant à la figure 3, le circuit de réparation de cellules de courant de réserve en panne 60 comprend des transistors d'émission qui émettent une tension d'alimentation en réponse à l'application
d'un signal Pb d'état logique "bas", et des fusibles F21 con-
nectés chacun aux transistors d'émission. Le circuit 60 de ré-
paration de cellules de courant de réserve en panne sépare les lignes d'alimentation de cellules à l'intérieur du réseau de cellules de mémoire, par une rangée unique ou par un nombre
spécifique de rangées dans la direction des rangées, et con-
necte les lignes d'alimentation de cellules. Ainsi, l'alimenta-
tion de cellule fournie à une cellule de mémoire de courant de réserve en panne ou à la rangée comportant cette cellule, est stoppée, ce qui évite que la panne de courant de réserve soit générée sur la cellule de mémoire en panne ou dans la direction de la rangée. Par exemple, lorsqu'on détermine que la rangée 21 a le courant de réserve en panne, l'alimentation de cellule connectée à la cellule de mémoire correspondant à cette rangée,
est stoppée du fait que le fusible F21 saute.
Dans les figures 2 et 3 cependant, les circuits ont
certaines difficultés à réparer la panne de courant de réserve.
L'opération de réparation de la figure 2 est effectuée dans des unités de colonnes et l'opération de réparation de la figure 3
est effectuée dans des unités de rangées. Par suite, si l'opé-
ration de réparation est effectuée simultanément dans les di-
rections des rangées et des colonnes, une opération de réparation double est nécessaire et l'on utilise des fusibles
doubles et des circuits de réparation doubles dans le disposi-
tif de mémoire. Dans ce cas, le dispositif de mémoire peut avoir une structure compliquée et son rendement de production
peut être réduit en conséquence.
Résumé de l'invention La présente invention a donc pour but de créer un circuit de réparation de cellules de mémoire en panne qui soit
capable de s'affranchir des problèmes ci-dessus.
Un autre but de la présente invention est de créer
un circuit de réparation de cellules de mémoire qui soit capa-
ble de réparer une cellule de mémoire en panne dans une unité
de colonne unique ou dans un nombre spécifique d'unités de co-
lonnes, dans le cas o une cause de cellule de mémoire en panne est liée à une alimentation de cellule branchée à un noeud
d'alimentation de cellule d'une cellule de mémoire à l'inté-
rieur d'un réseau de cellules de mémoire.
Pour atteindre ces buts ainsi que d'autres, un cir-
cuit de réparation de cellules de mémoire en panne dans une mé-
moire à semi-conducteurs comportant un certain nombre de
cellules de mémoire, chacune de ces cellules de mémoire compre-
nant des bornes de résistance de charge branchées par l'inter-
médiaire d'une résistance ou de moyens de limitation de courant, une paire de transistors d'accès dont les bornes de drain sont branchées aux bornes de résistance de charge, dont les bornes de grille sont branchées à une ligne de mots, et dont les bornes de source sont branchées à une paire de lignes de bits, ainsi qu'une paire de transistors de commande dont les bornes de grille sont à couplage croisé avec les bornes de drain des transistors d'accès, et un certain nombre de paires de transistors de précharge pour précharger la paire de lignes de bits dans la direction des unités de colonnes, comprend un dispositif de coupure de courant pour convertir une alimentation de cellule fournie aux cellules de mémoire par l'intermédiaire des bornes de résistance de charge, en un potentiel de masse, et pour couper une alimentation de courant des transistors de précharge lorsque les cellules de mémoire disposées dans la direction des unités de colonnes sont30 déterminées comme étant des cellules de mémoire de courant de
réserve en panne.
Dans une réalisation préférentielle de la présente
invention, le dispositif de coupure de courant comprend une ré-
sistance et un dispositif de fusible branchés séquentiellement
entre l'alimentation de cellule et la masse, un premier inver-
seur comportant une borne d'entrée branchée à un point de con-
nexion entre la résistance et le dispositif de fusible pour fournir le potentiel de masse aux bornes de résistance de charge en faisant sauter le dispositif de fusible dans le cas
o les cellules de mémoire sont les cellules de courant de ré-
serve en panne, et un second inverseur branché à une borne de
sortie du premier inverseur pour fournir l'alimentation de cel-
lule aux bornes de grille de la paire de transistors de pré- charge dans le cas o le premier inverseur fournit en sortie le
potentiel de masse.
Dans une autre réalisation préférentielle de la présente invention, le dispositif de coupure de courant com-
prend une résistance et un dispositif de fusible branchés sé-
quentiellement entre l'alimentation de cellule et un noeud; un premier dispositif comportant une borne de sortie branchée au
noeud, une borne d'entrée branchée à un signal de sélection ex-
terne, et l'autre borne branchée à un premier signal de sélec-
tion interne, pour déterminer une cellule de mémoire de courant de réserve en panne en réponse au premier signal interne et/ou
au signal de sélection externe; un second dispositif compor-
tant une borne d'entrée branchée à un noeud de connexion entre
la résistance et le dispositif de fusible pour fournir le po-
tentiel de masse aux bornes de résistance de charge en faisant sauter le dispositif de fusible dans le cas o les cellules de mémoire sont déterminées comme étant les cellules de mémoire de
courant de réserve en panne; et un troisième dispositif com-
portant une borne d'entrée branchée à une borne de sortie du
second dispositif, et l'autre borne d'entrée branchée à un se-
cond signal de sélection interne, pour fournir l'alimentation de cellule aux bornes de grille de la paire de transistors de
précharge, dans le cas o le second dispositif fournit en sor-
tie un potentiel de masse, et pour fournir une tension donnée aux bornes de grille de la paire de transistors de précharge en réponse au second signal de sélection interne, dans le cas o
le second dispositif fournit en sortie l'alimentation de cel-
lule.
Le premier dispositif est une porte NON-OU, le se-
cond dispositif est un inverseur et le troisième dispositif est
une porte NON-ET.
Selon une autre caractéristique de l'invention, la première entrée de la porte NON-OU est un signal de décodage
d'adresse de colonne.
Brève description des dessins
La présente invention sera décrite ci-après de ma-
nière plus détaillée à l'aide de modes de réalisation représen-
tés sur les dessins annexés dans lesquels les mêmes composants sont désignés par les mêmes références et dans lesquels: - la figure 1 est un schéma de circuit illustrant une structure
de cellule de mémoire dans une mémoire vive statique typi-
que; - la figure 2 est un schéma de circuit illustrant un circuit de réparation de cellules de courant de réserve en panne dans un dispositif de mémoire conventionnel; - la figure 3 est un schéma de circuit illustrant un circuit de réparation de cellules de courant de réserve en panne dans un autre dispositif de mémoire conventionnel; - la figure 4 est un schéma de circuit illustrant un circuit de réparation de cellules de courant de réserve en panne selon une forme de réalisation de la présente invention; et - la figure 5 est un schéma de circuit illustrant un circuit de réparation de cellules de courant de réserve en panne selon
une autre forme de réalisation de la présente invention.
Description détaillée des modes de réalisation préférentiels
On remarquera que les mêmes références sont utili-
sées pour désigner les mêmes éléments ou pièces même s'ils peu-
vent être représentés dans des dessins différents. De plus,
dans la description qui suit, de nombreux détails spécifiques
tels que des composants et algorithmes particuliers pour les circuits spécifiques, sont indiqués pour permettre une
meilleure compréhension de la présente invention.
Il apparaîtra cependant à un spécialiste de la question que la présente invention peut être mise en oeuvre
sans ces détails spécifiques. En outre, dans la description qui
suit, on évitera de décrire de façon détaillée des fonctions et détails de construction connus compliquant inutilement l'objet
de la présente invention.
Bien que la présente invention soit plus particu-
lièrement représentée et décrite dans la description détaillée
qui suit, les spécialistes de la question comprendront que de nombreuses modifications de forme et de détails peuvent lui être apportées sans sortir de l'esprit et du cadre de la pré- sente invention. En particulier, bien que la présente invention est illustrée en se référant à une mémoire vive statique SRAM à haute densité, il est possible d'adapter la présente invention
à d'autres mémoires. Ainsi, on comprendra que la présente in-
vention n'est pas limitée aux formes de réalisation spécifiques
décrites dans la présente description détaillée.
La figure 4 est un schéma de circuit illustrant un circuit de réparation de cellules de courant de réserve en panne selon une forme de réalisation de la présente invention, et la figure 5 est un schéma de circuit illustrant un circuit de réparation de cellules de courant de réserve en panne selon
une autre forme de réalisation de la présente invention.
En se référant à la figure 4, l'alimentation de cellule fournie à chaque cellule de mémoire 30 dans une unité
de colonne, est connectée au circuit de fusible 400 par l'in-
termédiaire d'une ligne d'alimentation de cellule. Le circuit de fusible 400 représente un dispositif de coupure de courant dans la présente invention. Le circuit de fusible 400 comprend une résistance 401 et un fusible F31 branchés séquentiellement entre l'alimentation de cellule et le potentiel de masse, un premier inverseur 402 comportant une borne d'entrée branchée au point de connexion entre la résistance 401 et le fusible F31 pour fournir le potentiel de masse aux bornes de résistance de charge en faisant sauter le fusible F31, dans le cas o les cellules de mémoire sont les cellules de courant de réserve en panne, et un second inverseur 403 branché à la borne de sortie
du premier inverseur 402 pour fournir un niveau de tension voi-
sin de celui de l'alimentation de cellule, aux bornes de grille de la paire de transistors de précharge M31 et M32, dans le cas o le premier inverseur 402 fournit en sortie le potentiel de masse. A la figure 4, lorsqu'on détermine que la panne de
courant de réserve se produit dans la colonne 31, on fait sau-
ter le fusible sectionnable F31 au moyen d'un faisceau laser ou d'un signal électrique. Le premier inverseur 402 fournit en sortie un signal de niveau logique "bas". Ensuite, le signal de niveau logique "bas" est appliqué à l'entrée du noeud 31 de la figure 1. Par suite, l'alimentation de cellule se trouvant à un
niveau logique "haut" est changée pour passer au niveau du po-
tentiel de la masse, en ne servant donc plus de source de cou-
rant. Le niveau logique "bas" est changé en le niveau logique "haut" par le second inverseur 403. Le signal logique "haut" est appliqué aux bornes de grille de la paire de transistors de précharge M31 et M32 à l'intérieur du circuit de précharge de lignes de bits 20. Le circuit de précharge de lignes de bits 20 constitué par les transistors PMOS M31 et M32, est coupé et ne
fournit plus de courant à la paire de lignes de bits.
Par suite, la colonne 31 dans laquelle la panne de courant de réserve se produit est coupée électriquement de la source de courant et ne génère plus aucune panne de courant de réserve. La colonne coupée électriquement est remplacée par une colonne de redondance. Les procédés de réparation de la colonne
de courant de réserve en panne sont bien connus des spécialis-
tes de la question, de sorte que leur explication n'est pas re-
prise dans la présente description détaillée, dans un souci de
brièveté. De plus, le circuit de fusible 400 se trouve à
l'intérieur d'une forme de réalisation spécifique selon la pré-
sente invention qui peut être construite avec diverses cons-
tructions de circuit différentes de la présente invention. Cela
est évident pour les spécialistes de la question.
En se référant à la figure 5, le circuit de fusible
500 comprend une résistance 502 et un fusible F41 branchés sé-
quentiellement l'un à l'autre; une porte NON-OU 501 comportant une borne de sortie branchée au fusible F41, ainsi qu'une borne d'entrée branchée à un signal de sélection externe; son autre borne étant branchée à un premier signal de sélection interne pour déterminer une cellule de courant de réserve en panne, en réponse aux signaux de sélection internes et/ou externes; un inverseur 503 comportant une borne d'entrée branchée au noeud de connexion entre la résistance 502 et le fusible F41, pour fournir le potentiel de masse aux bornes de résistance de charge en faisant sauter le fusible F41, dans le cas o les cellules de mémoire sont déterminées comme étant les cellules de courant de réserve en panne; et une porte NON-ET 504 dont une borne d'entrée est branchée à la borne de sortie de l'in- verseur 503 et dont l'autre borne d'entrée est branchée à un signal de sélection interne, pour fournir l'alimentation de
cellule aux bornes de grille de la paire de transistors de pré-
charge M41 et M42, dans le cas o l'inverseur 503 fournit en
sortie le potentiel de masse, et pour fournir une tension don-
née aux bornes de grille de la paire de transistors de pré-
charge M41 et M42, en réponse au second signal de sélection interne, dans le cas o l'inverseur 503 fournit en sortie
l'alimentation de cellule.
A la figure 5, la colonne est coupée électriquement de la source de courant par le signal de sélection externe OPTION, de même que le dispositif de fusible. De plus, une colonne arbitraire est branchée électriquement à la source de courant par le signal de sélection interne COL indépendamment de l'état du signal de sélection externe OPTION. Le signal de sélection externe OPTION est un signal de sélection de mode
pour mettre en oeuvre un test spécifique. Le signal de sélec-
tion interne COL peut utiliser un signal de décodage d'adresse de colonne. En d'autres termes, le signal de sélection externe
OPTION et le signal de sélection interne COL viennent au ni-
veau du potentiel de masse et toutes les colonnes sont alors
coupées électriquement de la source de courant. Ainsi, l'ali-
mentation de cellule est appliquée au signal COL de la colonne
arbitraire, et seule une unité de colonne arbitraire est bran-
chée à la source de courant, ce qui effectue une détermination
de la panne de courant de réserve de la colonne arbitraire.
Comme décrit ci-dessus, la présente invention pré-
sente l'avantage qu'on évite une panne de courant de réserve
due à une alimentation de cellule, et que les cellules de mé-
moire en panne sont remplacées par des cellules redondantes, car le fonctionnement de la cellule en panne de même que le fonctionnement de la source de courant de réserve en panne,
sont complètement coupés.
Bien que la présente invention ait été décrite ci- dessus en se référant au mode de réalisation préférentiel, les
spécialistes de la question remarqueront que diverses substitu- tions et modifications peuvent être effectuées sans sortir de5 l'esprit et du cadre de l'invention telle qu'elle est indiquée dans les revendications qui suivent.
Claims (5)
1 ) Circuit de réparation de cellules de mémoire destiné à être
utilisé dans une mémoire à semi-conducteurs comportant un cer-
tain nombre de cellules de mémoire (30), chacune des cellules de mémoire comprenant des bornes de résistance de charge bran- chées par l'intermédiaire de moyens de limitation de courant, une paire de transistors d'accès (36, 37) dont les bornes de drain sont branchées aux bornes de résistance de charge, dont les bornes de grille sont branchées à une ligne de mots et dont les bornes de source sont branchées à une paire de lignes de bits (32, 33), ainsi qu'une paire de transistors de commande
(38, 39) dont les bornes de grille sont à couplage croisé avec les bornes de drain des transistors d'accès, et un certain nom-
bre de paires de transistors de précharge (21, 22) pour pré-15 charger la paire de lignes de bits dans la direction des unités de colonnes, caractérisé en ce qu'il comprend: un dispositif de coupure de courant (400) pour convertir une alimentation de cellule fournie aux cellules de mémoire par
l'intermédiaire des bornes de résistance de charge, en un po-
tentiel de masse, et pour couper une alimentation de courant des transistors de précharge (21, 22) lorsque les cellules de mémoire disposées dans la direction des unités de colonnes sont déterminées comme étant des cellules de mémoire de courant de
réserve en panne.
) Circuit de réparation de cellules en panne selon la reven-
dication 1, caractérisé en ce que
le dispositif de coupure de courant (400) comprend une résis-
tance (401) et un fusible (F31) branchés séquentiellement en-
tre l'alimentation de cellule et la masse; un premier moyen de coupure pour couper l'alimentation de cellule alimentant les cellules de mémoire; et un second moyen de coupure branché au premier moyen de coupure pour couper l'alimentation de courant
des transistors de précharge, ce qui permet ainsi de couper si-
multanément l'alimentation de puissance de la cellule de mé-
moire et l'alimentation de courant des transistors de pré-
charge.
3 ) Circuit de réparation de cellules en panne selon la reven-
dication 2, caractérisé en ce que le premier moyen de coupure comprend un premier inverseur (402) comportant une borne d'entrée branchée au point de connexion entre la résistance (401) et le fusible (F31), pour fournir le
potentiel de masse aux bornes de résistance de charge en fai-
sant sauter le fusible, dans le cas o les cellules de mémoire sont les cellules de courant de réserve en panne, et le second moyen de coupure comprend un second inverseur (403) branché à la borne de sortie du premier inverseur (402), pour fournir un niveau de tension voisin de celui de l'alimentation de cellule, aux bornes de grille de la paire de transistors de précharge
(M31, M32), dans le cas o le premier inverseur fournit en sor-
tie le potentiel de masse.
4 ) Circuit de réparation de cellules en panne selon la reven-
dication 1, caractérisé en ce que le dispositif de coupure de courant effectue une opération de
coupure en réponse à un signal externe.
) Circuit de réparation de cellules en panne selon la reven- dication 1, caractérisé en ce que le dispositif de coupure de courant (500) comprend: une résistance (502) et un fusible (F41) branchés séquentielle- ment l'un à l'autre; un premier dispositif (501) dont la borne de sortie est branchée au fusible, dont une borne d'entrée est branchée à un si- gnal de sélection externe, et dont l'autre borne est branchée à35 un premier signal de sélection interne, pour déterminer une cellule de courant de réserve en panne en réponse au premier
signal de sélection interne et/ou au signal de sélection ex-
terne;
un second dispositif (503) comportant une borne d'entrée bran-
chée au noeud de connexion entre la résistance et le fusible, pour fournir le potentiel de masse aux bornes de résistance de
charge en faisant sauter le fusible, dans le cas o les cellu-
les de mémoire sont déterminées comme étant les cellules de mé- moire de courant de réserve en panne; et
un troisième dispositif (504) dont une borne d'entrée est bran-
chée à une borne de sortie du second dispositif et dont l'autre
borne d'entrée est branchée à un second signal de sélection in-
terne, pour fournir une tension donnée aux bornes de grille de la paire de transistors de précharge, en réponse à un signal de sortie du second dispositif et au second signal de sélection interne.
6 ) Circuit de réparation de cellules en panne selon la reven-
dication 5, caractérisé en ce que le premier dispositif est une porte NON-OU (501), le second dispositif est un inverseur (503) et le troisième dispositif
est une porte NON-ET (504).
7 ) Circuit de réparation de cellules en panne selon la reven-
dication 6, caractérisé en ce que la première entrée de la porte NON-OU est un signal de décodage
d'adresse de colonne.
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| JPH10112183A (ja) * | 1996-10-08 | 1998-04-28 | Nec Corp | 半導体記憶装置 |
| KR100333536B1 (ko) * | 1998-05-29 | 2002-08-27 | 주식회사 하이닉스반도체 | 센스앰프를이용하여테스트를수행하는메모리소자 |
| KR100372250B1 (ko) * | 1999-11-02 | 2003-02-19 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR100320683B1 (ko) * | 2000-02-03 | 2002-01-17 | 윤종용 | 스탠바이 전류불량 구제기능을 가지는 반도체 메모리 장치 |
| JP4530527B2 (ja) * | 2000-12-08 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | スタティック型半導体記憶装置 |
| KR100399771B1 (ko) * | 2001-04-26 | 2003-09-26 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로 |
| JP4566209B2 (ja) * | 2001-05-11 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4614937B2 (ja) * | 2001-05-11 | 2011-01-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3910078B2 (ja) | 2001-05-11 | 2007-04-25 | 株式会社ルネサステクノロジ | 半導体記憶装置および半導体記憶装置のテスト方法 |
| US6643166B1 (en) | 2001-11-14 | 2003-11-04 | Etron Technology, Inc. | Low power SRAM redundancy repair scheme |
| US7177212B2 (en) * | 2004-01-23 | 2007-02-13 | Agere Systems Inc. | Method and apparatus for reducing leakage current in a read only memory device using shortened precharge phase |
| JP4620480B2 (ja) * | 2005-02-02 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100821572B1 (ko) * | 2005-12-27 | 2008-04-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼 리던던시 제어 회로 |
| US7639535B2 (en) * | 2006-11-17 | 2009-12-29 | Intel Corporation | Detection and correction of defects in semiconductor memories |
| KR101382563B1 (ko) | 2008-02-14 | 2014-04-07 | 삼성전자주식회사 | 레디/비지 제어회로를 구비하는 플래쉬 메모리장치 및 이를테스트하는 방법 |
| US9922701B2 (en) | 2016-08-08 | 2018-03-20 | Taiwan Semiconductor Manufacturing Company Limited | Pre-charging bit lines through charge-sharing |
| CN110968985B (zh) * | 2018-09-30 | 2022-05-13 | 长鑫存储技术有限公司 | 集成电路修补算法确定方法及装置、存储介质、电子设备 |
| US20260004843A1 (en) * | 2024-06-27 | 2026-01-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and operating method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990012401A1 (fr) * | 1989-04-13 | 1990-10-18 | Dallas Semiconductor Corporation | Memoire a logique de deconnexion d'alimentation electrique et de redondance |
| EP0486295A2 (fr) * | 1990-11-16 | 1992-05-20 | Nec Corporation | Dispositif de mémoire à semi-conducteur à circuit de redondance |
| EP0513665A1 (fr) * | 1991-05-17 | 1992-11-19 | Nec Corporation | Dispositif mémoire à semi-conducteurs ayant un circuit pour le contrôle du prévoltage de charge pour l'amortissement de bit-lignes appariées après échange avec des bit-lignes appariées redondantes |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208998A (ja) * | 1982-05-28 | 1983-12-05 | Toshiba Corp | 半導体ｃｍｏｓメモリ |
| EP0121394B1 (fr) * | 1983-03-28 | 1991-10-23 | Fujitsu Limited | Dispositif de mémoire à semi-conducteur incorporant des cellules de mémoire redondantes |
| US4587638A (en) * | 1983-07-13 | 1986-05-06 | Micro-Computer Engineering Corporation | Semiconductor memory device |
| EP0186175A3 (fr) * | 1984-12-24 | 1989-02-08 | Nec Corporation | Dispositif de mémoire à semi-conducteur ayant une structure à redondance |
| JPS6376189A (ja) * | 1986-09-19 | 1988-04-06 | Nec Corp | 半導体記憶回路 |
| JPS63241789A (ja) * | 1987-03-30 | 1988-10-07 | Agency Of Ind Science & Technol | 半導体メモリ回路 |
| JPH05307899A (ja) * | 1992-04-24 | 1993-11-19 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| JPH06195997A (ja) * | 1992-12-25 | 1994-07-15 | Sony Corp | 半導体メモリ |
| GB2277161B (en) * | 1993-04-14 | 1997-06-04 | Plessey Semiconductors Ltd | Memory defect detection arrangement |
| EP0646866A3 (fr) * | 1993-09-30 | 1998-05-27 | STMicroelectronics, Inc. | Validation-maítre pour décodeur de rangée redondante |
| US5577051A (en) * | 1993-12-22 | 1996-11-19 | Sgs-Thomson Microelectronics, Inc. | Static memory long write test |
| KR0119888B1 (ko) * | 1994-04-11 | 1997-10-30 | 윤종용 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
-
1995
- 1995-06-28 KR KR1019950017840A patent/KR0157339B1/ko not_active Expired - Fee Related
-
1996
- 1996-06-24 TW TW085107558A patent/TW297125B/zh not_active IP Right Cessation
- 1996-06-27 GB GB9613509A patent/GB2302748B/en not_active Expired - Fee Related
- 1996-06-28 US US08/672,619 patent/US5703816A/en not_active Expired - Lifetime
- 1996-06-28 FR FR9608091A patent/FR2736175B1/fr not_active Expired - Fee Related
- 1996-06-28 JP JP8169865A patent/JP2947751B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990012401A1 (fr) * | 1989-04-13 | 1990-10-18 | Dallas Semiconductor Corporation | Memoire a logique de deconnexion d'alimentation electrique et de redondance |
| EP0486295A2 (fr) * | 1990-11-16 | 1992-05-20 | Nec Corporation | Dispositif de mémoire à semi-conducteur à circuit de redondance |
| EP0513665A1 (fr) * | 1991-05-17 | 1992-11-19 | Nec Corporation | Dispositif mémoire à semi-conducteurs ayant un circuit pour le contrôle du prévoltage de charge pour l'amortissement de bit-lignes appariées après échange avec des bit-lignes appariées redondantes |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2302748B (en) | 1997-08-20 |
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| JPH0917194A (ja) | 1997-01-17 |
| GB2302748A (en) | 1997-01-29 |
| JP2947751B2 (ja) | 1999-09-13 |
| KR0157339B1 (ko) | 1998-12-01 |
| KR970003271A (ko) | 1997-01-28 |
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