FR2662829A1 - Multiplicateur parallele utilisant un reseau de saut et un arbre de wallace modifie. - Google Patents
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Abstract
Un multiplicateur parallèle à réseau de saut et arbre de Wallace modifié comprenant un encodeur de Booth modifié (MBE) pour encoder un multiplicateur (Y) selon un algorithme de Booth modifié, un réseau de saut (SAP) destiné à des produits partiels, un arbre de Wallace modifié (MWT) pour additionner des bits binaires, et un additionneur hybride à préfixe (HPA) pour additionner deux lignes finales, dans lequel une multiplication rapide de 0 (log n) est effectuée de façon continue sans état d'attente d'une sortie de report et la régularité de l'agencement du multiplicateur parallèle est améliorée de sorte que la surface de microplaquette nécessaire et les coûts de fabrication sont réduits.
Description
La présente invention concerne un multiplicateur parallèle et, de façon
plus particulière, un multiplicateur parallèle binaire utilisant un algorithme de Booth modifié, un réseau de saut et un arbre de Wallace modifié. Le multiplicateur parallèle binaire a été largement employé dans divers systèmes tels qu'une unité logique arithmétique (ULA) d'ordinateurs de haute performance, un photocopieur, un système de traitement de signaux numériques, un multiplicateur à matrice, ainsi qu'une microplaquette à buts spéciaux, de sorte que de nombreux procédés ont été proposés pour réduire les surfaces de microplaquette et améliorer la vitesse
de fonctionnement du multiplicateur parallèle binaire.
Par exemple, il est bien connu que la vitesse de multiplication du multiplicateur parallèle peut être considérablement accrue en utilisant l'algorithme de Booth modifié tel que décrit dans "COMPUTER ARITHMETIC" (pages 129 à 212, 1979) et "NIKKEI ELECTRONICS" (pages 76 à 89, 29 Mai 1978) de John Wiley & Sons Co. Les multiplicateurs parallèles classiques sont basés sur divers algorithmes et techniques Parmi de nombreux multiplicateurs qui ont été proposés, des multiplicateurs généraux à performance supérieure sont divisés en deux types, qui produisent tous deux n/2 lignes de produits partiels dans leur étape initiale par les algorithmes de Booth modifiés o N est le nombre de bits de deux entrées du multiplicateur Y et du multiplicande X La partie la plus essentielle de tels multiplicateurs parallèles est le circuit d'addition multiopérande qui ajoute l'une à l'autre les n/2 lignes de produits partiels et les réduit à deux lignes Pour réaliser ces circuits additionneurs, on utilise un réseau d'additionneur complet et l'arbre de
Wallace.
Le multiplicateur parallèle utilisant le réseau est agencé en une structure de réseau à deux dimensions composée de cellules additionneuses complètes Dans ce type de multiplicateurs, les sorties de cellules dans une ligne actuelle sont introduites de façon
séquentielle dans des cellules d'une ligne suivante.
Ainsi, ce type de multiplicateurs présente une complexité de temps de retard de O (n) et leur temps de
multiplication est lent de par son principe.
La Fig 1 représente une structure schématique d'ensemble d'un multiplicateur parallèle classique utilisant le réseau A la Fig 1, un multiplicande X de 16 bits est amené à huit cellules additionneuses de multiplicande CLI, CL 2, CL 3, CL 8 et un multiplicateur Y à 16 bits est amené à un-encodeur de Booth modifié MBE Puis, l'encodeur de Booth modifié MBE encode le multiplicateur Y à 16 bits selon l'algorithme de Booth modifié et fournit ces sorties encodées aux huit cellules additionneuses CL 1, CL 2, CL 3 , CL 8, o chaque sortie encodée est un signal à 3 bits. Les huit cellules additionneuses de lignes, de la première à la huitième, CL 1 à CL 8, additionnent respectivement le multiplicande X à la sortie encodée de l'encodeur de Booth modifié MBE et la cellule additionneuse de première ligne CL envoie sa sortie à la cellule additionneuse de deuxième ligne CL 2 Puis, la valeur de sortie de la cellule additionneuse de première ligne CL 1 est ajoutée à nouveau à la valeur de la cellule additionneuse de deuxième ligne CL 2, la valeur de multiplication de la cellule additionneuse de deuxième ligne CL 2 est ajoutée de façon séquentielle à ceci et envoyée finalement à un additionneur rapide FAD Pour la mutiplication de compléments, quatre bits, constitués par les deux bits les moins significatifs et leurs compléments, sont amenés à l'additionneur rapide
FAD à partir de chaque cellule additionneuse de ligne.
Ainsi, une résultante de l'additionneur rapide FAD comporte finalement une valeur de 2 n-bits Dans le multiplicateur parallèle, les sorties de chaque ligne sont amenées de façon séquentielle à chaque ligne
suivante comme mentionné ci-dessus.
Par conséquent, le temps de multiplication de deux entrées est lent proportionnellement au nombre de bits des entrées Ce multiplicateur n'est donc pas approprié pour une multiplication à haute vitesse, même si ce type de multiplicateur est facile à appliquer pour un faible nombre de bits, une faible vitesse et
une petite surface de microplaquette.
En revanche, les multiplicateurs parallèles utilisant l'arbre de Wallace ont un temps d'opération plus rapide de O (log n), mais il faut une grande
surface de microplaquette à structure irrégulière.
Ainsi, cet arbre de Wallace n'est pas approprié pour
une petite surface de microplaquette et un coût réduit.
En outre, comme représenté à la Fig 6, une sortie de report est amenée après un retard de porte et une sortie de somme est fournie après un retard de deux portes puisque, dans des circuits généraux CMOS ou NMOS, la somme est obtenue en utilisant la sortie de report, qui est dans un état d'attente jusqu'à ce que la somme soit amenée, de sorte que la sortie de report
précédemment amenée n'est pas additionnée directement.
La Fig 2 représente une structure schématique d'ensemble d'un multiplicateur classique utilisant l'arbre de Wallace et la Fig 5 représente une
structure schématique de l'arbre de Wallace.
Dans les deux multiplicateurs utilisant le réseau ou l'arbre de Wallace, l'étape finale consiste à additionner deux lignes finales Ces deux types d'additionneurs classiques présentent pourtant des inconvénients en ce qui concerne la vitesse de multiplication et la surface de microplaquette Le besoin de multiplicateurs plus efficaces susceptible d'améliorer la vitesse de multiplication et la surface
de microplaquette subsiste donc.
La présente invention a pour but de réaliser un multiplicateur parallèle utilisant l'algorithme de Booth modifié, le réseau de saut et l'arbre de Wallace modifié d'une manière telle que la surface de microplaquette puisse être minimisée et que la vitesse de multiplication puisse être accrue Selon la présente invention, on améliore le temps de multiplication de deux entrées en utilisant le réseau de saut, la structure en arbre de Wallace modifié et un additionneur hybride à préfixe dont la complexité de temps d'opération est de O (log n), tandis que l'on minimise la surface de microplaquette en améliorant la régularité de la structure, et la conception est simplifiée en utilisant le réseau de saut et l'additionneur hybride à préfixe, et à cet effet le multiplicateur parallèle utilisant un réseau de saut et un arbre de Wallace modifié, est caractérisé, selon un premier aspect de l'invention, en ce qu'il comprend: un encodeur de Booth modifié pour encoder un multiplicateur selon un algorithme de Booth modifié et fournissant des sorties encodées; un réseau de saut destiné à effectuer des produits partiels à partir d'un multiplicande et desdites sorties encodées dudit encodeur de Booth modifié et à les additionner après avoir sauté un intervalle prédéterminé; un arbre de Wallace modifié pour additionner des bits binaires provenant dudit réseau de saut à haute vitesse; et un additionneur hybride à préfixe pour additionner deux lignes finales provenant dudit arbre de Wallace modifié. Selon une modalité, ledit réseau de saut est composé de huit cellules addtionneuses de lignes, de la première à la huitième, pour réduire le nombre de lignes de produits partiels de n/2 à n/log(n/2), lesdites cellules additionneuses étant respectivement multipliées par les cellules additionneuses suivantes après un saut de n/( 2 log(n/2)). Ledit intervalle de saut dans ledit réseau de saut peut être de n/( 2 log(n/2)), lesdites lignes de produit partiel formant un groupe par n/( 2 log(n/2)), le nombre de sauts devant être log(n/2) 3, et la complexité de temps d'opération des sauts devant être
log(n/2) 2.
Selon une autre modalité, ledit additionneur hybride à préfixe est composé de pg cellules, bp cellules, bn cellules, de cellules blanches et de cellules de somme qui satisfont aux équations suivantes: i) cellule pg (pi,î) ' = (ai + bi)' (gi,l)' = (ai bi) ' ii) cellule bp (p J 2 k+i) = (pi Z 2 K p J 2 K) (g J 2 k+l) = (p J 2 K gi 2 K + g J 2 K) iii) cellule bn p J.2 K = ((pi 2 K-1) ' + (p J 2 K-1))' gj 2 K = ((pi 2 K-l)' + ((gi 2 k-l) (gj 2 K-))' iv) cellule blanche pi.K = (pi K-)' gi.K = (gi K-1)' v) cellule d'addition Si = ((Ci + (pi) (Ci-i) ') ((gi 1) ' + (Ci-i) ')) ' Selon une autre modalité, ledit arbre de Wallace modifié est composé de: trois premiers additionneurs complets pour recevoir des sorties de multiplication dudit réseau de saut; un deuxième additionneur complet pour additionner les sorties de report ou retenue desdits trois premiers additionneurs; un troisième additionneur complet pour additionner les sorties de somme desdits trois premiers additionneurs; un quatrième additionneur complet pour additionner lesdites sorties de somme et de report desdits deuxième et troisième additionneurs complets; et un cinquième additionneur complet pour additionner des sorties de report dudit quatrième additionneur complet et des sorties de somme
desdits troisième et quatrième additionneurs complets.
Dans ce cas, ledit arbre de Wallace modifié peut être composé de: trois premiers additionneurs complets pour additionner des valeurs de multiplication dudit réseau de saut; un deuxième additionneur complet pour additionner des sorties de report; un troisième additionneur complet pour additionner des sorties de somme; et un quatrième et un cinquième additionneurs complets pour une étape finale, lesdits troisième et quatrième additionneurs complets comprenant des cellules à entrée positive et sortie négative; et lesdits deuxième, troisième et cinquième additionneurs complets comprenant des cellules à entrée négative et
sortie positive.
Dans ce cas, lesdites cellules à entrée positive et sortie négative peuvent comprendre des transistors CMOS satisfaisant aux équations suivantes: Cout' = (cin(a + b) + a b)' Sum' = (Cout' (a + b + cin) + a b cin) Dans ce même cas, lesdites cellules à entrée négative et sortie positive peuvent comprendre des transistors CMOS satisfaisants aux équations suivantes: Cout = ((cin' + a'-b') (a' + b'))' Sum = ((Cout + a'b' cin') (a' + b' + cin'))' Selon un autre aspect de l'invention, le multiplicateur parallèle utilisant un réseau de saut et un arbre de Wallace modifié est caractérisé en ce qu'il comprend: un encodeur de Booth modifié pour encoder un multiplicateur et fournir les sorties encodées selon un algorithme de Booth modifié; un réseau de saut pour fournir des produits partiels par une opération de multiplication d'un multiplicande par lesdites sorties encodées et pour ajouter lesdits produits partiels après avoir sauté un intervalle de saut prédéterminé; un arbre de Wallace modifié pour additionner des bits binaires fournis par ledit réseau de saut; et un additionneur hybride à préfixe pour additionner les deux lignes finales provenant dudit arbre de Wallace modifié Selon une modalité particulière, ledit additionneur hybride à préfixe peut, dans ce cas, utiliser le réseau de saut et l'arbre de Wallace modifié comme additionneurs rapides généraux Ces buts, objets et avantages de la présente invention ainsi que d'autres ressortiront de la
description qui suit des modes de réalisation préférés
prise en liaison avec les dessins annexés, dans lesquels: la Fig 1 est un schéma représentant un multiplicateur parallèle du type à réseau utilisant un algorithme de Booth classique; la Fig 2 est un schéma représentant un multiplicateur parallèle utilisant l'algorithme de Booth classique et l'arbre de Wallace; la Fig 3 est un schéma représentant un multiplicateur parallèle selon la présente invention; la Fig 4 est un schéma représentant la structure d'un réseau de saut selon la présente invention la Fig 5 est un schéma représentant deux structures d'arbres de Wallace, la Fig 5 (A) représentant l'arbre de Wallace classique et la Fig. (B) un arbre de Wallace modifié selon la présente invention; la Fig 6 est un schéma de circuit représentant une cellule additionneuse complète CMOS selon la présente invention, la Fig 6 (A) étant une logique à entrée positive et sortie négative et la Fig 6 (B) une logique à entrée négative et sortie positive; et la Fig; 7 est un schéma représentant un
additionneur hybride à préfixe.
La Fig 3 représente une structure générale schématique d'un multiplicateur parallèle selon la présente invention A la Fig 3, la présente invention comprend un encodeur de Booth modifié MBE pour encoder une valeur d'un multiplicateur Y selon l'algorithme de Booth modifié, un réseau de saut SAP relié à l'encodeur de Booth modifié MBE pour produire des lignes de produits partiels d'un multiplicande X par la valeur encodée et pour ajouter les lignes de produits partiels après avoir sauté un intervalle de saut prédéterminé, un arbre de Wallace modifié MWT relié au réseau de saut SAP pour additionner rapidement des nombres binaires provenant du réseau de saut SAP, et un additionneur hybride à préfixe HPA relié à l'arbre de Wallace modifié MWT pour additionner des valeurs de deux lignes
fournies par l'arbre de Wallace modifié MWT.
En premier lieu, n/2 lignes de produits partiels sont produites en utilisant l'algorithme de Booth modifié en vue d'une multiplication parallèle de deux signaux X et Y à n-bits o N (= 16) indique un bit d'un signal d'entrée Puis, l'encodeur de Booth modifié MBE produit 3 * (n/2) sorties encodées depuis le multiplicateur Y à amener au réseau de saut SAP Puis, le réseau de saut SAP produit les lignes de produits partiels par le multiplicande X et les sorties encodées de l'encodeur de Booth modifié MBE à amener à l'arbre
de Wallace modifié MWT.
Le procédé de production des rangées de produits partiels est le même que celui qui est décrit à la Fig. 1 En particulier, le réseau de saut SAP réduit le nombre des produits partiels de n/2 à n/log(n/2) Le réseau de saut SAP améliore aussi la régularité de la structure de multiplicateur par le temps de multiplication de O (log n) et minimise la surface de
microplaquette grâce à une structure simple.
Puis, l'arbre de Wallace modifié MWT est utilisé pour réduire les résultants du réseau de saut SAP en
deux lignes en les additionnant de façon répétée.
L'arbre de Wallace modifié MWT permet un temps de multiplication plus rapide que celui de l'arbre de Wallace classique puisque la sortie de report ne présente pas d'état d'attente Pour améliorer le temps de multiplication et la surface de microplaquette, chaque cellule du réseau de saut SAP et de l'arbre de Wallace modifié MWT est composée de cellules à entrée positive et sortie négative et de cellules à entrée négative et sortie positive qui sont agencées en alternance. Finalement, l'additionneur hybride à préfixe HPA, à faible surface de microplaquette et à haute vitesse,
est utilisé pour additionner les deux lignes finales.
Par rapport au multiplicateur parallèle utilisant le réseau classique, la présente invention utilise un temps de multiplication plus rapide, réduit de O (n) à 0 (log n), même si la surface de microplaquette est accrue. En outre, selon la présente invention, le multiplicateur parallèle à réseau de saut SAP et l'arbre de Wallace modifié MWT réduisent la complexité de 0 ( 2 N 2 log n) à O (n 2 log N + 2 N 2), de sorte que la surface de microplaquette peut être minimisée et la vitesse de multiplication est accrue dans la plage inférieure à 128 bits, même si le temps de multiplication est de O (log n) d'une manière
équivalente au cas classique.
Selon le présent circuit, puisque l'addition de deux nombres de n-bits est effectuée par la combinaison de l'encodeur de Booth modifié MBE, du réseau de saut SAP, de l'arbre de Wallace modifié MWT et de l'additionneur hybride à préfixe HPA, la sortie devient 2 n-bits et (n/2) * 3 lignes de sortie encodées sont engendrées à partir du multiplicateur Y en utilisant l'encodeur de Booth modifié MBE selon l'algorithme de Booth modifié Par conséquent, trois sorties encodées des i-ièmes lignes sont les suivantes: ON Ei = Y 2 i d y 2 i-1 TW Oi = (y 2 z+l) 'y 2 i y 2 i-1 + Y 2 i+ 1 l (y 2 i) ' (Y 2 i-l)' NE Gi = y 2 i+l ((y 2 i' + (y 2-1) ') (o i n/2 1 et y 1 = 0), o le symbole" ' "
indique " ", ce qui signifie un "non" logique.
Puisque la ligne de produits partiels est produite à partir des trois lignes de sorties encodées, les n/2 lignes de produits partiels sont engendrées en appliquant les lignes de sortie de l'encodeur de Booth modifié MBE et le multiplicande à n-bits aux cellules additionneuses respectives Un j-ième bit de la i-ième de ligne de produits partiels est défini comme suit: Pi j = (ON Ei xa + TW Oi x J-i) $ NE Gi
( O 5 i É n/2 1, O j n X i = O et Xn = Xn).
Le produit partiel Pi,j est décalé vers la gauche de deux bits lorsque l'indice i augmente de un, de sorte que l'indice j représentant une colonne est
augmentée de deux.
Le nombre de lignes de produits partiels est réduit de n/2 à n/log(n/2) en utilisant le réseau de saut SAP La structure du réseau de saut SAP est représentée à la Fig 4 La réseau de saut SAP comprend une cellule additionneuse de première ligne C Lll, une cellule additionneuse de deuxième ligne CL 12,, et une cellule additionneuse de huitième ligne CL 18 La cellule additionneuse de première ligne C Lll est mise en oeuvre lorsque la cellule additionneuse de quatrième ligne CL 14 saute trois lignes et, de même, la cellule additionneuse de deuxième ligne CL 12 est mise en oeuvre il
par la cellule additionneuse de cinquième ligne CL 15.
Par conséquent, chaque cellule additionneuse de ligne
est mise en oeuvre après un saut de trois lignes.
Pour amener un temps d'opération proportionnel à log(n/2), l'intervalle de saut est déterminé pour être égal à n/( 2 log(n/2)) Puis, n/2 lignes de produits partiels sont respectivement composées de log(n/2) groupes par n/( 2 log(n/2)) lignes, o les trois premiers groupes sont additionnés simultanément par la cellule additionneuse complète, de sorte que l'intervalle de saut devient log(n/2)-3 et le temps d'opération du réseau de saut SAP devient log(n/2)-2 Les sorties de report et de somme de chaque cellule dans un groupe actuel sont amenées à des lignes correspondantes d'un groupe suivant, et, en particulier, la sortie de report
est amenée à une cellule plus élevée de un ordre.
La sortie de report Ci,j et la sortie de somme Si,j de la cellule additionneuse complète de la i-ième ligne et de la j-ième colonne sont respectivement représentées comme suit: Ci,j = fe (Pi,j, Si-n/21 og(n/z), j, Ci-n/2 log( /2) j-1) Si,j = fs(Pl,J, Si-n/210 g(n/2),j, Ci-n/2 lo O g(n/2),j-l) fe et fs représentent des fonctions destinées à obtenir des sorties de report et de somme respectivement, et chacun des trois arguments représente un opérande, un addande, et le report
respectivement, et la loi commutative est satisfaite.
De plus, i est situé dans la plage de n/log(n/2) à
n/2-1, tandis j est dans la plage de 2 i à 2 i + n.
D'autre part, dans le cas o Ci,j est nul et Si,j égale Pi,j dans la plage de O < i n/log(n/2) 1, alors Pi,j, Si,j et Ci,j sont considérés comme nuls dans la plage prédéterminée de i et j Les lignes de n/log(n/2) bits sont amenées à l'arbre de Wallace
modifié MWT et finalement réduites à deux lignes.
L'arbre de Wallace modifié MWT utilise une allure d'opération rapide en supprimant l'état d'attente de la sortie de report de chaque cellule Dans l'arbre de Wallace classique, en revanche, la sortie de report d'une cellule additionneuse complète CMOS est amenée après un retard d'une porte et la sortie de somme est amenée après un autre retard de porte, en utilisant la sortie de report de sorte que la sortie de somme exige un retard de deux portes comme représenté à la Fig 6, puisque la sortie de report se trouve dans un état d'attente jusqu'à ce que la sortie de somme soit amenée Pour réduire le temps d'opération en supprimant cet état d'attente de la sortie de report, l'arbre de Wallace modifié MWT fournit directement la sortie de report de la cellule suivante sans l'état d'attente, là o les cellules additionneuses complètes respectives sont agencées en alternance avec une entrée positive et une sortie négative, et avec une entrée négative et une sortie positive, comme décrit plus loin Par exemple, l'arbre de Wallace modifié MWT représenté à la Fig. 5 (B) utilise une surface de microplaquette presque égale en dimensions à celle de l'arbre de Wallace classique, mais permet une allure de multiplication
plus rapide.
La Fig 5 (A) représente l'agencement de l'arbre de Wallace classique Les valeurs de sortie de multiplication PO à P 8 du réseau de saut SAP sont amenées aux additionneurs complets 11, 21 et 31 Les sorties de report et les sorties de somme des additionneurs complets 11, 21 et 31 sont amenées à leurs additionneurs complets suivants de façon répétée, de sorte qu'une sortie à 2 bits est finalement engendrée à partir de deux additionneurs complets 43 et 44. La Fig 2 représente le multiplicateur parallèle classique utilisant l'algorithme de Booth modifié et l'arbre de Wallace modifié, dans lequel l'arbre de Wallace modifié est d'une structure semblable à celle qui est représentée à la Fig 5 (A), mais ses additionneurs complets ne sont composés que des cellules de sortie à entrée positive et sortie positive Les sorties finales de report et de somme de l'additionneur complet 44 sont amenées à l'additionneur
rapide FAD pour donner la valeur de multiplication.
Dans les additionneurs complets, F Apn représente la cellule de à entrée positive et sortie négative, alors que F Anp représente la cellule à entrée négative et à
sortie positive.
La Fig 5 (B) représente la structure de l'arbre
de Wallace modifié MWT selon la présente invention.
L'arbre de Wallace modifié MWT comprend des additionneurs complets 61, 71 et 81 pour recevoir les sorties de multiplication PO à P 8 du réseau de saut SAP, un additionneur complet 91 pour additionner les sorties de report des additionneurs complets 61, 71 et 81, un additionneur complet 92 pour additionner les sorties de somme des additionneurs complets 61, 71 et 81, un additionneur complet 93 pour additionner une sortie de somme d'un additionneur complet 91 et les sorties de report des additionneurs complets 91 et 92, et un additionneur complet 94 pour additionner la sortie de report de l'additionneur complet 93 et les
sorties de somme des additionneurs complets 92 et 93.
Dans ce circuit, les additionneurs complets destinés seulement à des sorties de report sont séparés de ceux qui sont destinés seulement à des sorties de somme, de sorte que l'état d'attente ne se produit pas Chaque cellule du réseau de saut SAP et de l'arbre de Wallace modifié MWT est prévue pour être essentiellement un
additionneur complet.
Dans ce multiplicateur parallèle, le retard de cellule et la surface de microplaquette sont réduits de façon simultanées en disposant en alternance des cellules à entrée positive et à sortie négative et des cellules à entrée négative et à sortie positive De cette manière, des inverseurs sont enlevés de l'étape de sortie de cellule et, ainsi, les sorties de chaque cellule sont amenées rapidement, avec un retard d'une porte seulement et le nombre de portes est également réduit Les équations logiques de la cellule additionneuse complète à entrée positive et sortie négative sont les suivantes: Cout' = (Cin(a + b) + a b)' Sum' = (Cout' (a + b + cin) + a b cin)' LA Fig 6 (A) représente l'additionneuse complète CMOS destinée à la mise en oeuvre de ces équations En revanche, les équations logiques de la cellule additionneuse à entrée négative et sortie positive sont les suivantes: Cout = ((cina' + a' b') (a' + b')) Sum = ((C O out + a'-b'cin') (a' + b' + Cin'))' La Fig 6 (B) représente l'additionneur complet CMOS destiné à la mise en oeuvre de ces équations, o a, b, cin doivent être respectivement des signaux d'entrée et en particulier Cin indique l'entrée de
report provenant du bit le plus élevé d'un ordre.
L'additionneur hybride à préfixe HPA est utilisé comme étape finale d'un multiplicateur parallèle pour réaliser effectivement l'addition L'additionneur hybride à préfixe HPA est un additionneur supérieur à faible surface de microplaquette et temps d'opération rapide de sorte que, lorsque l'additionneur hybride à préfixe HPA est appliqué au multiplicateur, la performance générale est améliorée Les fonctions logiques de chaque cellule sont les suivantes: i) cellule pg (pi,) ' = (ai + bi) ' (gi,) ' = (ai bi) ' ii) cellule bp (p J 2 k+ 1)' = (pi 2 K p J 2 K) (g J 2 k+ 1) = (p J 2 K gi 2 K + g J 2 K) iii) cellule bn pj 2 K = ((pi 2 K-1) ' + (PJ 2 K-i) ')' gj 2 K = ((pi 2 K-i) + ((gi 2 k-1) (g J 2 K-1)) iv) cellule blanche pi.K = (p I K-1) gi.K = (gi K-1) v) cellule d'addition si = ((ci + (pl) ' (ci-) ') ((gî)' + (ci-1)')) La Fig 7 représente la structure de l'additionneur hybride à préfixe HPA qui additionne deux nombres de 16 bits (a 16, a 15,, al) et (b 16, b 15,, bl) pour obtenir le résultat (s 17, S 16, sl) A la Fig 7, deux indices p ou g indiquent la ligne ou la colonne respectivement et ai, bi, ci et si
indiquent le i-ième opérande, le i-ième addande, le i-
ième report et la i-ième somme respectivement Chaque cellule décrite cidessus comprend des transistors NMOS et PMOS Cet additionneur hybride à préfixe HPA a déjà été décrit dans la IEEE International Conference on
Computer Design sous le titre de "VLSI Design of High-
Speed, Low-Area Addition circuitry" par le présent demandeur Dans cette invention, la vitesse rapide de fonctionnement peut être obtenue en utilisant l'additionneur hybride à préfixe HPA (voir document de la conférence IEEE mentionné ci-dessus) Le multiplicateur parallèle de la présente invention comporte une surface de microplaquette plus importante que le multiplicateur utilisant le réseau, tout en utilisant de préférence un temps de multiplication
réduit de 0 (n) à 0 (log n).
Par rapport au multiplicateur utilisant l'arbre de Wallace modifié classique, qui a été connu comme l'algorithme de multiplication parallèle le plus rapide, la surface de microplaquette du multiplicateur utilisant à la fois le réseau de saut SAP et l'arbre de Wallace modifié MWT est réduite de 0 ( 2 N 2 log n) à 0 (n 2 log N + 2 N 2), même si le temps d'opération est O (log n) aussi bien dans l'arbre de Wallace modifié
classique que dans cet arbre de Wallace modifié MWT.
Mais, dans la plage inférieure à 128 bits, l'arbre de Wallace modifié MWT est plus rapide que l'arbre classique en vitesse de multiplication, en exerçant les effets suivants: 1) Une multiplication rapide de O (log n) est effectuée et la régularité est améliorée de sorte que la surface de microplaquette est minimisée et que la conception devient simple, ce qui réduit les coûts de fabrication; 2) En utilisant le réseau de saut SAP, la régularité est améliorée et de cette manière la surface de microplaquette est minimisée et la conception devient simple, en maintenant le temps de fonctionnement de O (log n); 3) En utilisant l'arbre de Wallace modifié MWT, le temps de fonctionnement est réduit en éliminant l'état d'arrêt 802 de la sortie de report; 4) En utilisant l'additionneuse hybride à préfixe HPA, le temps d'opération est réduit et la régularité est améliorée, de sorte que la surface de microplaquette est minimisée; ) En agençant en alternance les cellules à entrée positive et à sortie négative et lescellules à entrée négative et à sortie positive, le temps de retard est réduit et le nombre de portes est également réduit; 6) Par comparaison avec le multiplicateur parallèle utilisant le réseau, le temps d'opération est réduit de O (n) à O (log n), même si la surface de microplaquette est importante En comparant en outre avec le multiplicateur parallèle qui n'utilise que l'arbre de Wallace classique, le multiplicateur utilisant à la fois le réseau de saut SAP et l'arbre de Wallace modifié MWT selon la présente invention présente une surface de microplaquette minimisée de 0 ( 2 N 2 log n) à O (n 2 log N + 2 N 2) et son allure de fonctionnement devient plus rapide dans la plage inférieure à 128 bits, malgré la complexité du temps
d'opération de O (log n).
7) Par conséquent, il est développé un multiplicateur parallèle et un additionneur supérieur, à haute performance; et 8) En appliquant le multiplicateur parallèle selon la présente invention à l'unité logique arithmétique (ALU), au télécopieur, au système de traitement de signaux numériques, au multiplicateur de matrice et à la microplaquette à but particulier, leur capacité de performance de ces appareils peut être améliorée. L'invention n'est en aucune façon limitée au mode de réalisation décrit ci-dessus Diverses modifications du mode de réalisation décrit ainsi que d'autres modes de réalisation de l'invention apparaîtront à l'homme de
l'art en se référant à la description de l'invention.
Les revendications annexées doivent donc couvrir toutes
modifications ou modes de réalisation situés à
l'intérieur du vrai cadre de la présente invention.
Claims (6)
1 Multiplicateur parallèle utilisant un réseau de saut (SAP) et un arbre de Wallace modifié (MWT), caractérisé en ce qu'il comprend: un encodeur de Booth modifié (MBE) pour encoder un multiplicateur selon un algorithme de Booth modifié et fournissant des sorties encodées; un réseau de saut (SAP) destiné à effectuer des produits partiels à partir d'un multiplicande et desdites sorties encodées dudit encodeur de Booth modifié et à les additionner après avoir sauté un intervalle prédéterminé; un arbre de Wallace modifié (MWT) pour additionner à haute vitesse des bits binaires provenant dudit réseau de saut; et un additionneur hybride à préfixe (HPA) pour additionner deux lignes finales provenant dudit arbre
de Wallace modifié.
2 Multiplicateur parallèle selon la revendication 1, caractérisé en ce que ledit réseau de saut (SAP) est composé de cellules additionneuses de lignes, de la première à la huitième, (CLII à CL 18) pour réduire le nombre de lignes de produits partiels de n/2 à n/log(n/2), lesdites cellules additionneuses étant respectivement multipliées par les cellules additionneuses suivantes après un saut de
n/( 2 log(n/2)).
3 Multiplicateur parallèle selon la revendication 1, caractérisé en ce que ledit arbre de Wallace modifié (MWT) est composé de: trois premiers additionneurs complets ( 61, 71, 81) pour recevoir des sorties de multiplication (PO à P 8) dudit réseau de saut (SAP); un deuxième additionneur complet ( 91) pour additionner les sorties de report desdits trois premiers additionneurs; un troisième additionneur complet ( 92) pour additionner les sorties de somme desdits trois premiers additionneurs; un quatrième additionneur complet ( 93) pour additionner lesdites sorties de somme et de report desdits deuxième et troisième additionneurs complets ( 91 et 92); et un cinquième additionneur complet ( 94) pour additionner des sorties de report dudit quatrième additionneur complet ( 93) et des sorties de somme desdits troisième et quatrième additionneurs complets
( 92 et 93).
4 Multiplicateur parallèle selon la revendication 1, caractérisé en ce que ledit additionneur hybride à préfixe (HPA) est composé de pg cellules, bp cellules, bn cellules, de cellules blanches et de cellules de somme qui satisfont aux équations suivantes: i) cellule pg (pi,1) ' = (ai + bi) ' (gi,) ' = (ai bi)' ii) cellule bp (pj 2 k+ 1) = (pi 2 K PJ 2 K) (gj 2 k+ l) ' (p J 2 K gi 2 K + gj 2 K) iii) cellule bn p J 2 K = ((pi 2 K-1) + (p J 2 K-1)) g J.2 K = ((pi 2 K-1) + ((gi 2 k-1) (g J 2 K-1)) iv) cellule blanche pi.K = (pi K-1) gi.K = (gi K-1) ' v) cellule d'addition si = ((ci + (pi l)' (C (ci-1)') ((gi) ' + (Ci-) ')) Multiplicateur parallèle selon la revendication 1, caractérisé en ce que ledit intervalle de saut dans ledit réseau de saut (SAP) est de n/( 21 og(n/2)), lesdites lignes de produit partiel forment un groupe par n/( 2 log(n/2)), le nombre de sauts doit être log(n/2) 3, et la complexité de temps d'opération des
sauts doit être log(n/2) 2.
6 Multiplicateur parallèle selon la revendication 3, caractérisé en ce que ledit arbre de Wallace modifié (MWT) est composé de: trois premiers additionneurs complets ( 61,71,81) pour additionner des valeurs de multiplication (PO à P 8) dudit réseau de saut; un deuxième additionneur complet ( 91) pour additionner des sorties de report; un troisième additionneur complet ( 92) pour additionner des sorties de somme; et un quatrième et un cinquième additionneurs complets ( 93,94) pour une étape finale, lesdits trois premiers et quatrième additionneurs complets comprenant des cellules à entrée positive et sortie négative; et lesdits deuxième, troisième et cinquième additionneurs complets comprenant des cellules à entrée
négative et sortie positive.
7 Multiplicateur parallèle selon la revendication 6, caractérisé en ce que lesdites cellules ( 61,71,81,93) à entree positive et sortie négative comprennent des transistors CMOS satisfaisant aux équations suivantes: Cout' = (Cin (a + b) + a b) Sum' = (Cout' (a + b + cin) + a-b'cin)' 8 Multiplicateur parallèle selon la revendication 6, caractérisé en ce que lesdites cellules ( 91,92,94) à entrée négative et sortie positive comprennent des transistors CMOS satisfaisants aux équations suivantes: Cout = ((cin' + a' b') (a' + b'))' Sum = ((Cout + a'-b'-cin ') (a' + b' + cin')) ' 9 Multiplicateur parallèle utilisant un réseau de saut (SAP) et un arbre de Wallace modifié (MWT) caractérisé en ce qu'il comprend: un encodeur de Booth modifié (MBE) pour encoder un multiplicateur et fournir les sorties encodées selon un algorithme de Booth modifié; un réseau de saut (SAP) pour fournir des produits partiels par une opération de multiplication d'un multiplicande par lesdites sorties encodées et pour ajouter lesdits produits partiels après avoir sauté un intervalle de saut prédéterminé; un arbre de Wallace modifié (MWT) pour additionner des bits binaires fournis par ledit réseau de saut; et un additionneur hybride à préfixe (HPA) pour additionner les deux lignes finales provenant dudit
arbre de Wallace modifié.
Multiplicateur parallèle selon la revendication 9, caractérisé en ce que ledit additionneur hybride à préfixe (HPA) utilise le réseau de saut (SAP) et l'arbre de Wallace modifié (MWT) comme additionneurs
rapides généraux.
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Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0721159A1 (fr) * | 1995-01-03 | 1996-07-10 | Texas Instruments Incorporated | Additionneur binaire à entrées multiples |
| KR100359965B1 (ko) * | 1995-04-11 | 2003-03-15 | 캐논 가부시끼가이샤 | 프로세서와이의연산방법 및 데이타프로세서 |
| US6066178A (en) * | 1996-04-10 | 2000-05-23 | Lsi Logic Corporation | Automated design method and system for synthesizing digital multipliers |
| JP3652447B2 (ja) * | 1996-07-24 | 2005-05-25 | 株式会社ルネサステクノロジ | ツリー回路 |
| KR100425673B1 (ko) * | 1996-09-10 | 2004-06-12 | 엘지전자 주식회사 | 피피알기법을이용한곱셈방법 |
| US5943250A (en) * | 1996-10-21 | 1999-08-24 | Samsung Electronics Co., Ltd. | Parallel multiplier that supports multiple numbers with different bit lengths |
| US5974437A (en) * | 1996-12-02 | 1999-10-26 | Synopsys, Inc. | Fast array multiplier |
| US5935202A (en) * | 1997-03-25 | 1999-08-10 | International Business Machines Corporation | Compressor circuit in a data processor and method therefor |
| US6029187A (en) * | 1997-10-28 | 2000-02-22 | Atmel Corporation | Fast regular multiplier architecture |
| US7313585B2 (en) * | 2003-08-30 | 2007-12-25 | Hewlett-Packard Development Company, L.P. | Multiplier circuit |
| US7769797B2 (en) * | 2004-01-20 | 2010-08-03 | Samsung Electronics Co., Ltd. | Apparatus and method of multiplication using a plurality of identical partial multiplication modules |
| US20080098057A1 (en) * | 2004-08-26 | 2008-04-24 | Daisuke Takeuchi | Multiplication Apparatus |
| JP6635937B2 (ja) * | 2014-11-10 | 2020-01-29 | テルモ株式会社 | 皮膚灌流圧の測定装置 |
| CN106445471B (zh) * | 2016-10-13 | 2018-06-01 | 北京百度网讯科技有限公司 | 处理器和用于在处理器上执行矩阵乘运算的方法 |
| CN107977191B (zh) * | 2016-10-21 | 2021-07-27 | 中国科学院微电子研究所 | 一种低功耗并行乘法器 |
| CN111258545B (zh) * | 2018-11-30 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 乘法器、数据处理方法、芯片及电子设备 |
| CN111258546B (zh) * | 2018-11-30 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 乘法器、数据处理方法、芯片及电子设备 |
| CN111258633B (zh) * | 2018-11-30 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 乘法器、数据处理方法、芯片及电子设备 |
| CN110209374B (zh) * | 2019-05-23 | 2021-04-20 | 浙江大学 | 一种基于racetrack memory的乘法器及其操作方法 |
| CN110378477B (zh) * | 2019-08-30 | 2023-09-08 | 上海寒武纪信息科技有限公司 | 乘法器、数据处理方法、芯片及电子设备 |
| CN114840170B (zh) * | 2022-04-14 | 2024-07-02 | 苏州大学 | 基于阻类存储器的2bit和4bit华莱士树型乘法器电路 |
| CN115658007A (zh) * | 2022-11-04 | 2023-01-31 | 中电科申泰信息科技有限公司 | 一种高带宽可配流水级的并行乘法器运算方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0090298A1 (fr) * | 1982-03-25 | 1983-10-05 | Itt Industries, Inc. | Multiplieur rapide en circuit intégré MOS |
| EP0113391A2 (fr) * | 1982-12-15 | 1984-07-18 | International Business Machines Corporation | Multiplicateur numérique et méthode d'addition des produits partiels dans un multiplicateur numérique |
| JPS6158036A (ja) * | 1984-08-29 | 1986-03-25 | Toshiba Corp | 乗算器 |
| US4752905A (en) * | 1984-11-09 | 1988-06-21 | Hitachi, Ltd. | High-speed multiplier having carry-save adder circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4153938A (en) * | 1977-08-18 | 1979-05-08 | Monolithic Memories Inc. | High speed combinatorial digital multiplier |
| JPS5663649A (en) * | 1979-10-26 | 1981-05-30 | Nec Corp | Parallel multiplication apparatus |
| JPS60105042A (ja) * | 1983-08-05 | 1985-06-10 | テキサス インスツルメンツ インコ−ポレイテツド | マルチレベル論理回路 |
| JPS60237534A (ja) * | 1984-05-09 | 1985-11-26 | Toshiba Corp | 並列乗算器 |
| US4575812A (en) * | 1984-05-31 | 1986-03-11 | Motorola, Inc. | X×Y Bit array multiplier/accumulator circuit |
| GB2189630B (en) * | 1986-04-23 | 1990-02-14 | Stc Plc | Multiplier |
| JPS6378229A (ja) * | 1986-09-20 | 1988-04-08 | Fujitsu Ltd | 乗算器の単位回路 |
| US4809211A (en) * | 1986-09-25 | 1989-02-28 | Texas Instruments Incorporated | High speed parallel binary multiplier |
| US4918639A (en) * | 1987-11-03 | 1990-04-17 | International Business Machines Corporation | Overlapped multiple-bit scanning multiplication system with banded partial product matrix |
| JPH01228023A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | 全加算器 |
| JPH083787B2 (ja) * | 1988-10-21 | 1996-01-17 | 株式会社東芝 | 単位加算器および並列乗算器 |
-
1990
- 1990-05-31 KR KR1019900008199A patent/KR920006323B1/ko not_active Expired
-
1991
- 1991-01-04 US US07/638,449 patent/US5181185A/en not_active Expired - Lifetime
- 1991-01-14 JP JP03015984A patent/JP3115009B2/ja not_active Expired - Lifetime
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0090298A1 (fr) * | 1982-03-25 | 1983-10-05 | Itt Industries, Inc. | Multiplieur rapide en circuit intégré MOS |
| EP0113391A2 (fr) * | 1982-12-15 | 1984-07-18 | International Business Machines Corporation | Multiplicateur numérique et méthode d'addition des produits partiels dans un multiplicateur numérique |
| JPS6158036A (ja) * | 1984-08-29 | 1986-03-25 | Toshiba Corp | 乗算器 |
| US4752905A (en) * | 1984-11-09 | 1988-06-21 | Hitachi, Ltd. | High-speed multiplier having carry-save adder circuit |
Non-Patent Citations (2)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 10, no. 223 (P-483)(2279) 5 Août 1986 & JP-A-61 58 036 ( TOSHIBA CORP. ) 25 Mars 1986 * |
| PROCEEDINGS OF THE 8TH SYMPOSIUM ON COMPUTER ARITHMETIC, 19-21 MAI 1987, VILLA OLMO COMO, ITALIE. IEEE COMPUTER SOCIETY PRESS WASHINGTON, D.C., USA pages 49 - 56 T. HAN ET AL. 'Fast area-efficient VLSI adders' * |
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