JPH0520030A - 跳躍配列と修正形ワラストリーとを使用する並列乗算器 - Google Patents

跳躍配列と修正形ワラストリーとを使用する並列乗算器

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JPH0520030A
JPH0520030A JP3015984A JP1598491A JPH0520030A JP H0520030 A JPH0520030 A JP H0520030A JP 3015984 A JP3015984 A JP 3015984A JP 1598491 A JP1598491 A JP 1598491A JP H0520030 A JPH0520030 A JP H0520030A
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Abstract

(57)【要約】 （修正有） 【目的】 修正形ブースアルゴリズム、跳躍配列、修正
形ワラストリーを使用する２真数並列乗算器に関し、乗
算器の乗算時間を短縮して高速の並列乗算を遂行するこ
とができる。 【構成】 乗数Ｙのビット値を修正形ブースアルゴリズ
ムで演算して符号化された信号を出力させる修正形ブー
ス符号器ＭＢＥと、修正形ブース符号器ＭＢＥに連結さ
れ被乗数Ｘの値と修正形ブース符号器ＭＢＥの符号化さ
れた信号を演算させて部分積を生成させて部分積を跳躍
間隔程ずつ移動させて加える跳躍配列ＳＡＰと、上記跳
躍配列ＳＡＰに連結され跳躍配列から出力された２進ビ
ットを高速で加算させる修正形ワラストリーＭＷＴと、
修正形ワラストリーＭＷＴに連結され修正形ワラストリ
ーから演算されて出力された２行の値を加算させるハイ
ブリッドリフィックス加算器ＨＰＡとから構成される跳
躍配列と修正形ワラストリーとを使用する並列乗算器よ
りなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は並列乗算器に関し、もっ
と詳しくは修正形ブース（Booth ）アルゴリズム、跳躍
（Skip）配列、修正形ワラストリー（Wallace tree）を
使用する２真数並列乗算器に関する。
【０００２】
【従来の技術】並列乗算器、コンピュータ演算装置ＡＬ
Ｕ、ファックシミリＦＡＸ、信号処理システム、行列演
算器（乗算、コンボールションConvolution など）、特
殊目的用チップなどのような、いろいろの応用システム
から重要に使用されている２真数並列乗算器のチップ面
積を減少させ乗算速度を増加させるためのいろいろな方
法が提案されている。例えば、John Wiley & Sons 社か
ら発行したコンピュータアリスメーティックComputer A
rithmetic １９７９、ページ１２９〜２１２及び１９７
８年５月２９日付発行されたNIKKEIエレックトロニック
ス（Electronics）、ページ７６〜８９の記載から修正
形ブースアルゴリズムを使用する並列乗算器は速度を大
きく増加させることができると知らせている。
【０００３】従来に並列乗算器は記述されたことのよう
に、その利用分野が広範囲の程多様なアルゴリズムと技
術で設計されている。現在まで開発された並列乗算器中
で比較的性能が優秀で実際にたくさん使用されているも
のは大きく二種の種類がある。 二種の方式はみんなが
乗算の初期段階に修正形ブースアルゴリズムを使用して
n/2 個の部分積行を生成する。ここでｎは被乗数と乗数
各々の入力ビット数である。並列乗算器の内部回路中一
番比重が大きくて重要な部分は多数の被演算子加算回路
で多数（n/2 個）の部分積行を加算して二個の行で減縮
させることになり、この部分を具現することにおいて、
一番目の方式は全加算器配列を使用し、二番目の方式は
ワラストリーを使用する。一番目の配列を利用した乗算
器は、二次元配列で構成され、それぞれのセールは基本
的に全加算器を使用する。この乗算器はセールの出力が
まっすぐに次の行の入力で順次的に伝達される固有の特
性を持っていて、このような特性により０（ｎ）の遅延
時間複雑度を持つようになり計算時間が根本的に鈍いと
言う欠点がある。
【０００４】第１図に配列を利用した並列乗算器の全般
的な構成が図示されている。第１図の並列乗算器で被乗
数Ｘと乗数Ｙを掛ける場合１６ビットの桁を持つ被乗数
Ｘはそれぞれの第１行被演算子加算セールＣＬ１、第２
行被演算子加算セールＣＬ２……第８行被演算子加算セ
ールＣＬ８に入力され、１６ビットの桁を持つ乗数Ｙは
修正形ブース符号器ＭＢＥに入力される。修正形ブース
符号器ＭＢＥは乗数Ｙを受けて修正形ブースアルゴリズ
ムによって符号化された出力をそれぞれの第１行被演算
子加算セールＣＬ１、第２行被演算子加算セールＣＬ３
……第８行被演算子加算セールＣＬ８に入力させる。符
号化された出力は３ビットの信号として修正形ブースア
ルゴリズムにより演算された値が出力される。上記それ
ぞれの第１行乃至第８行被演算子加算セールは被乗数Ｘ
の値と修正形ブース符号器ＭＢＥから符号化された出力
値を各々演算して第１行被演算子加算セールＣＬ１から
演算された値は次の第２行被演算子加算セールＣＬ２か
ら演算された値と加える。この時、上記第２行被演算子
加算セールＣＬ２から演算された値は被乗数の値と修正
形ブース符号器ＭＢＥから符号化された出力値を予め演
算した値になる。
【０００５】このように、第１行被演算子加算セールＣ
Ｌ１の演算値と、第２行被演算子加算セールＣＬ２の演
算値と、第３行被演算子加算セールＣＬ２の演算値、…
…順で順次的に加えて高速加算器（Fast Adder；ＦＡ
Ｄ）に入力され、またそれの補数乗算のために第１行被
演算子加算セールＣＬ１、第２行被演算子加算セールＣ
Ｌ２……から最下位の２ビットとそれの補数を取るため
の２ビット、即ち各行当り４ビットが高速加算器ＦＡＤ
に入力されて高速加算器ＦＡＤから加算された値が被乗
数Ｘと乗数Ｙとを掛ける２ｎビットの乗算された値にな
る。このような並列乗算器では各行の出力がまっすぐに
次の行へ順次的に伝達されることを知ることができる。
乗算時間が入力ビットの数に比例して遅いので、高速の
乗算を求める応用分野では性能が大きく低下されて乗算
ビットの数が大きい程性能低下が大きい。従って、乗算
ビットの数が小さくて相対的に高速を求めないでチップ
面積が狭いべき場合ばかり第１図の並列乗算器が易く適
用されることができる制限を持っている。
【０００６】二番目のワラストリーを利用した並列乗算
器は計算時間の複数度が0(logn) で速いと言う特性にも
かかわらずチップ面積が大きくてその構造が不規則的と
言う原理的な問題点を持っている。従ってできるだけチ
ップ面積を狭くし、設計費用を低廉にしなければならな
い場合には困るようになる。また第６図で見るように一
般的なＮＭＯＳやＣＯＭＯＳ設計からセールの上げ数出
力は１ゲート遅延されて出力され、合出力は上げ数出力
を利用して次のゲート遅延後に合わせて２ゲート遅延後
に出力される特性を持つが、この時上げ数出力は合出力
が出力される時まで待機状態にあるようになる。即ち、
先に出力された上げ数出力が次の演算にまっすぐに計算
されないと言う問題点を持っている。第２図はこのよう
なワラストリーを使用する並列乗算器の全般的な構成を
示していて、第５図のＡはワラストリーの構造を示して
いる。上記した二種の並列乗算器の終りの計算段階は二
個の行を加える加算器である。従来の乗算器に利用する
Carry Lookahead 加算器を始めた加算回路はチップ面積
と速度の上相反された問題点を持っている。即ち、計算
時間を速く設計した加算器はチップ面積が大きく増加す
ることになる。従って小さいチップ面積で高速で加算を
遂行する効率的な高性能加算器が求められる。
【０００７】
【発明が解決しようとする課題】本発明の目的は乗算器
のチップ面積を減少させ、乗算時間を短縮して高速の並
列乗算を遂行することのできる修正形ブースアルゴリズ
ム，跳躍配列，修正形ワラストリーを使用する並列乗算
器を提供することにある。乗算器の乗算時間を短縮する
ために遅延時間の複雑度を 0（legn）とし、跳躍配列，
修正形ワラストリー構造，ハイブリットプリフィックス
加算器を使用して達成することができる。本発明の他の
目的は、乗算器構造の規則性（Regularity）を向上させ
てチップ面積を減少させ、製造が容易な並列乗算器を提
供することにある。乗算器構造の規則性向上は跳躍配列
及びハイブリッドプリフィックス加算器を使用すること
によって達成することができる。
【０００８】
【課題を解決するための手段】以下、本発明の好ましい
実施例を添付された図面によって詳細に説明する。第３
図は本発明による並列乗算器を示したダイアグラムであ
り、並列乗算器の全体的な構成が図示されている。本発
明は乗数Ｙのビット値を修正形ブースアルゴリズムで演
算して符号化された信号を出力させる修正形ブース符号
器ＭＢＥと、上記修正形ブース符号器ＭＢＥに連結され
被乗数Ｘの値と修正形ブース符号器ＭＢＥの符号化され
た信号を演算させて部分積を生成させて部分積を跳躍間
隔程ずつ移動させて加える跳躍配列ＳＡＰと、上記跳躍
配列ＳＡＰに連結され跳躍配列から出力された２真ビッ
トを高速で加算させる修正形ワラストリーＭＷＴと、上
記修正形ワラストリーＭＷＴに連結され修正形ワラスト
リーから演算されて出力された２行の値を加算させるハ
イブリッドプリフィックス加算器ＨＰＡとから構成され
る跳躍配列と修正形ワラストリーとを使用する並列乗算
器を特徴とする。 先ず、各々ｎビットの被乗数ｘと乗
数Ｙを並列乗算するために乗算の初期段階から修正形ブ
ースアルゴリズムを適用してn/2 個の部分積行を生成す
る。ここで、ｎは入力ビット数として第３図はｎが１６
の場合である。この時，修正形ブース符号器ＭＢＥは乗
数Ｙを受けて 3 ▲×▼（ n/2) 個の符号化された出力
を跳躍配列ＳＡＰに入力させる。跳躍配列ＳＡＰは被乗
数Ｘと修正形ブース符号器ＭＢＥの出力を受けて部分積
を生成させて演算した後その出力を修正形ワラストリー
ＭＷＴに入力させるようになる。
【０００９】上記で部分積を生成させる過程は第１図の
回路と同一である。特に、跳躍配列ＳＡＰはn/2 個の部
分積行を利用して n/log(n/2) 個で減少させる。跳躍配
列は0(logn) の計算速度を維持しながら乗算器構造の規
則性を向上させてチップ面積を小さくして設けが容易す
るようになる。そして跳躍配列ＳＡＰから生成された結
果を加えて２個の行で圧縮するために修正形ワラストリ
ーを使用する。修正形ワラストリーはセールの上げ数出
力の待期状態を除去することによって既存のワラストリ
ーより計算速度が速くなる。跳躍配列と修正形ワラスト
リーの各セールを正入力−負出力セールと負入力−正出
力セールで設けて相互交互に、配置することによって計
算速度を短縮させ，チップ面積を減少させる。終りに２
個の行を加えるための加算回路としてチップ面積が小さ
くて速度が速いハイブリッドプリフィックス加算器ＨＰ
Ａを使用する。
【００１０】本発明と配列を利用した並列乗算器とを比
較すればチップ面積は大きくなるが計算時間０（ｎ）は
０（logn）で顕著に短縮される。またワラストリーを利
用した並列乗算器と比較すれば跳躍配列と修正形ワラス
トリーの 0（2n2logn）から0(n2logn+2n2)で減少されて
全体的なチップ面積が小さくなり、計算時間は二つ共に
０（logn) であるが実用的な範囲（１２８ビット以下）
ではもっと速くなる。この回路にはｎビットの二つの数
を乗算するために修正形ブース符号器ＭＢＥ，跳躍配列
ＳＡＰ，修正形ワラストリーＭＷＴ及びハイブリッドプ
リフィックス加算器ＨＰＡが組合されて使用され、最終
的に２ｎビットの結果を出力するようになる。
【００１１】即ち，修正形ブースアルゴリズムを利用し
て乗数Ｙの各ビットを修正形ブース符号器ＭＢＥに入力
して (n/2)▲×▼３個の符号化された出力線を発生させ
る。ｉ番目の行の３個の符号化された出力信号は次の通
りに求められる。次に示す式から″’″は−として論理
否定ＮＯＴを示す。 ONEi=y2i▲＋▼ y2i-1 TWOi=(y2i+1)'・y2i・y2i-1 + y2i+1・(y2i)'・(y2i-1)' NEGi=y2i+1((y2i)'+(y'2i-1)') ここで、ｉの範囲は 0≦ i≦n/2-1 であり、y-1 の値は
０である。３個の出力線当一つの部分積行を生成するよ
うになるので、修正形ブース符号器の出力線とｎ個の被
乗数を部分積を生成することができるそれぞれの被演算
子加算セールに入力してn/2 個の部分積行を生成する。
ｉ番目の部分積行のｊ番目のビットは次の通りに求めら
れる。 Pi,j=(ONEi・xj + TWOi・xj-1)▲＋▼NEGi ここで、ｉの範囲は0 ≦i ≦n/2-1 であり，ｊの範囲は
0≦ｊ≦n 、x-1 の値は０であり、ｘｎは符号拡張とし
てその値はｘｎ−１と同じである。
【００１２】このように求められた部分積Ｐｉ，ｊは行
を示す添字ｉが０から１ずつ増加することによってその
行の部分積などが左側に２ビットずつ移動（shift)され
て列を示す添字ｊの値が２ずつ増加するようになる。n/
2個の部分積行は跳躍配列ＳＡＰを使用してn/log(n/2)
個で減縮される。第３図からの跳躍配列の構成が第４図
に示している。n/2 個の部分積行を演算する跳躍配列Ｓ
ＡＰは第１行被演算子加算セールＣＬ１１，第２行被演
算子加算セールＣＬ１２…第８行被演算子加算セールＣ
Ｌ１８から構成され，第１行被演算子加算セールＣＬ１
１は３間ずつ跳躍されて第４行被演算子加算セールＣＬ
１４と演算処理され，第２行被演算子加算セールＣＬ１
２は３間ずつ跳躍されて第５行被演算子加算セールＣＬ
１５と演算処理される順でそれぞれの被演算子加算セー
ルは３間ずつ跳躍されて演算されるように構成する。
【００１３】上記跳躍配列ＳＡＰは既存の配列を変形さ
せたもので、各セールは全加算器とから構成される。跳
躍配列からの計算時間を部分積行数の代数値 (log(n/
2)）に比例するように設定するために跳躍間隔はn(2log
(n/2))で定められる。n/2 個の部分積行は n/(2log(n/
2))個ずつ一つの群group を形成するようになりみんなl
og(n/2)個の群を形成する。初めの３個の群は全加算器
セールで一時に加えるので跳躍の回路はlog(n/2)-3で跳
躍配列からの計算時間はlog (n/2)-2 である。跳躍配列
上で上位群の各セールの上げ数出力と合出力はまっすぐ
に次の群の対応される行で入力される。この時上げ数出
力は一位（Weight）高いセールに入力される。跳躍配列
からのｉ番目行ｊ番目列の全加算器セールの上げ数出力
Ｃｉ，ｊと合出力Ｓｉ，ｊは次のように求められる。 Ci,j=fc(Pi,j,Si-n/2log(n/2),j,Ci-n/2log(n/2),j-1) Si,j=fs(Pi,j,Si-n/2log(n/2),j,Ci-n/2log(n/2),j-1)
【００１４】ここでfcとfsはそれぞれの全加算器の上げ
数出力と合出力を求める関数であり，３個の因子はそれ
ぞれの被乗数，仮数，前位から伝達された上げ数を示
す。これらの３因子間には交換法則（Commutative Law)
が成立する。ｉの範囲はn/log(n/2)≦ i≦n/2-1,j の範
囲は2i≦j ≦ 2i+n であり、０番目行から (n/log(n/2)
-1) 番目行間の範囲即ち，0 ≦i ≦ n/log(n/2)-1 の範
囲ではCi,j=0,Si,j=Pi,jで定義する。ｉとｊ値の範囲を
脱けて定義されない Pi,j,Si,j,Ci,j は存在しない値で
あり、０でみなされることができる。跳躍配列から出力
されたn/log(n/2)個のビット行は修正形ワラストリーに
入力されて２個の行で減縮される。修正形ワラストリー
はセールの上げ数出力待機状態を除去することによって
既存のワラストリーより計算速度が速い。第７図および
第８図から分るようにＣＭＯＳ設計で全加算器セールの
上げ数出力は１ゲート遅延後に出力されて合出力は上げ
数出力を利用してその次のゲート遅延後に合わせて２ゲ
ート遅延後に出力される特性を持つが，既存のワラスト
リーから上げ数出力は合出力が出力される時まで待機状
態にあるようになる。このような上げ数出力の待機状態
を除去して計算速度を短縮させるために本発明は修正形
ワラストリーＭＷＴから先き出力された上げ数出力を合
出力が出力される時まで待機させないでまっすぐに次の
セールに入力することによってトリーでの全体的な計算
時間を短縮させる。この時それぞれの全加算器セールは
次に説明するように，正入力−負出力セールと負入力−
正出力セールを交互に配置する。修正形ワラストリーの
一つの例が第６図に図示されていて，修正形ワラストリ
ーは既存のワラストリーとほとんど同一なチップ面積を
持ちながらも計算時間が速い。
【００１５】一般的なワラストリーでは第５図のように
構成される。跳躍配列から演算された演算値Ｐ０〜Ｐ８
は全加算器１１．２１．３１に入力される。全加算器１
１．２１，３１から加算された結果の上げ数Ｃ及び合Ｓ
は各々次の段階の全加算器４１，４２に入力されて加算
される方式で全加算器４３．４４を通って２ビットの演
算出力が発生される。第２図は従来に修正形ブースアル
ゴリズムとワラストリーを使用した並列乗算器を示した
ダイアグラムであり、ここで使用されたワラストリーの
構造は第５図と同じ構造を持っているが全加算器では一
般的に正入力−正出力セールを使用する。全加算器４４
の最終上げ数Ｃ及び合Ｃは高速加算器ＦＡＤで演算され
て乗算された値が出力される。全加算器でＦＡｐｎは正
入力−負出力セールを示して，ＦＡｎｐは負入力−正出
力のセールを示す。
【００１６】第６図はこの発明による修正形ワラストリ
ーの構造を示しているもので，跳躍配列ＳＡＰから演算
された演算値Ｐｏ〜Ｐ８が入力される全加算器６１．７
１．８１と，上記全加算器６１．７１，８１の出力側に
連結され全加算器６１．７１，８１で加算された値の上
げ数Ｃを加算させる全加算器９１と、上記全加算器６
１，７１，８１の出力側に連結され全加算器６１．７
１．８１で加算された合Ｓなどを加算させる全加算器９
２と、上記全加算器９１．９２の出力側に連結され全加
算器９１の合Ｓと全加算器９１，９２の上げ数Ｃを加算
させる全加算器９３と、全加算器９２．９３の出力側に
連結され全加算器９３の上げ数Ｃと全加算器９２．９３
の合Ｓを加算させる全加算器９４とから構成される。
【００１７】この回路では上げ数Ｃは上げ数だけ加算す
る全加算器に入力され合Ｓは合Ｓを加算する全加算器を
使用して加算されるようにすることによって待機状態が
発生されることを防止することができる。ここで跳躍配
列と修正形ワラストリーの各セールは基本的に全加算器
である。上記並列乗算器ではこのセールを正入力−負出
力セールと負入力−正出力とから構成してそれぞれのセ
ールを交互に配置することによってセールからの遅延時
間を短縮させてチップ面積を減少させる。各セールをこ
のように構成すると、セール出力部の反転器（Inverte
r) を除去するようになり各セールから１ゲート遅延ず
つ速くなりゲート数は減少するようになる。全加算器の
正入力−負出力セールの論理式は， Cout'=(Cin(a+b)+a ・b)' sum'=(Cout'(a+b+Cin)+a・b ・Cin)' で表示され，第７図は上記式をＣＭＯＳ回路とから構成
したものである。また負入力−正出力セールの論理式
は、 Cout=((Cin'+a'・b') ・(a'+b'))' Sum=((Cout+a'+b'+Cin')・(a'+b'+Cin'))' で示すことができる。第８図はこれをＣＯＭＯＳ回路と
構成したものである。ここで、ａ，ｂ，Cin は入力信号
であり，特にCin は前位（Weight) から伝達される上げ
数入力である。
【００１８】乗算器の最終段階の加算を効率的に遂行す
るためにハイブリッドプリフィックス加算器ＨＰＡを使
用する。ハイブリッドプリフィックス加算器はチップ面
積が小さくて計算速度が速い優秀な性能の加算器として
これを本並列乗算器に適用することによって乗算器全体
の性能を向上させる。各セールの論理的機能は次の通り
である。 i)Pgセール (Pi,1)'=(ai+bi)' (gi,1)'=(ai ・bi)' ii)bp セール (Pj,2k+1)'=(Pi,2k ・Pj,2k)' (gj,2k+1)'=(Pj,2k ・gi,2k+gj,2k)' iii)bnセール Pj,2k=((Pi,2k-1)'+(Pj,2k-1)')' Pj,2k=((Pj,2k-1)'+(gi,2k-1)'(gj,2k-1)')' iv) ホワイト（white)セール Pi,k=(Pi,k-1') gi,k=(gi,k-1') V)サム（sum)セール Si=((Ci+(pi,1')'・(Ci-1)')((gi,1)'+(Ci-1)'))'
【００１９】第７図は上記式を表したハイブリッドプリ
フィックス加算器の構成を示していて，１６ビットの二
つの数ａ１６，ａ１５，…，ａ１，ａ１６，ａ１５，
…，ｂ１を加えて結果Ｓ１７，Ｓ１６，…，Ｓ１を求め
るようになる。ｐとｇからの２個の下部添字は各々第７
図からの行と列を示して，ａｉ，ｂｉ，ｃｉ，ｓｉは各
々ｉ番目の被仮数，仮数，上げ数，合を表す。上記した
それぞれのセールはＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタとして回路を構成して上記式が演算処理さ
れるようにすることができ，上記したハイブリッドプリ
フィックス加算器はIEEE INTERNATIONAL CONFERENCEON
COMPUTER DESIGN学術誌に１９８７年８月に″VLSI Desi
gn of High-Speed,Low-Area Addition Circutry″で本
発明と同一な発明者が発表したことがある。本発明では
最終段階の上げ数及び合の出力をハイブリッドプリフィ
ックス加算器ＨＰＡを使用して迅速に処理してより速い
演算効果を得ることができる（これに対する具体的な説
明は上記IEEE誌を参照要）。
【００２０】本発明の並列乗算器は配列を利用した並列
乗算器と比較してチップ面積は大きいが、計算時間が 0
(n) から0(logn) で顕著に短縮される。現在まで一番速
い並列乗算アルゴリズムで知らせたワラストリーを利用
した並列乗算器と比較して見れば、跳躍配列と修正形ワ
ラストリーのチップ面積が既存ワラストリーの0（2n2lo
gn)から 0（n2logn+2n2) で減少されて全体的なチップ
面積が小さくなり、計算時間は二つ共に０(logn)である
が実用的な範囲（１２８ビット以下）ではワラストリー
を利用した並列乗算器より速くて次のような効果を得る
ことができる。
【００２１】
【発明の効果】１）並列乗算器の加算時間の複雑度（Co
mplexity ）が0(logn) の速い乗算を遂行する。乗算器
構造の規則性（Reguiarity) が向上され、チップ面積が
減少して計算が容易して設計費用が減少する。 ２）跳躍配列の開発で0(logn) の計算時間を維持しなが
ら相当な規則性を持つようになりチップ面積が減少し設
計が容易する。 ３）修正形ワラストリーの開発で全加算器セールの上げ
数出力待機状態を除去して既存ワラストリーより計算時
間が短縮される。 ４）ハイブリッドプリフィックスの加算器の使用で計算
時間が速くて規則的な構造を持ってチップ面積が小さ
い。 ５）正入力−負出力セールと負入力−正出力セールの交
互配置でセールからの遅延時間を短縮させセールのゲー
ト数減少でチップ面積が減少する。 ６）配列を利用した並列乗算器と比較してチップ面積は
大きいが計算時間が0〓（ｎ）から 0(logn)で顕著に短
縮される。またワラストリーを利用した並列乗算器と比
較して跳躍配列と修正形ワラストリーのチップ面積が既
存ワラストリーの0(2n2logn) から 0(n2logn+2n2)で減
少されて全体的なチップ面積が小さくなり、計算時間は
二つ共に 0(logn)であるが実用的な範囲（１２８ビット
以下）ではもっと速い。 ７）究極的に性能が優秀な並列乗算器が開発され、付随
的に高性能の多数被演算子加算回路が開発される。 ８）各種並列乗算器，コンピュータ演算装置ＡＬＵ，フ
ァックシミリＦＡＸ、信号処理，行列演算及び特殊目的
用チップなどの応用分野にこの発明の並列乗算器を効果
的に応用することによって全体的なシステムの性能向上
を期することができる。
【図面の簡単な説明】
【図１】従来に修正形ブースアルゴリズムを使用する配
列式並列乗算器を示したダイアグラムである。
【図２】従来に修正形ブースアルゴリズムとワラストリ
ーとを使用する並列乗算器を示したダイアグラムであ
る。
【図３】本発明による並列乗算器を示したダイアグラム
である。
【図４】本発明による跳躍配列状態を示したダイアグラ
ム
【図５】ワラストリーの構造を示したダイアグラムであ
り、一般的なワラストリーの構造を示すものである。
【図６】ワラストリーの構造を示したダイアグラムであ
り、本発明による修正形ワラストリーの構造である。
【図７】本発明による全加算器ＬＭＯＳセールを示した
回路図であり、正入力−負出力セールを示した回路であ
る。
【図８】本発明による全加算器ＣＭＯＳセールを示した
回路図であり、負入力−正入力を示した回路である。
【図９】本発明による並列乗算器で終りの演算時使用さ
れるハイブリッドプリフィックス加算器である。
【符号の説明】
Ｘ 被乗数 Ｙ 乗数 Ｃ 上げ数 Ｓ 合 ＣＬ１，ＣＬ１１ 第１行被演算子加算セール ＣＬ２，ＣＬ１２ 第２行被演算子加算セール ＣＬ３，ＣＬ１３ 第３行被演算子加算セール ６１，７１，８１，Ｐ１，Ｐ２，Ｐ３ 全加算器 ＭＢＥ 修正形ブース符号器 ＨＰＡ ハイブリッドプリフィックス加算器 ＳＡＰ 跳躍配列 ＭＷＴ 修正形ワラストリー ＦＡＤ 高速加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モー、 サン マン 大韓民国 ソウル市 クウアナク−ク シ リム 12−ドン 610−415

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 乗数Ｙのビット値を修正形ブースアルゴ
    リズムで演算して符号化された信号を出力させる修正形
    ブース符号器ＭＢＥと、 上記修正形ブース符号器ＭＢＥに連結され被乗数Ｘの値
    と修正形ブース符号器ＭＢＥの符号化された信号を演算
    させて部分積を生成させて、部分積を跳躍間隔程ずつ移
    動させて加える跳躍配列ＳＡＰと、 上記跳躍配列ＳＡＰに連結され跳躍配列から出力された
    ２真ビットを高速で加算させる修正形ワラストリーＭＷ
    Ｔと、 上記修正形ワラストリーＭＷＴに連結されて修正形ワラ
    ストリーで演算されて出力された二つの行の値を加算さ
    せるハイブリッドプリフィックス加算器ＨＰＡとから構
    成された跳躍配列と修正形ワラストリーとを使用する並
    列乗算器。
  2. 【請求項２】 跳躍配列ＳＡＰは、n/2 個の部分積行を
    n/log(n/2)個で減縮するために多数の被演算子加算を遂
    行する第１行被演算子加算セールＣＬ１１乃至第８行被
    演算子加算セールＣＬ１８とから構成され、上記各々の
    第１行乃至第８行被演算子加算セールＣＬ１１〜ＣＬ１
    ８はn/(2log(n/2)) 間隔で跳躍されて次の行の被演算子
    加算セールＣＬ３〜ＣＬ１８と演算処理されるように構
    成された請求項１記載の跳躍配列と修正形ワラストリー
    とを使用する並列乗算器。
  3. 【請求項３】 修正形ワラストリーＭＷＴは跳躍配列Ｓ
    ＡＰから演算された演算値Ｐ０〜Ｐ８が入力される全加
    算器６１、７１、８１と、 上記全加算器６１、７１、８１の出力側に連結され全加
    算器６１、７１、８１から加算された値の上げ数Ｃを加
    算させる全加算器９１と、 上記全加算器６１、７１、８１の出力側に連結され全加
    算器６１、７１、８１から加算された合Ｓを加算させる
    全加算器９２と、 上記全加算器９１、９２の出力側に連結されて全加算器
    ９１の合Ｓと全加算器９１、９２の上げ数Ｃを加算させ
    る全加算器９３と、 全加算器９２、９３の出力側に連結され全加算器９３の
    上げ数Ｃと全加算器９２、９３の合Ｓを加算させる全加
    算器９４とから構成された請求項１記載の跳躍配列と修
    正形ワラストリーとを使用する並列乗算器。
  4. 【請求項４】 ハイブリッドプリフィックス加算器ＨＰ
    Ａはpgセール、bpセール、bnセール、ホワイトセール、
    サムセールを包含し、次のような式を満足する回路から
    構成された請求項１記載の跳躍配列と修正形ワラストリ
    ーとを使用する並列乗算器。 ｉ）Pgセール (Pi,1)'=(ai+bi)' (gi,1)'=(ai・bi)' ii）bp セール (pj,2k+1)'=(pi,2k・pj,2k)' (gj,2k+1)'=(pj,2kgi,2k+gj,2k)' iii ）bnセール pj,2k=((pi,2k-1)'+(pj,2k-1)')' pj,2k=((pj,2k-1)'+(gi,2k-1)'(gj,2k1)')' iv）ホワイトセール pi,k=(pi,k-1)' gi,k=(gi,k-1)' Ｖ）サムセール Si=((Ci+Pi,1)'・(Ci-1)')((gi,1+(Ci-1))')'
  5. 【請求項５】 跳躍配列ＳＡＰの跳躍間隔はn/(2log(n/
    2))であり、n/2 個の部分積行は n/(2log(n/2))個ずつ
    一つの群を形成させるように構成して跳躍回数は log(n
    /2)-3 であり、跳躍配列の計算時間はlog(n/2)-2になる
    ようにした請求項１又は２記載の跳躍配列と修正形ワラ
    ストリーとを使用する並列乗算器。
  6. 【請求項６】 修正形ワラストリーＭＷＴは跳躍配列Ｓ
    ＡＰの演算値を加算する全加算器６１、７１、８１と、
    位上げ数Ｃを加算する全加算器９１と、合Ｓを加算する
    全加算器９２と、演算後始末段階の全加算器９３、９４
    とから構成され、上記全加算器９１、９２、９４は負入
    力−正出力のセールから構成し、上記全加算器６１、７
    １、８１、９３は、正入力−負出力セールから構成した
    請求項３記載の跳躍配列と修正形ワラストリーとを使用
    する並列乗算器。
  7. 【請求項７】 全加算器で使用される正入力−負出力セ
    ールは次の式を満足するＣＭＯＳトランジスタから構成
    された請求項６記載の跳躍配列と修正形ワラストリーと
    を使用する並列乗算器。 Cout'=(Cin(a+b)+a・b)' Sum'=(Cout'(a+b+Cin)+a・b・Cin)'
  8. 【請求項８】 全加算器で使用される負入力−正入力セ
    ールは次の式を満足するＣＯＭＯＳトランジスタから構
    成された請求項６記載の跳躍配列と修正形ワラストリー
    とを使用する並列乗算器。 Cout=((Cin'a'・b')・(a'+b'))' Sum=((Cout+a'・b'・Cim')・(a'+b'+Cim')'
  9. 【請求項９】 乗数Ｙのビット値を修正形ブースアルゴ
    リズムで演算して符号化された信号を出力させる修正形
    ブース符号器ＭＢＥと、 上記修正形ブース符号器ＭＢＥに連結され被乗数Ｘの値
    と修正形ブース符号器ＭＢＥの符号化された信号を演算
    させて部分積を生成させ部分積を跳躍間隔程ずつ移動さ
    せて加える跳躍配列ＳＡＰと、 上記跳躍配列ＳＡＰに連結され跳躍配列から出力された
    ２真ビットを高速で加算させる修正形ワラストリーＭＷ
    Ｔと、 上記修正形ワラストリーＭＷＴに連結され修正形ワラス
    トリーから演算させて出力された二行の値を加算させる
    ハイブリッドプリフィックス加算器ＨＰＡとから構成さ
    れた跳躍配列と修正形ワラストリーとを使用する並列乗
    算器。
  10. 【請求項１０】 ハイブリッドプリフィックス加算器Ｈ
    ＰＡが一般的な高速加算器で使用される請求項９記載の
    跳躍配列と修正形ワラストリーとを使用する並列乗算
    器。
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