JPH03245400A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、一般に半導体メモリ装置に関し、特に、欠
陥メモリセルを含む欠陥メモリセル列を別のメモリセル
列と電気的に置換するための冗長回路機能を有する半導
体メモリ装置に関する。

［従来の技術］ 半導体メモリ装置の高集積化が進行するにつれ、メモリ
セルにおける欠陥の発生頻度が増加している。欠陥の発
生原因として、主に製造プロセスにおける不具合か指摘
される。たとえば、１メガビツトの記憶容量を有する半
導体メモリ装置において、わずかに１つのメモリセルに
おいて欠陥が発生したとする。これに何ら対策を施さな
いと、残りのメモリセルに欠陥が存在しなくても、その
メモリ装置は不良品として扱われねばならない。このこ
とは製造効率、すなわち歩留りが低下することを意味す
る。歩留りの低下を改善するために、メモリ装置内に冗
長回路を設ける方法が知られる。

メモリ装置内に冗長回路が設けられたとき、たとえば欠
陥メモリセルを含んでいる欠陥メモリセル列が別の予備
メモリセル列と電気的に置換される。

電気的に置換するために、予備メモリセル列、予備ワー
ド線、および予備デコーダなどが予めメモリ装置内に準
備される。

欠陥メモリセルの存在を発見するために、半導体メモリ
装置についていくつかの出荷前の検査が行なわれる。そ
の検査の結果、欠陥メモリセルの存在が検出されたとき
、その欠陥メモリセルを含んでいる欠陥メモリセル列が
予備のメモリセル列と電気的に置換される。その置換を
実現するために、予め半導体メモリ装置内に準備されて
いるヒユーズのうち、成る適当なヒユーズが遮断される
。

ヒユーズの切断方法として、レーザ光の使用によりヒユ
ーズを切断するレーザトリマ装置の利用や、ヒユーズに
大電流を流すことによりそのヒユーズを溶断させる方法
が知られる。このヒユーズの切断方法は、特にこの発明
に関係しないので、説明が省略される。

第２図は、従来のダイナミックランダムアクセスメモリ
（以下ｒＤＲＡＭＪという）の回路図である。第２図を
参照して、各ビット線ＢＬおよびＢＬにメモリセルＭＣ
が接続される。ビット線ＢＬおよびＢＬの間にセンスア
ンプ５０が接続される。センスアンプ５０の活性化は、
ＮＭＯＳトランジスタ１１１およびＰＭＯＳトランジス
タ１２のオンにより行なわれる。ビット線対ＢＬおよび
ＢＬとＩ１０線対２３との間にＮＭＯ３）ランジスタ１
５および１６が接続される。トランジスタ１５および１
６は、列デコーダ４０の出力信号に応答して動作する。

各メモリセルＭＣ内に設けられたスイッチングトランジ
スタは、行デコーダ３の出力信号に応答して動作する。

列デコーダ４０は、列アドレス信号ＣＡｉ、　　Ｃ答し
て動作する。すなわち、列デコーダ４０内に設けられた
ＮＯＲゲート４１および４２が、これらのアドレス信号
に応答してメモリセル列を選択するための信号Ｙ１およ
びＹ２を発生する。列デコーダ４０内にこの列デコーダ
４０を不能化するためのヒユーズ４４が設けられる。

ビット線をプリチャージするためのプリチャージ電圧発
生回路６が設けられる。プリチャージ電圧Ｖ’ＢＬは、
ビット線ＢＬおよびＢＬに接続されたＮＭＯ５）ランジ
スタ１３および１４を介してビット線対に与えられる。

トランジスター３および１４は、イコライズ信号ＥＱに
応答して動作する。

第３図は、第２図に示したＤＲＡＭの動作を説明するた
めのタイミング図である。第２図および第３図を参照し
て、次にＤＲＡＭの動作についてａ　明する。最初は、
高レベルのイコライズ信号ＥＱが与えられているので、
トランジスター３および１４がオンしている。したがっ
て、ビット線対ＢＬ、ＢＬがプリチャージ電圧ＶＢＬに
もたらされる。次に、行アドレスストローブ信号ＲＡＳ
が立下がった後、信号ＥＱも立下がる。トランジスタ１
３および１４が信号ＥＱ’に応答してオフするので、ビ
ット線対ＢＬ、ＢＬがフローティング状態にもたらされ
る。信号ＥＱの立下がりとほぼ同時に、ワード線ＷＬの
電圧が行デコーダ３により立上げられる。したがって、
ビット線ＢＬおよびＢＬの間に微小な電位差が生じる。

センスアンプ活性化信号Ｓｎが立上がり、信号Ｓｐが立
下がるので、センスアンプ５０が活性化される。ビット
線対に生じた微小な電位差がセンスアンプ５０によって
増幅される。この後、列デコーダ４０から高レベルの信
号Ｙ１が出力されるので、センスアンプ５０により増幅
された電圧がＩ１０線対２３に与えられる。このＩ１０
線対２３に与えられた電圧は、メモリセルから読出され
たデータ信号として外部に出力される。

再び第２図を参照して、列デコーダ４０は、列アドレス
信号に応答して２つのビット線対を選択することが指摘
される。すなわち、ＮＯＲゲート４１が高レベルの信号
Ｙ１を出力するとき、上方の２つのビット線対が選択さ
れる。ＮＯＲゲート４２が高レベルの信号Ｙ２を出力す
るとき、下方の２つのビット線対が選択される。しかし
ながら、これら４つのビット線対のいずれかに接続され
たメモリセルＭＣにおいて欠陥が発生したとき、４つの
ビット線対のいずれもが列デコーダ４０により選択され
なくなる。すなわち、列デコーダ４０内に設けられたヒ
ユーズ４４が接続されるので、ノード４３が高レベルに
もたらされる。したがって、各ＮＯＲゲート４１および
４２がそれぞれ低レベルの信号Ｙ１およびＹ２を出力す
る。その結果、トランジスタ１５ないし２２かオフする
ので、ビット線対の増幅された電圧がＩ１０線対２３お
よび２４に与えられない。その結果、欠陥メモリセルが
含まれているメモリセル列へのアクセスが不６■能とな
る。この４つのビット線対へのアクセスに代えて、別に
準備されている４つの予備のビット線対かアクセスされ
る。

［発明か解決しようとする課題］ 第４図は、メモリセルＭＣＩにおける欠陥の発／Ｉｔを
示す回路図である。欠陥の一例として、ワード線ＷＬＩ
とビット線ＢＬとの間か異物により電気的に接続される
場合か示される。この異物の例として、半導体メモリ装
置の製造環境におけるごみや、エツチング工程における
残・留物などが挙げられる。。その結果、ワード線ＷＬ
Ｉとビット線ＢＬとの間が、抵抗成分２つにより接続さ
れることになる。

メモリセルＭＣＩが選択されないとき、行デコーダ３が
低レベルの信号をワード線ＷＬＩに与える。すなわち、
ワード線ＷＬＩを駆動するためのトランジスタ３２が信
号Ｓ１に応答してオンし、ワード線ＷＬＩが低レベルに
もたらされる。ワード線ＷＬＩとビット線ＢＬとの間に
抵抗成分２９が接続されているので、ビット線ＢＬの電
位が徐々に低下する。すなわち、ビット線ＢＬの電位が
ワード線ＷＬＩおよびトランジスタ３・２を介して接地
に接続される。このことは次のような問題を引き起こす
。

第５図は、メモリセルの欠陥により引き起こされる異常
の読出動作を説明するタイミング図である。メモリセル
内に第４図に示したような欠陥が存在するとき、次のよ
うな読出誤りが生じる。すなわち、ビット線ＢＬが第４
図に示したように抵抗成分２つ、ワード線ＷＬＩおよび
トランジスタ３２を介して接地に接続されるので、ビッ
ト線のためのプリチャージ電圧Ｖａｔが第５図の矢印Ｐ
により示すように徐々に低下される。特に、スタンバイ
期間が長いとき、この低下が著しい。プリチャージ電圧
ＶａＬの低下に伴い、イコライズされたビット線対ＢＬ
およびＢＬの電位も低下される。その結果、ビット線対
ＢＬおよびＢＬ間に生じた微小電圧がセンスアンプによ
り増幅されるとき、ビット線ＢＬの電位が立上がるのに
より長い時間を要する。すなわち、第５図に示したよう
に、センスアンプが信号ＳｎおよびＳｐにより活性化さ
れた後（時刻ｔ　Ｏ）、ビット線対ＢＬおよびＢＬの電
圧差が所定のレベルに達するまで（時刻ｔ２）に長い時
間Ｔを要する。したがって、第２図に示した列デコーダ
４０が高レベルの信号Ｙ１を出力したとき（時刻ｔ１）
、ビット線ＢＬおよびＢＬ間に十分な電圧差が得られな
い（図ではΔＶ）。その結果、従来の半導体メモリ装置
において、欠陥メモリセルの存在により引き起こされる
読出誤りが発生していた。

この発明は、上記のような課題を解決するためになされ
たもので、半導体メモリ装置において、欠陥メモリセル
の存在により引き起こされる続出誤りの発生を防ぐこと
を目的とする。

［課題を解決するための手段］ この発明に係る半導体メモリ装置は、各々がメモリセル
に接続された複数のビット線と、アドレス信号に応答し
て、ビット線を介してメモリセルにアクセスする複数の
アクセス手段と、ビット線に接続されたメモリセルが欠
陥を有するとき、その欠陥メモリセルにアクセスするア
クセス手段を不能化する不能化手段と、複数のビット線
をプリチャージするためのプリチャージ電圧を発生する
手段と、プリチャージ電圧発生手段と各ビット線との間
にそれぞれ接続され、前記プリチャージ電圧発生手段と
各ビット線との接続を選択的に遮断する複数の遮断手段
とを含む。

［作用コ この発明における半導体メモリ装置では、ブリ０ チャージ電圧発生手段と各ビット線との間にそれぞれ接
続された複数の遮断手段のうち、欠陥メモリセルの位置
に応じて特定の遮断手段によりプリチャージ電圧発生手
段とその特定のビット線との間の接続が遮断される。そ
の結果、欠陥メモリセルの存在によるプリチャージ電圧
発生手段への悪影響の伝達が防がれるので、所望のプリ
チャージ電圧レベルがビット線に供給される。したかっ
て、メモリセルにストアされたデータ信号が正確に読出
される。

［発明の実施例］ 第１図は、この発明の一実施例を示すＤＲＡＭの回路図
である。第２図に示した従来のＤＲＡＭと比較すると、
第１図に示しＤＲＡＭでは、４つのビット線対ごとに接
続された電気ヒユーズ２５および２６が新たに設けられ
る。各ヒユーズ２５および２６を介して、プリチャージ
電圧発生回路６により発生されたプリチャージ電圧ＶＢ
Ｌが各４つのビット線対に供給される。

列デコーダ４０により選択される４つのビット１ 線対に接続されたメモリセルのうち、少なくとも１つの
メモリセルが欠陥を有するとき、列デコーダ４０山のヒ
ユーズ４４が遮断される。したがって、列デコーダ４０
が高レベルの信号Ｙ１およびＹ２を出力するので、トラ
ンジスタ１５ないし２２がオフする。これに加えて、ヒ
ユーズ２５もまた切断される。その結果、欠陥メモリセ
ルが接続されたビット線とプリチャージ電圧発生回路６
との間の接続が物理的に遮断される。したがって、第４
図に示したような欠陥、すなわちワード線とビット線と
の間が成る異物により電気的に接続されても、プリチャ
ージ電圧ＶＢＬの低下が引き起こされない。したがって
、第５図において矢印Ｐにより示したプリチャージ電圧
ＶＢＬの低下が防がれ、第３図に示す正常な読出動作が
行なわれる。

第１図に示した実施例において示したように、プリチャ
ージ電圧発生回路６側に設けられるヒユーズ２５は、ヒ
ユーズ４４によりアクセスが不能化されるビット線対の
数に対応して設けることが好ましい。その理由は、アク
セスされることのな２ いビット線対をプリチャージ電圧発生回路６がら物理的
に切り離すことが望ましいからである。

上記の説明では、ワード線とビット線との間が光物によ
り電気的に接続される場合について説明がなされた。こ
れに加えて、ビット線と接地との間またはビット線と電
源（Ｖｃｃ）との間が異物により接続される場合につい
ても、この発明を適用することができる。すなわち、第
１図に示したようなヒユーズ２５および２６を設けるこ
とにより、これらの場合においても同様に読出誤りの発
生を防ぐことができる。

さらには、プリチャージ電圧ＶＢＬの低下が防がれるの
で、第１図に示したセンスアンプ５０によるビット線対
ＢＬおよびＢＬ間の電圧差の増幅が短時間で行なわれる
。すなわち、ビット線が短時間で立上がるので、列デコ
ーダ４０が高レベルの信号Ｙ１を発生し゛たとき、セン
スアンプ５０により増幅されたビット線ＢＬおよびＢＬ
間の電圧が所定のレベルに確立されている。その結果、
メモリセルにストアされたデータ信号が正しく読出３ される。

［発明の効果］ 以上のように、この発明によれば、プリチャージ電圧発
生手段と各ビット線との接続を選択的に遮断する複数の
遮断手段を設けたので、欠陥メモリセルの存在により読
出誤りが引き起こされない半導体メモリ装置が得られた
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すＤＲＡＭの回路図
である。第２図は、従来のＤＲＡＭの回路図である。第
３図は、第２図に示したＤＲＡＭの動作を説明するため
のタイミング図である。第４図は、メモリセルにおける
欠陥の発生を示す回路図である。第５図は、メモリセル
の欠陥により引き起こされる異常の読出動作を説明する
タイミング図である。 図において、３は行デコーダ、６はプリチャージ電圧発
生回路、２５．２６はヒユーズ、４０は列デコーダ、４
４はヒユーズ、５０はセンスアンプである。 ４

Claims (1)

1. 【特許請求の範囲】 欠陥メモリセルを含む欠陥メモリセル列を別のメモリセ
   ル列と電気的に置換するための冗長回路機能を有する半
   導体メモリ装置あって、 各々がメモリセルに接続された複数のビット線と、 アドレス信号に応答して、ビット線を介してメモリセル
   にアクセスする複数のアクセス手段と、ビット線に接続
   されたメモリセルが欠陥を有するとき、その欠陥メモリ
   セルにアクセスするアクセス手段を不能化する不能化手
   段と、 前記複数のビット線をプリチャージするためのプリチャ
   ージ電圧を発生する手段と、 前記プリチャージ電圧発生手段と各ビット線との間にそ
   れぞれ接続され、前記プリチャージ電圧発生手段と各ビ
   ット線との接続を選択的に遮断する複数の遮断手段とを
   含む、半導体メモリ装置。