FR2823009A1 - Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor - Google Patents
Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor Download PDFInfo
- Publication number
- FR2823009A1 FR2823009A1 FR0104436A FR0104436A FR2823009A1 FR 2823009 A1 FR2823009 A1 FR 2823009A1 FR 0104436 A FR0104436 A FR 0104436A FR 0104436 A FR0104436 A FR 0104436A FR 2823009 A1 FR2823009 A1 FR 2823009A1
- Authority
- FR
- France
- Prior art keywords
- semiconductor
- gate
- grid
- source
- pillar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01314—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of Ge, C or of compounds of Si, Ge or C contacting the insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01326—Aspects related to lithography, isolation or planarisation of the conductor
- H10D64/0133—Aspects related to lithography, isolation or planarisation of the conductor at least part of the entire electrode being a sidewall spacer, being formed by transformation under a mask or being formed by plating at a sidewall
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Le transistor vertical comporte sur un substrat semiconducteur, un pilier vertical 5 incorporant à son sommet l'une des régions de source et de drain, l'autre des régions de source et de drain étant située dans la substrat à la périphérie du pilier, une couche de diélectrique de grille 7 située sur les flancs du pilier et sur la surface supérieure du substrat, et une grille semiconductrice s'appuyant sur la couche de diélectrique de grille. La grille comporte un bloc semiconducteur possédant une première région 800 s'appuyant sur la couche de diélectrique de grille 7, et une deuxième région 90 située en regard de parties au moins des régions de source et de drain, et séparée de ces parties des régions de source et de drain par des cavités diélectriques 14S, 14D.
Description
<Desc/Clms Page number 1>
Procédé de fabrication d'un transistor vertical à grille isolée à faible recouvrement de la grille sur la source et sur le drain, et circuit intégré comportant un tel transistor.
L'invention concerne les circuits intégrés et plus particulièrement les transistors verticaux à grilles isolées.
L'invention s'applique notamment mais non exclusivement aux circuits de logique rapide ainsi qu'aux circuits radiofréquence. Plus généralement, l'invention trouve une application dans les technologies inférieures à 0,07 micron.
Le transistor vertical est un dispositif permettant de contourner les limites du transistor MOS dit"plan" ("planar"), de longueur inférieure à 0,1 micron. Son corps de conduction est constitué d'un pilier de silicium isolé et enrobé par une grille. Il présente ainsi au moins deux interfaces de conduction. De ce fait, le courant Ion ainsi que la transconductance par unité de largeur sont au moins multipliés par deux. Pour des piliers de silicium suffisamment fins, de l'ordre de 50 nm, on assite à un phénomène de couplage entre les grilles permettant de réduire les effets des canaux courts. Ceci permet de diminuer le dopage du pilier, ce qui est particulièrement favorable du point de vue du courant Ion. D'autre part, la conduction sur plusieurs interfaces, alliée au couplage des grilles, permet de s'affranchir du besoin de réaliser des oxydes de grille ultrafins, ou bien des diélectriques à forte permittivité.
Par ailleurs, le transistor vertical est un support technologique particulièrement bien adapté à la réalisation d'une architecture à grille enrobante avec des dimensions ultracourtes. En effet, la longueur du canal n'est pas fixée dans le cas du transistor vertical par la résolution de la photolithographie. On peut ainsi réaliser des canaux avec des dimensions très petites en utilisant un équipement de photolithographie standard. Par ailleurs, enrober un pilier de silicium saillant par une grille est largement plus simple qu'enrober un film de silicium mince enterré dans un substrat.
On connaît de nombreux procédés de fabrication d'un transistor vertical à grille isolée. Parmi ces procédés, la technique de formation du pilier de silicium diffère. Dans certains cas, le pilier de silicium est
<Desc/Clms Page number 2>
épitaxié dans une fenêtre ouverte dans un empilement de diélectrique. Dans d'autres cas, le pilier de silicium est gravé de façon anisotrope à partir du substrat isolé.
Cette dernière approche est largement inspirée des étapes du procédé classique de réalisation d'un transistor planar. En particulier, la formation du pilier par gravure rappelle la gravure de la grille du transistor planar. Après formation du pilier, celui-ci est dopé, quoi qu'il puisse être dopé éventuellement pendant l'épitaxie ou avant la gravure.
Les régions de source et de drain sont implantées de façon autoalignée par rapport au pilier. La source peut être aussi implantée avant l'épitaxie, auquel cas celle-ci est dite"continue" (les zones de source de part et d'autre du pilier se rejoignent). L'oxyde de grille est ensuite formé sur les flancs du pilier de silicium. La grille en polysilicium est ensuite déposée, dopée puis gravée.
Une telle approche, simple à mettre en oeuvre, permet le développement d'une filière CMOS à base de transistors verticaux à moindre coût.
Néanmoins, un tel procédé souffre d'un inconvénient important : la grille présente un fort recouvrement sur les zones de source et de drain, à travers un oxyde dont l'épaisseur est comparable à celle de l'oxyde de grille. Ce recouvrement est fortement pénalisant, puisque les condensateurs associés (pour le recouvrement de la grille sur le drain et pour le recouvrement de la grille sur la source) contribuent à la capacité de charge totale d'une cellule élémentaire. On pénalise ainsi le fonctionnement en fréquence des circuits logiques. Par ailleurs, cet état de fait rend le transistor vertical inapproprié pour des applications radiofréquence nécessitant des fréquences de transition élevées, puisque la fréquence de transition d'un transistor MOS est directement proportionnelle à l'inverse des capacités de recouvrement.
Ainsi, l'approche"gravure anisotrope du pilier", simple et réalisable à moindre coût, est dévaluée car elle ne permet pas de prendre en compte tous les bénéfices de l'architecture à grille enrobante pour les applications de logique rapide, et hypothèque les performances radiofréquence.
Une façon de diminuer les capacités de recouvrement consiste à
<Desc/Clms Page number 3>
découpler la croissance de l'oxyde sur les flancs du pilier de celle de l'oxyde sur le substrat. Cependant, il faudrait réaliser un oxyde sur le substrat dix fois plus épais que l'oxyde de grille pour que le recouvrement sur la source devienne négligeable, le recouvrement sur le drain n'étant pas pour autant diminué. Aussi, les techniques existantes, permettant de réduire le recouvrement de la grille sur la source ou de la grille sur le drain dans le cas notamment d'un pilier formé par gravure anisotrope, restent peu performantes.
L'invention vise à apporter une solution à ce problème.
Un but de l'invention est de proposer un procédé de fabrication d'un transistor vertical à grille isolée, basé sur une gravure anisotrope du pilier de silicium, qui permette de diminuer les capacités électriques de recouvrement de la grille du transistor vertical tout en étant simple à mettre en oeuvre et compatible avec un procédé de fabrication CMOS.
L'invention propose donc un procédé de fabrication d'un transistor vertical à grille isolée, comprenant une formation par gravure anisotrope, d'un pilier vertical semiconducteur sur un substrat semiconducteur, et la formation d'une grille semiconductrice diélectriquement isolée s'appuyant sur les flancs du pilier et sur la surface supérieure du substrat.
Selon une caractéristique générale de l'invention, la formation de la grille isolée comporte - la formation d'une couche de diélectrique de grille sur les flancs du pilier et sur la surface supérieure du substrat, - la réalisation d'un bloc semiconducteur s'appuyant sur la couche de diélectrique de grille, et - la formation de cavités diélectriques s'appuyant partiellement dans le bloc semiconducteur de grille, entre ce bloc semiconducteur de grille et la couche de diélectrique de grille, et respectivement situées en regard de parties au moins des régions de source et de drain.
Selon un mode de mise en oeuvre de l'invention, la formation de la grille isolée comporte : - le dépôt sur la couche de diélectrique de grille, d'un empilement semiconducteur comportant un premier matériau semiconducteur, par exemple un alliage de silicium-germanium,
<Desc/Clms Page number 4>
surmonté d'un deuxième matériau semiconducteur, par exemple du silicium, le premier matériau pouvant être gravé sélectivement par rapport au deuxième matériau, - une gravure anisotrope de l'empilement de façon à former ledit bloc semiconducteur de grille, et - une gravure sélective partielle du premier matériau par rapport au deuxième matériau, de façon à former lesdites cavités.
Bien que ces cavités puissent être en théorie remplies d'un diélectrique gazeux, par exemple de l'air, il est préférable de les remplir d'un matériau diélectrique solide.
A cet égard, le remplissage des cavités peut s'effectuer par oxydation ou dépôt d'un matériau diélectrique.
La formation du pilier vertical comporte une épitaxie d'une couche semiconductrice sur le substrat et une gravure anisotrope de ladite couche semiconductrice épitaxiée.
L'invention propose également un circuit intégré comprenant un transistor vertical à grille isolée, comportant sur un substrat semiconducteur un pilier vertical incorporant à son sommet l'une des régions de source et de drain, l'autre des régions de source et de drain étant située dans le substrat à la périphérie du pilier. Le transistor comporte également une couche de diélectrique de grille située sur les flancs du pilier et sur la surface supérieure du substrat, et une grille semiconductrice s'appuyant sur la couche de diélectrique de grille.
Selon une caractéristique générale de l'invention, la grille comporte un bloc semiconducteur possédant une première région s'appuyant sur la couche de diélectrique de grille, et une deuxième région située en regard de parties au moins des régions de source et de drain, et séparée de ces parties des régions de source et de drain, par des cavités diélectriques.
Selon un mode de réalisation de l'invention, la première région du bloc semiconducteur de grille est formée d'un premier matériau semiconducteur, par exemple un alliage de silicium-germanium. La deuxième région du bloc semiconducteur de grille est formée d'un deuxième matériau semiconducteur, par exemple du silicium ;
A cet égard, le pourcentage de germanium peut être compris
A cet égard, le pourcentage de germanium peut être compris
<Desc/Clms Page number 5>
entre 30 et 50 environ. La longueur des cavités peut être comprise entre 25 nm et 40 nm environ, et la largeur de ces cavités peut être comprise entre 30 nm et 60 nm environ.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels : - les figures 1 à 14 illustrent les principales étapes d'un mode de mise en oeuvre d'un procédé selon l'invention, aboutissant à un mode de réalisation d'un transistor selon l'invention.
Sur la figure 1, la référence 1 désigne un substrat semiconducteur, par exemple en silicium, comportant des zones d'isolation latérale 2, du type"tranchée peu profonde" ("Shallow Trench Isolation"en langue anglaise). La zone d'isolation latérale 2 délimite une zone active de substrat dans et sur laquelle sera réalisé le futur transistor vertical.
A ce stade du procédé, des caissons d'isolation sont également implantés dans le substrat 1. Ils ne sont pas représentés sur la figure 1 à des fins de simplification.
Puis, une couche de silicium 3 (figure 2) est épitaxiée sur la surface supérieure de la structure illustrée sur la figure 1. L'épaisseur de la couche 3 fixe la hauteur du futur pilier de silicium. Sur la figure 2, l'épitaxie n'est pas sélective, conduisant à une croissance de la couche de silicium à la fois sur le substrat 1 et sur la zone d'isolement latéral 2. Ceci étant, en variante, cette épitaxie peut être sélective par rapport à la zone d'isolation latérale 2. Dans ce cas, la couche de silicium 3 ne croît que sur le silicium du substrat.
Sur la figure 3, on dope la couche de silicium et le substrat par implantation 4. Cette implantation, dont le type et le dosage dépendent des caractéristiques souhaitées pour le transistor, va permettre de doper le canal du futur transistor.
Puis, comme illustré sur la figure 4, le pilier 5 du futur transistor est gravé de façon anisotrope. Cette gravure peut être à détection de fin d'attaque sur l'isolement, ou bien être une gravure à temps fixe.
On forme ensuite (figure 5) sur la surface de la structure illustrée
<Desc/Clms Page number 6>
sur la figure 4, un oxyde sacrificiel 6.
Puis, les régions de source S et de drain D sont réalisées par implantation 40 autoalignée par rapport au pilier 5, ce qui permet une connexion entre le corps du pilier et le substrat.
En variante, la source peut également être implantée avant l'épitaxie de la couche de silicium 3, en même temps que l'implantation des caissons d'isolement. Dans ce cas, la source S est continue.
A l'étape suivante (figure 7), l'oxyde sacrificiel 6 est retiré par une étape de désoxydation classique.
Puis, une couche d'oxyde de grille 7 est formée (figure 8) par exemple par croissance dans un four.
Puis, une couche 8 d'un alliage de silicium-germanium polycristallin est déposée (figure 9). Le dépôt est classique et connu en soi. Il est conforme. A cet égard, il est préférable de déposer préalablement à la couche 8 une fine couche de polysilicium permettant de réaliser une bonne accroche sur l'oxyde de grille et de prévenir que l'alliage de silicium-germanium polycristallin ne se volatilise au contact de l'oxyde de grille.
Postérieurement au dépôt de la couche de silicium-germanium 8, on dépose également par un dépôt classique conforme, une couche de polysilicium 9 (figure 10). On dope ensuite par implantation l'empilement des grilles formé de la couche de polysilicium 9 et de la couche de silicium-germanium polycristallin 8.
On effectue ensuite (figure 11) la formation du bloc semiconducteur de grille. Cette formation s'effectue par une gravure anisotrope de l'empilement des couches 9 et 8, avec arrêt sur la couche d'oxyde 7. On voit alors sur la figure 11 que le bloc semiconducteur de grille possède à ce stade du procédé, une partie 80 en silicium-germanium, s'appuyant sur l'oxyde de grille et une partie 90 en silicium, s'appuyant sur la partie 80.
Puis, on procède (figure 12) à une gravure sélective connue en soi du silicium-germanium 80 par rapport au polysilicium 90 et à l'oxyde de grille 7, de façon à former des cavités 10 et 11.
Ainsi, à ce stade du procédé, le bloc semiconducteur de grille possède une première région 800, en silicium-germanium, s'appuyant sur
<Desc/Clms Page number 7>
la couche de diélectrique de grille 7 et une deuxième région 90 située en regard d'une partie de la région de drain D et en regard d'une partie de la région de source S. Par ailleurs, cette deuxième région 90 est séparée de ces parties des régions de source et de drain par les cavités 11 et 10.
Ainsi, le recouvrement de la grille sur la source et le drain est nettement réduit. Par contre, l'interface entre la grille et l'oxyde dans la zone du canal reste en silicium-germanium polycristallin.
L'étape suivante, illustrée sur la figure 13, consiste à réoxyder la grille ou bien à déposer un oxyde, ce qui permet de remplir de diélectrique, par exemple du dioxyde de silicium 12, les cavités ouvertes 10 et 11.
Le transistor selon l'invention, tel qu'illustré sur la figure 13, comporte donc sur un substrat semiconducteur 1, un pilier vertical 5 incorporant à son sommet la région de drain D. La région de source S est située dans le substrat à la périphérie du pilier 5.
Une couche de diélectrique de grille 7 est située sur le flanc du pilier sur la surface supérieure du substrat. La grille semiconductrice, qui s'appuie sur la couche de diélectrique de grille, comporte un bloc semiconducteur possédant une première région 800, en siliciumgermanium, s'appuyant sur la couche de diélectrique de grille 7, et une deuxième région 90 située en regard d'une partie du drain D et d'une partie de la source S, cette deuxième région étant séparée de ces parties des régions de source et de drain par des cavités diélectriques 14S et 14D.
La longueur LS de la cavité 14S et la longueur LD de la cavité 14D peuvent être comprises entre 25 et 40 nm environ. Par ailleurs, la largeur de ces cavités, c'est-à-dire l'épaisseur de la couche de siliciumgermanium peut être comprise entre 30 et 60 nm environ.
La figure 14 illustre une vue de dessus de la structure de la figure 13 sur laquelle ont été en outre représentés les contacts de source, drain et grille.
Comme indiqué ci-avant, l'interface entre la grille et l'oxyde de grille dans la zone du canal reste en silicium-germanium polycristallin en fin de procédé. Aussi, en utilisant une couche de silicium-germanium à faible fraction de germanium (typiquement entre 15 et 40%), l'activation du bore et du phosphore, dopants usuels des grilles Pl et N+, est améliorée. On réduit ainsi significativement le phénomène d'appauvrissement
<Desc/Clms Page number 8>
(déplétion) de grille, ce qui en retour, contribue à améliorer le courant Ion et à réduire davantage les effets des canaux courts.
Outre la réduction de l'appauvrissement de grille, l'invention permet de réduire les capacités de recouvrement de la grille sur le drain et sur la source. On augmente ainsi automatiquement la fréquence de transition du transistor.
A titre indicatif, pour une couche de silicium-germanium ayant une épaisseur de l'ordre de 60 nm, la cavité représente près de quarante fois l'épaisseur de la couche d'oxyde de grille (15 dans une technologie 0,1 micron). La capacité associée est donc divisée par quarante du fait de la formation des cavités.
Ceci montre bien que la réalisation des cavités permet de remonter très sensiblement la fréquence de transition du transistor vertical. Et, plus les cavités sont profondes, plus la fréquence de transition est élevée. Pour des cavités de dimensions proches de celles du recouvrement sur le drain et la source, cette technique permet même de dépasser les performances d'un transistor MOS classique du type "planar".
L'invention permet ainsi de bénéficier pleinement des avantages du transistor vertical. En particulier, elle permet la réalisation du pilier de silicium par gravure anisotrope, ce qui est particulièrement simple à mettre en oeuvre, et rend cette réalisation compatible pour des applications de logique rapide ou radiofréquence.
Claims (11)
1. Procédé de fabrication d'un transistor vertical à grille isolée, comprenant une formation d'un pilier vertical semiconducteur (5) sur un substrat semiconducteur (1) par gravure anisotrope, et la formation d'une grille semiconductrice diélectriquement isolée s'appuyant sur les flancs du pilier et sur la surface supérieure du substrat, caractérisé par le fait que la formation de la grille isolée comporte la formation d'une couche de diélectrique de grille (7) sur les flancs du pilier et sur la surface supérieure du substrat, la réalisation d'un bloc semiconducteur (90,800) s'appuyant sur la couche de diélectrique de grille, et la formation de cavités diélectriques (10, 11) s'étendant partiellement dans le bloc semiconducteur de grille, entre ce bloc semiconducteur de grille et la couche de diélectrique de grille, et respectivement situées en regard de parties au moins des régions de source et de drain.
2. Procédé selon la revendication 1, caractérisé par le fait que la formation de la grille isolée comporte le dépôt sur la couche de diélectrique de grille, d'un empilement semiconducteur comportant un premier matériau semiconducteur (8) surmonté d'un deuxième matériau semiconducteur (9), le premier matériau pouvant être gravé sélectivement par rapport au deuxième matériau, une gravure anisotrope de l'empilement de façon à former ledit bloc semiconducteur de grille, et une gravure sélective partielle du premier matériau (8) par rapport au deuxième matériau (9), de façon à former lesdites cavités.
3. Procédé selon la revendication 2, caractérisé par le fait que le deuxième matériau (9) est du silicium, et par le fait que le premier matériau (8) est un alliage de silicium-germanium.
4. Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'on remplit les cavités (10, 11) d'un matériau diélectrique solide.
5. Procédé selon la revendication 4, caractérisé par le fait que le remplissage des cavités s'effectue par oxydation ou dépôt d'un matériau diélectrique.
<Desc/Clms Page number 10>
6. Procédé selon l'une des revendications précédentes, caractérisé par le fait que la formation du pilier vertical (5) comporte une épitaxie d'une couche semiconductrice (3) sur le substrat et une gravure anisotrope de ladite couche semiconductrice épitaxiée.
7. Circuit intégré comprenant un transistor vertical à grille isolée comportant sur un substrat semiconducteur, un pilier vertical (5) incorporant à son sommet l'une des régions de source et de drain, l'autre des régions de source et de drain étant située dans la substrat à la périphérie du pilier, une couche de diélectrique de grille (7) située sur les flancs du pilier et sur la surface supérieure du substrat, et une grille semiconductrice s'appuyant sur la couche de diélectrique de grille, caractérisé par le fait que la grille comporte un bloc semiconducteur possédant une première région (800) s'appuyant sur la couche de diélectrique de grille (7), et une deuxième région (90) située en regard de parties au moins des régions de source et de drain, et séparée de ces parties des régions de source et de drain par des cavités diélectriques (14S, 14D).
8. Circuit intégré selon la revendication 7, caractérisé par le fait que la première région (800) du bloc semiconducteur de grille est formée d'un premier matériau semiconducteur, par le fait que la deuxième région (90) du bloc semiconducteur de grille est formée d'un deuxième matériau semiconducteur, et par le fait que le premier matériau est capable d'être gravé sélectivement par rapport au deuxième matériau.
9. Circuit intégré selon la revendication 8, caractérisé par le fait que le deuxième matériau est du silicium, et par le fait que le premier matériau est un alliage de silicium-germanium.
10. Circuit intégré selon la revendication 9, caractérisé par le fait que le pourcentage de germanium est compris entre 30 et 50 environ, par le fait que la longueur des cavités est comprise entre 25nm et 40 nm environ, et par le fait que la largeur des cavités est comprise entre 30 nm et 60 nm environ.
11. Circuit intégré selon l'une des revendications 7 à 10, caractérisé par le fait que les cavités diélectriques (14S, 14D) sont remplies d'un matériau diélectrique solide.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0104436A FR2823009B1 (fr) | 2001-04-02 | 2001-04-02 | Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor |
| US10/114,329 US6861684B2 (en) | 2001-04-02 | 2002-04-02 | Method of fabricating a vertical insulated gate transistor with low overlap of the gate on the source and the drain, and an integrated circuit including this kind of transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0104436A FR2823009B1 (fr) | 2001-04-02 | 2001-04-02 | Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2823009A1 true FR2823009A1 (fr) | 2002-10-04 |
| FR2823009B1 FR2823009B1 (fr) | 2004-07-09 |
Family
ID=8861827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0104436A Expired - Lifetime FR2823009B1 (fr) | 2001-04-02 | 2001-04-02 | Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6861684B2 (fr) |
| FR (1) | FR2823009B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10350751A1 (de) * | 2003-10-30 | 2005-06-09 | Infineon Technologies Ag | Verfahren zum Herstellen eines vertikalen Feldeffekttransistors und Feldeffekttransistor |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101036235B (zh) * | 2004-10-07 | 2012-07-04 | 费查尔德半导体有限公司 | 设计带隙的mos栅功率晶体管 |
| US20070052012A1 (en) * | 2005-08-24 | 2007-03-08 | Micron Technology, Inc. | Vertical tunneling nano-wire transistor |
| US7446372B2 (en) * | 2005-09-01 | 2008-11-04 | Micron Technology, Inc. | DRAM tunneling access transistor |
| US20070228491A1 (en) * | 2006-04-04 | 2007-10-04 | Micron Technology, Inc. | Tunneling transistor with sublithographic channel |
| US8734583B2 (en) * | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
| US8354311B2 (en) | 2006-04-04 | 2013-01-15 | Micron Technology, Inc. | Method for forming nanofin transistors |
| US7425491B2 (en) | 2006-04-04 | 2008-09-16 | Micron Technology, Inc. | Nanowire transistor with surrounding gate |
| JP5229587B2 (ja) * | 2006-04-04 | 2013-07-03 | マイクロン テクノロジー， インク． | 成長型ナノＦｉｎトランジスタ |
| US7491995B2 (en) | 2006-04-04 | 2009-02-17 | Micron Technology, Inc. | DRAM with nanofin transistors |
| US8679903B2 (en) * | 2007-07-27 | 2014-03-25 | Stmicroelectronics, Inc. | Vertical quadruple conduction channel insulated gate transistor |
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| KR100929635B1 (ko) * | 2007-11-05 | 2009-12-03 | 주식회사 하이닉스반도체 | 수직형 트랜지스터 및 그의 형성방법 |
| JP5317343B2 (ja) * | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8188537B2 (en) * | 2008-01-29 | 2012-05-29 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| JP5356970B2 (ja) * | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| WO2011111662A1 (fr) * | 2010-03-08 | 2011-09-15 | 日本ユニサンティスエレクトロニクス株式会社 | Dispositif de capture de semi-conducteurs |
| US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
| JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
| JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| KR102050561B1 (ko) | 2012-12-18 | 2020-01-09 | 삼성디스플레이 주식회사 | 수직형 박막트랜지스터 및 이의 제조 방법 |
| US10026658B2 (en) * | 2014-04-14 | 2018-07-17 | Taiwan Semiconductor Manufacturing Company Limited | Methods for fabricating vertical-gate-all-around transistor structures |
| US9755033B2 (en) | 2014-06-13 | 2017-09-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of forming vertical structure |
| US11088033B2 (en) | 2016-09-08 | 2021-08-10 | International Business Machines Corporation | Low resistance source-drain contacts using high temperature silicides |
| US10361300B2 (en) * | 2017-02-28 | 2019-07-23 | International Business Machines Corporation | Asymmetric vertical device |
| US10600778B2 (en) | 2017-11-16 | 2020-03-24 | International Business Machines Corporation | Method and apparatus of forming high voltage varactor and vertical transistor on a substrate |
| US11024729B2 (en) * | 2018-09-27 | 2021-06-01 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for manufacturing semiconductor device |
| TWI854564B (zh) * | 2023-03-30 | 2024-09-01 | 華邦電子股份有限公司 | 半導體裝置及其形成方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0145567A2 (fr) * | 1983-11-25 | 1985-06-19 | Thomson-Csf | Transistor à effet de champ à structure verticale |
| US5073519A (en) * | 1990-10-31 | 1991-12-17 | Texas Instruments Incorporated | Method of fabricating a vertical FET device with low gate to drain overlap capacitance |
| US5576245A (en) * | 1987-10-08 | 1996-11-19 | Siliconix Incorporated | Method of making vertical current flow field effect transistor |
| WO1998013880A1 (fr) * | 1996-09-25 | 1998-04-02 | Advanced Micro Devices, Inc. | GRILLE POLY-Si/POLY-SiGe POUR DISPOSITIFS CMOS |
| FR2765245A1 (fr) * | 1997-06-25 | 1998-12-31 | France Telecom | Procede d'obtention d'une couche de silicium-germanium polycristallin sur un substrat et son application a la microelectronique |
| US5998289A (en) * | 1997-06-25 | 1999-12-07 | France Telecom | Process for obtaining a transistor having a silicon-germanium gate |
| DE19845003C1 (de) * | 1998-09-30 | 2000-02-10 | Siemens Ag | Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087581A (en) * | 1990-10-31 | 1992-02-11 | Texas Instruments Incorporated | Method of forming vertical FET device with low gate to source overlap capacitance |
-
2001
- 2001-04-02 FR FR0104436A patent/FR2823009B1/fr not_active Expired - Lifetime
-
2002
- 2002-04-02 US US10/114,329 patent/US6861684B2/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0145567A2 (fr) * | 1983-11-25 | 1985-06-19 | Thomson-Csf | Transistor à effet de champ à structure verticale |
| US5576245A (en) * | 1987-10-08 | 1996-11-19 | Siliconix Incorporated | Method of making vertical current flow field effect transistor |
| US5073519A (en) * | 1990-10-31 | 1991-12-17 | Texas Instruments Incorporated | Method of fabricating a vertical FET device with low gate to drain overlap capacitance |
| WO1998013880A1 (fr) * | 1996-09-25 | 1998-04-02 | Advanced Micro Devices, Inc. | GRILLE POLY-Si/POLY-SiGe POUR DISPOSITIFS CMOS |
| FR2765245A1 (fr) * | 1997-06-25 | 1998-12-31 | France Telecom | Procede d'obtention d'une couche de silicium-germanium polycristallin sur un substrat et son application a la microelectronique |
| US5998289A (en) * | 1997-06-25 | 1999-12-07 | France Telecom | Process for obtaining a transistor having a silicon-germanium gate |
| DE19845003C1 (de) * | 1998-09-30 | 2000-02-10 | Siemens Ag | Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10350751A1 (de) * | 2003-10-30 | 2005-06-09 | Infineon Technologies Ag | Verfahren zum Herstellen eines vertikalen Feldeffekttransistors und Feldeffekttransistor |
| DE10350751B4 (de) * | 2003-10-30 | 2008-04-24 | Infineon Technologies Ag | Verfahren zum Herstellen eines vertikalen Feldeffekttransistors und Feldeffekt-Speichertransistor, insbesondere FLASH-Speichertransistor |
| US7405127B2 (en) | 2003-10-30 | 2008-07-29 | Infineon Technologies Ag | Method for producing a vertical field effect transistor |
| US7745875B2 (en) | 2003-10-30 | 2010-06-29 | Infineon Technologies Ag | Method for producing a vertical field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US6861684B2 (en) | 2005-03-01 |
| FR2823009B1 (fr) | 2004-07-09 |
| US20020177265A1 (en) | 2002-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2823009A1 (fr) | Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor | |
| EP1145300B1 (fr) | Procede de fabrication d'un transistor mis sur un substrat semi-conducteur | |
| FR2823010A1 (fr) | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor | |
| EP1266409B1 (fr) | Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor | |
| EP0426251A1 (fr) | Procédé pour fabriquer un dispositif à transistors MIS ayant une électrode de grille en forme de "T" inversé | |
| EP1091417A1 (fr) | Procédé fabrication d'un dispositif semi-conducteur à grille enveloppante et dispositif obtenu | |
| EP1947686A2 (fr) | Dispositif à MOSFET sur SOI | |
| FR2821483A1 (fr) | Procede de fabrication d'un transistor a grille isolee et a architecture du type substrat sur isolant, et transistor correspondant | |
| WO2001001477A1 (fr) | Procede de gravure laterale par trous pour fabriquer des dispositifs semi-conducteurs | |
| FR2990295A1 (fr) | Procede de formation de contacts de grille, de source et de drain sur un transistor mos | |
| EP1087424B1 (fr) | Procédé de fabrication d'un transistor bipolaire vertical auto-aligné | |
| FR2860919A1 (fr) | Structures et procedes de fabrication de regions semiconductrices sur isolant | |
| EP1132955A1 (fr) | Procédé de fabrication d'un transistor bipolaire double-polysilicium autoaligné. | |
| EP0990266B1 (fr) | Transistor hyperfrequence a structure quasi-autoalignee et son procede de fabrication | |
| WO2001026160A1 (fr) | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication | |
| EP0522938B1 (fr) | Procédé de fabrication d'un transistor à effet de champ vertical, et transistor obtenu par ce procédé | |
| EP3903342B1 (fr) | Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d'une telle structure | |
| FR2848726A1 (fr) | Transistor mis a grille auto-alignee et son procede de fabrication | |
| EP1241704A1 (fr) | Procédé de fabrication d'un transistor bipolaire de type double polysilicum à base à hétérojonction et transistor correspondant | |
| FR2827705A1 (fr) | Transistor et procede de fabrication d'un transistor sur un substrat sige/soi | |
| WO2006070154A1 (fr) | Structure amelioree de transistor sur film mince semi-conducteur | |
| EP1746643B1 (fr) | Procédé de réalisation d'un transistor MOS. | |
| FR3069702A1 (fr) | Procede de fabrication simultanee de transistors soi et de transistors sur substrat massif | |
| FR3138965A1 (fr) | Transistor MOSFET | |
| FR2720191A1 (fr) | Transistor à effet de champ à grille isolée, et procédé de fabrication correspondant. |