FR2878076A1 - Amincissement d'une plaquette semiconductrice - Google Patents

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Abstract

L'invention concerne un procédé d'amincissement d'une première plaquette semiconductrice (1) depuis une première face (12), consistant à rapporter, sur la deuxième face de la première plaquette, une deuxième plaquette (3) avec interposition d'une couche (2) de résine photosensible.

Description

AMINCISSEMENT D'UNE PLAQUETTE SEMICONDUCTRICE
Domaine de l'invention La présente invention concerne le domaine de la micro-électronique et, plus particulièrement, l'amincissement d'une plaquette en matériau semiconducteur dans laquelle ont été fabriqués des circuits électroniques ou qui est destinée à servir à la fabrication de tels circuits.
Exposé de l'art antérieur L'amincissement de puces de circuits intégrés ou de plaquettes en matériau semiconducteur portant de tels circuits est de plus en plus recherché par l'industrie microélectronique. Un tel amincissement jusqu'à des épaisseurs de quelques dizaines de micromètres voire quelques micromètres offre de nombreuses possibilités en termes d'applications pour les circuits électroniques ainsi fabriqués. Des puces de circuits intégrés minces sont susceptibles d'être utilisées dans toute application électronique, que ce soit de façon indépendante ou pour assemblage à d'autres puces ou substrats.
Parmi ces applications, on citera à titre d'exemple, l'intégration de transpondeurs électromagnétiques pour constituer des étiquettes électroniques très minces susceptibles d'être portées par des billets de banque, des vêtements, des emballages, etc. Un autre exemple d'application est la réalisation de cellules solaires.
Un autre exemple d'application concerne l'insertion de circuits intégrés dans des supports souples ou rigides pour des applications de type passeport électronique, carte à puce etc. Un autre exemple d'application concerne la réalisation de microboîtiers optiques dans lesquels un circuit intégré très mince est reporté sur une plaque en verre.
Toutefois, l'amincissement des plaquettes semiconductrices 10 pose plusieurs problèmes.
Un premier problème est que, si une plaquette est amincie avant fabrication des composants et circuits, elle devient difficile à manipuler pour les traitements ultérieurs en raison de sa fragilité.
Cette contrainte fait que les plaquettes sont généralement amincies en fin de fabrication en étant collées sur des bandes adhésives (couramment désignées par le terme anglais "tapes") permettant leur manipulation. Par exemple, une plaquette d'une épaisseur de quelques centaines de micromètres sur une face avant de laquelle ont été formés des circuits intégrés est collée par cette face avant (le cas échéant avec interposition d'une couche de protection) sur une bande adhésive servant de support de manipulation. La plaquette est alors amincie depuis sa face arrière, par exemple par rectification (meulage), par gravure chimique ou gravure sèche (plasma). Une fois que la plaquette a atteint l'épaisseur finale désirée (par exemple, quelques dizaines de micromètres), les puces de circuit intégré sont généralement découpées alors qu'elles sont encore collées sur la bande adhésive, puis sont prélevées une à une de cette bande adhésive, par exemple, pour intégration dans une carte à puce.
Le recours à des bandes adhésives présente plusieurs inconvénients.
Même si la bande adhésive est plus ou moins rigide, 35 elle est en un matériau de nature différente de celui de la plaquette, ce qui engendre, entre autres, des différences dans les contraintes mécaniques.
De plus, le décollage d'une bande adhésive s'effectue généralement par arrachement, engendrant des risques d'endommager les circuits intégrés portés par la plaquette semiconductrice.
Par ailleurs, l'adhésif utilisé pour coller la bande sur la plaquette semiconductrice risque d'engendrer des contaminations dans les zones actives de la plaquette et certains traitements ne sont pas compatibles avec l'utilisation de bande adhésive en raison des risques de pollution par dégazage de ces constituants.
En outre, d'éventuelles irrégularités de surface de la plaquette semiconductrice peuvent entraîner une rupture de la plaquette en raison des contraintes mécaniques lors de l'amin- cissement (notaum ent en cas de rectification par meulage).
La demande de brevet américain 2004/0121618 décrit la constitution d'une colle utilisable pour attacher temporairement une plaquette semiconductrice à un substrat rigide pendant l'amincissement de la plaquette. L'emploi d'une telle colle de composition complexe est susceptible de poser des problèmes de contaminations des zones actives des circuits portés par la plaquette semiconductrice. De plus, son application et les traitements ultérieurs de collage et décollage requièrent des équipements dédiés.
Le brevet américain 6 013 534 décrit un procédé pour amincir des puces de circuit intéqré après découpe en utilisant une couche d'arrêt de gravure ainsi qu'une couche de cire. Un tel procédé présente sensiblement les mêmes inconvénients que le recours à une bande adhésive et nécessite de surcroît un recuit à haute température en raison de l'utilisation d'une cire. De tels recuits sont néfastes pour les composants formés dans la plaquette, notamment les transistors, en créant des contraintes susceptibles de faire apparaître des ruptures ou d'engendrer des diffusions de dopants entraînant des dysfonctionnements.
Résumé de l'invention La présente invention vise à pallier tout ou partie des inconvénients des techniques connues d'amincissement d'une plaquette en matériau semiconducteur.
L'invention vise plus particulièrement à faciliter la réalisation d'un tel amincissement en utilisant des techniques compatibles avec celles utilisées pour la fabrication de circuits électroniques sur la plaquette.
L'invention vise également à proposer une solution applicable à une plaquette semiconductrice aussi bien avant qu'après fabrication de composants (notamment, avant réalisation de zones spécifiquement dopées par implantation/diffusion).
L'invention vise également à éviter tout risque de contrainte ou de contamination des composants formés dans la plaquette semiconductrice.
L'invention vise également à proposer une solution compatible avec l'utilisation des équipements habituellement utilisés pour manipuler et traiter les plaquettes semi-conductrices.
Pour atteindre tout ou partie de ces objets ainsi que d'autres, la présente invention prévoit un procédé d'amincissement d'une première plaquette semiconductrice depuis une première face, consistant à rapporter, sur la deuxième face de la première plaquette, une deuxième plaquette avec interposition d'une couche de résine photosensible.
Selon un mode de mise en oeuvre de la présente invention, la couche de résine photosensible est ôtée au moyen d'un solvant, après amincissement de la première plaquette de façon à décoller la deuxième plaquette.
Selon un mode de mise en oeuvre de la présente invention, la couche de résine photosensible est gravée, de préférence, selon un motif régulier sur l'ensemble de la première plaquette.
Selon un mode de mise en oeuvre de la présente 35 invention, le motif de gravure de la résine est obtenu au moyen d'un masque ayant servi à définir des motifs de fabrication de composants électroniques.
Selon un mode de mise en oeuvre de la présente invention, les première et deuxième plaquettes sont dans le même 5 matériau semiconducteur.
Selon un mode de mise en oeuvre de la présente invention, le procédé est appliqué à une première plaquette dans lequel ont été formés des composants électroniques.
Selon un mode de mise en oeuvre de la présente inven-10 tion, le procédé est appliqué à une première plaquette avant réalisation de composants électroniques.
Selon un mode de mise en oeuvre de la présente invention, la première plaquette porte des cellules solaires.
Selon un mode de mise en oeuvre de la présente invention, la première plaquette est destinée à être reportée sur une plaque de verre pour une application optique.
Selon un mode de mise en oeuvre de la présente invention, le décollement de la première plaquette est effectué après découpe de puces de circuit intégré.
Selon un mode de mise en oeuvre de la présente invention, la première plaquette après amincissement présente une épaisseur inférieure à 5 micromètres.
L'invention prévoit également un ensemble constitué d'une première plaquette semiconductrice, d'une deuxième pla- guette semiconductrice relativement épaisse par rapport à la première et d'une couche de résine photosensible entre les deux plaquettes.
Selon un mode de réalisation de la présente invention, ladite plaquette mince présente une épaisseur inférieure à 50 30 micromètres.
Selon un mode de réalisation de la présente invention, les plaquettes sont en un même matériau semiconducteur.
L'invention prévoit également une puce de circuit intégré ou de composant discret.
Brève description des dessins
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de mise en oeuvre et de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: les figures lA, lB, 1C, 1D, lE, et 1F illustrent, par des vues en coupe et de façon très schématique, un mode de mise en oeuvre de la présente invention; les figures 2A et 2B illustrent, par des vues en coupe et de façon très schématique, une première variante de l'invention les figures 3A et 3B illustrent, par des vues en coupe et de façon très schématique, une deuxième variante de 15 l'invention les figures 4A et 4B illustrent, par des vues en coupe et de façon très schématique, une troisième variante de l'invention la figure 5 illustre, par une vue en coupe et de façon très schématique, une quatrième variante de l'invention; la figure 6 illustre, par une vue en coupe et de façon très schématique, une cinquième variante de l'invention; les figures 7A et 7B illustrent, par des vues en coupe et de façon très schématique, un exemple d'application de l'invention à la réalisation de cellules solaires; et les figures 8A, 8B et 8C illustrent, par des vues en coupe et de façon très schématique, un autre exemple d'application de l'invention à la réalisation de circuits verticaux.
Description détaillée
Les mêmes éléments ont été désiynés par les mêmes références aux différentes figures qui ont été tracées sans respect d'échelle. Par souci de clarté, seuls les étapes et les éléments qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite.
En particulier, les étapes de fabrication des circuits intégrés sur la plaquette semiconductrice n'ont pas été détaillées, l'invention étant compatible avec tout procédé classique de fabrication de circuits électroniques. De même, l'amincissement en lui-même d'une plaquette semiconductrice portée par un substrat selon l'invention n'a pas été détaillé, l'invention étant là encore compatible avec toutes les techniques classiques d'amincissement.
Selon un mode de mise en oeuvre préféré de la présente invention, une première plaquette semiconductrice à amincir depuis une première face est rapportée par sa première face sur un substrat constitué d'une deuxième plaquette, de préférence de même nature, avec interposition d'une couche de résine photo-sensible. La résine photosensible sert de couche de protection et de maintien temporaire des deux plaquettes ensemble, au moins jusqu'à la fin de l'amincissement de la première plaquette.
La résine photosensible utilisée pour coller temporairement les deux plaquettes est une quelconque résine photo-sensible (positive ou négative) habituellement utilisée dans la microélectronique, en particulier, pour définir des masques d'implantation, de dépôt ou de gravure. Contre toute attente, de telles résines ont un pouvoir adhésif suffisant pour supporter les contraintes mécaniques liées à un amincissement de la face arrière (y compris par rectification par meulage) et peuvent être décollées sans difficulté en fin d'amincissement. Un tel décollage est effectué au moyen d'un solvant du type de ceux habituellement utilisés pour éliminer de telles couches de résine lors de la fabrication des circuits intégrés.
Les figures lA à 1F illustrent, par des vues très 30 schématiques en coupe, un mode de mise en oeuvre du procédé d'amincissement selon la présente invention.
Une plaquette semiconductrice 1 (par exemple, en sili- cium) destinée à être amincie (figure 1A) depuis une première face 12 (dite arrière) est recouverte sur une deuxième face 11 35 (dite avant) d'une couche 2 de résine photosensible (figure lB).
Par exemple, et de façon classique pour le dépôt d'une telle résine, elle est déposée sous forme visqueuse sur la plaquette 1 par une technique de dépôt dite à la tournette.
Dans le cas (figures lA et 1B) où la plaquette 1 est dépourvue de motifs, l'épaisseur de la couche 2 n'est pas critique et est, par exemple, comprise entre 50 nm et 5 um.
Selon une première variante illustrée par les figures 2A et 2B, qui sont à rapprocher des figures LA et 1B, la face avant 11 comporte des motifs 4 en saillie (par exemple, des marches, puces, métallisations, etc.). L'épaisseur de la couche 2 de résine est alors choisie pour remplir ces motifs de façon uniforme.
A titre d'exemple particulier de réalisation, on pourra utiliser des résines photosensibles connues sous les déno- minations commerciales SPR955, THMR2250, APEX2408 ou M78Y.
Une deuxième plaquette 3, destinée à servir de support (poignée) pour les manipulations ultérieures de l'ensemble, est rapportée sur la couche de résine 2 (figure 1C). De préférence, la plaquette 3 est dans un même matériau que la plaquette 1. Par exemple, il peut s'agir de plaquettes défectueuses destinées à être détruites ou mises au rebus. L'épaisseur de la plaquette 3 est, par exemple, de plusieurs centaines de micromètres.
L'adhérence des deux plaquettes pourra être favorisée en nettoyant la plaquette support:3 à l'aide d'un solvant choisi parmi ceux couramment utilisés pour faciliter l'étalement d'une résine photosensible sur une plaquette semiconductrice (par exemple, un solvant à base d'acide acétique et de 2-méthoxy-lméthyléthylester, connu sous la dénomination commerciale "EC-solvant").
Selon un mode de mise en oeuvre, aucun recuit de la résine 2 n'est effectué et on se contente d'un séchage à température ambiante. Pour l'inventeur, un tel séchage suffit à conférer à la résine une rigidité suffisante pour les traitements d'amincissement ultérieurs.
Selon un autre mode de mise en oeuvre, on accélère le séchage par un recuit à base température, c'est-à-dire à une température inférieure à la température de fusion de la résine 2 (par exemple, inférieure à 150 degrés).
L'ensemble (figure 1D) est transféré vers un poste d'amincissement (non représenté) de la plaquette 1 depuis sa première face 12.
L'amincissement (figure 1E) est poursuivi jusqu'à obtenir l'épaisseur finale souhaitée pour la plaquette 1. Par exemple, partant d'une épaisseur de quelques centaines de micromètres (par exemple, 300 ou 600 pm) pour la plaquette 1, elle est amincie jusqu'à une épaisseur de quelques dizaines de micromètres, voire de quelques micromètres, (par exemple, moins de 5 pm).
On obtient alors un ensemble constitué d'une première plaquette 1 relativement mince (typiquement moins de 50 pm) par rapport à une deuxième plaquette 3 relativement épaisse (plu-sieurs centaines de micromètres) servant de support, entre lesquelles est présente une couche de résine photosensible 2 de maintien temporaire des plaquettes entre elles.
Enfin, selon ce mode de mise en oeuvre (figure 1F), les deux plaquettes sont séparées l'une de l'autre (décollées) en plongeant l'ensemble dans un bain de solvant de façon à dissoudre la résine 2.
Le solvant utilisé est un quelconque solvant utilisé classiquement pour dissoudre une résine photosensible. Par exemple, on pourra utiliser un solvant à base d'acétone (par exemple, de l'acétone pure), une solution à base d'hydroxyde de soude (H2SO4) ou des solvants plus spécifiques comme un solvant à base d'acide acétique et de 2-méthoxy-l-méthyléthylester, connu sous la dénomination commerciale "EC-solvant", ou à base de méthyléthylcétone et de lactate d'éthyle, connu sous la dénomination commerciale "RER", etc. Les figures 3A et 3B représentent une deuxième variante des figures lB (ou 2B) et lE selon un mode de mise en oeuvre préféré de la présente invention. La couche 2 de résine est gravée (figure 3A) de façon à présenter des zones vides 21 ou canaux pour faciliter le décollement ultérieur des deux plaquettes 1 et 3 par circulation du solvant à l'intérieur de la couche 2. L'utilisation d'une résine photosensible permet une telle mise en oeuvre que la résine soit positive ou négative. Selon ce mode de mise en oeuvre, après étalement de la résine 2, on procède à un recuit basse température afin de la rigidifier avant d'effectuer une photolithogravure (photo + développement) . La deuxième plaquette 3 est ensuite rapportée sur la couche de résine à laquelle elle adhère par des plots 22 de résine qui subsistent.
Pour le cas où le recuit préalable au collage des plaquette 1 et 3 réduise l'adhérence de la résine, on pourra retrouver une capacité d'adhérence suffisante en nettoyant la plaquette support 3 à l'aide d'un solvant choisi parmi ceux couramment utilisés pour favoriser l'étalement d'une résine photosensible, par exemple, les solvants "EC-solvant" ou "RER" déjà mentionnés.
Bien entendu, les concentrations des solvants et/ou les durées d'application de ces solvants sont adaptées d'une part au développement de la photolithogravure et d'autre part au décollement souhaité des plaquettes en fin d'amincissement.
Selon un mode de réalisation, on réalise un masque spécifique pour garantir un motif régulier (de préférence, en damier) sur toute la plaquette. On recherchera de préférence un motif le plus régulier possible de façon à ne pas introduire de risque de contraintes mécaniques par des différences d'appui dans la surface de la plaquette.
Le plus souvent, l'obtention de tels motifs réguliers est compatible avec l'utilisation d'un des masques disponibles, utilisés pour la fabrication des composants dans la plaquette. Un avantage est alors que l'invention réutilise, pour définir des canaux d'accélération du décollement des plaquettes, n'importe quel masque utilisé pour la fabrication des composants.
Les figures 4A et 4B illustrent une troisième variante de l'invention selon laquelle la plaquette amincie 1 doit être portée de façon définitive par un autre support (par exemple, une plaque en verre 5 ou un substrat de silicium oxydé). La face arrière 13 de la plaquette 1 amincie est reportée (figure 4A) sur ce support 5, de préférence, avant d'être décollée (figure 4B) de la plaquette 3.
Selon une quatrième variante de mise en oeuvre illustrée par la figure 5, le décollement est effectué après découpe de puces 6 de circuit intégré dans la plaquette amincie, les traits de coupe 7 s'arrêtant, par exemple, dans la plaquette support 3.
La figure 6 illustre une cinquième variante de l'invention selon laquelle d'autres traitements sont effectués, depuis la face arrière 13 de la plaquette 1 amincie, avant décollement. Par exemple, on pourra effectuer une métallisation face arrière (éventuellement avec motifs 14) ou tout autre traitement, pourvu que la température des traitements reste inférieure à la température de fusion de la résine 2. Cette contrainte est de moins en moins gênante avec le développement de procédé de fabrication basse température.
Les figures 7A et 7B illustrent un exemple d'application de la présente invention à la réalisation de cellules solaires 8 sur des substrats de germanium 9 portés par des substrats de silicium 1 que l'on souhaite amincir pour alléger la structure.
En figure 7A, a été représentée la tranche dans laquelle ont été réalisées les cellules solaires par exemple par reprise d'hétéro-épitaxie de matériaux des colonnes III-V de la classification périodique des éléments.
Le procédé illustré par les figures LA à 1F est mis en oeuvre depuis la face libre de la plaquette 1 jusqu'à obtenir une plaquette amincie (figure 7B) portant le substrat 9 et les cellules 8.
Les figures 8A à 8C illustrent un deuxième exemple d'application de l'invention à la réalisation d'empilements de circuits portés par des plaquettes successives. Dans cet exemple d'application, la structure issue de la figure lE est collée (figure 8A) sur une troisième plaquette de silicium 1' et l'ensemble est soumis à un nouvel amincissement (figure 8B) depuis la face arrière 12' de la plaquette l'. On obtient (figure 8C) une structure empilée de plaquettes minces.
Un avantage de la présente invention est que l'utili- sation d'une résine photosensible utilisée habituellement pour définir des motifs sur la plaquette semiconductrice ne risque pas d'engendrer de contamination inhabituelle des zones actives éventuellement formées dans cette plaquette.
Un autre avantage de la présente invention est qu'en utilisant un substrat en matériau semiconducteur de même nature que la plaquette à amincir, on évite les éventuels problèmes liés aux différences de coefficients de dilatation.
Un autre avantage est que l'ensemble plaquette à amincir et plaquette support est compatible avec tous les équipements habituellement utilisés pour traiter des plaquettes semiconductrices, et peut être vu par ces équipements comme une seule plaquette. Cet avantage est particulièrement intéressant dans le cas où la plaquette est amincie par une première face avant fabrication et reste attachée à la plaquette support pour la mise en oeuvre d'étapes de fabrication depuis la face libre de la plaquette amincie Un autre avantage de la présente invention est que la résine photosensible joue le double rôle de protéger les motifs fabriqués sur la plaquette semiconductrice et de couche d'adhésion à la plaquette support.
Un autre avantage de la présente invention est que l'amincissement peut être réalisé à n'importe quelle étape de la fabrication. Par exemple, l'amincissement peut. être réalisé sur la plaquette brute, après réalisation des zones actives, après réalisation des puces, ou après réalisation des niveaux de métallisation d'interconnexion.
Un autre avantage de la présente invention, dans le cas où la plaquette 1 est décollée avant découpe, est que la plaquette support 3 est réutilisable pour servir de support à d'autres plaquettes ultérieurement.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, bien que l'invention ait été décrite en relation avec un exemple de plaquette de silicium, celle-ci est compatible quel que soit le matériau semiconducteur constituant la plaquette à traiter (par exemple, SiGe, AsGa, etc.).
De plus, la mise en oeuvre pratique de l'invention à partir des indications fonctionnelles données ci-dessus est à la portée de l'homme du métier et les différentes variantes peuvent être combinées.
En outre, bien que l'on ait parfois fait référence à la dénomination circuit intégré, l'invention s'applique à tout circuit électronique formé dans une plaquette semiconductrice, qu'il s'agisse de circuits intégrés proprement dits ou de puces de composants discrets (tels que des composants de puissance).

Claims (15)

REVENDICATIONS
1. Procédé d'amincissement d'une première plaquette semiconductrice (1) depuis une première face (12), caractérisé en ce qu'il consiste à rapporter, sur la deuxième face (11) de la première plaquette, une deuxième plaquette (3) avec inter- position d'une couche (2) de résine photosensible.
2. Procédé selon la revendication 1, dans lequel la couche de résine photosensible (2) est ôtée au moyen d'un solvant, après amincissement de 1.a première plaquette (1) de façon à décoller la deuxième plaquette (3).
3. Procédé selon la revendication 1, dans lequel la couche de résine photosensible (2) est gravée, de préférence, selon un motif régulier (21, 22) sur l'ensemble de la première plaquette.
4. Procédé selon la revendication 3, dans lequel le motif de gravure de la résine (2) est obtenu au moyen d'un masque ayant servi à définir des motifs de fabrication de composants électroniques.
5. Procédé selon la revendication 1, dans lequel les première (1) et deuxième (3) plaquettes sont dans le même 20 matériau semiconducteur.
6. Procédé selon la revendication 1, appliqué à une première plaquette (1) dans lequel ont été formés des composants électroniques (4).
7. Procédé selon la revendication 1, appliqué à une 25 première plaquette (1) avant réalisation de composants électroniques.
8. Procédé selon la revendication 1, dans lequel la première plaquette porte des cellules solaires (8).
9. Procédé selon la revendication dans lequel la 30 première plaquette (1) est destinée à être reportée sur une plaque de verre (5) pour une application optique.
10. Procédé selon la revendication dans lequel le décollement de la première plaquette (1) est effectué après découpe de puces de circuit intégré (6).
11. Procédé selon la revendication 1, dans lequel la première plaquette (1) après amincissement présente une épaisseur inférieure à 5 micromètres.
12. Ensemble constitué d'une première plaquette semi- conductrice (1), d'une deuxième plaquette semiconductrice (3) relativement épaisse par rapport à la première et d'une couche de résine photosensible (2) entre les deux plaquettes.
13. Ensemble selon la revendication 12, dans lequel ladite plaquette mince (1) présente une épaisseur inférieure à 50 micromètres.
14. Ensemble selon la revendication 12, dans lequel les plaquettes (1, 3) sont en un même matériau semiconducteur.
15. Puce de circuit intégré obtenue par la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 11.
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US11/748,995 US20070218649A1 (en) 2004-11-17 2007-05-15 Semiconductor wafer thinning

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Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2040309A3 (fr) * 2007-09-24 2010-02-24 Emcore Solar Power, Inc. Cellules solaires métamorphiques multijonctions minces inversées dotées d'un support rigide
US7727795B2 (en) 2007-12-13 2010-06-01 Encore Solar Power, Inc. Exponentially doped layers in inverted metamorphic multijunction solar cells
US7741146B2 (en) 2008-08-12 2010-06-22 Emcore Solar Power, Inc. Demounting of inverted metamorphic multijunction solar cells
US7785989B2 (en) 2008-12-17 2010-08-31 Emcore Solar Power, Inc. Growth substrates for inverted metamorphic multijunction solar cells
US7939428B2 (en) 2000-11-27 2011-05-10 S.O.I.Tec Silicon On Insulator Technologies Methods for making substrates and substrates formed therefrom
US7960201B2 (en) 2009-01-29 2011-06-14 Emcore Solar Power, Inc. String interconnection and fabrication of inverted metamorphic multijunction solar cells
US8187907B1 (en) 2010-05-07 2012-05-29 Emcore Solar Power, Inc. Solder structures for fabrication of inverted metamorphic multijunction solar cells
US8236600B2 (en) 2008-11-10 2012-08-07 Emcore Solar Power, Inc. Joining method for preparing an inverted metamorphic multijunction solar cell
US8263856B2 (en) 2009-08-07 2012-09-11 Emcore Solar Power, Inc. Inverted metamorphic multijunction solar cells with back contacts
US8263853B2 (en) 2008-08-07 2012-09-11 Emcore Solar Power, Inc. Wafer level interconnection of inverted metamorphic multijunction solar cells
US8753918B2 (en) 2008-07-16 2014-06-17 Emcore Solar Power, Inc. Gallium arsenide solar cell with germanium/palladium contact
US8778199B2 (en) 2009-02-09 2014-07-15 Emoore Solar Power, Inc. Epitaxial lift off in inverted metamorphic multijunction solar cells
US8895342B2 (en) 2007-09-24 2014-11-25 Emcore Solar Power, Inc. Heterojunction subcells in inverted metamorphic multijunction solar cells
US8969712B2 (en) 2009-03-10 2015-03-03 Solaero Technologies Corp. Four junction inverted metamorphic multijunction solar cell with a single metamorphic layer
US9018521B1 (en) 2008-12-17 2015-04-28 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with DBR layer adjacent to the top subcell
US9018519B1 (en) 2009-03-10 2015-04-28 Solaero Technologies Corp. Inverted metamorphic multijunction solar cells having a permanent supporting substrate
US9117966B2 (en) 2007-09-24 2015-08-25 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with two metamorphic layers and homojunction top cell
US9287438B1 (en) 2008-07-16 2016-03-15 Solaero Technologies Corp. Method for forming ohmic N-contacts at low temperature in inverted metamorphic multijunction solar cells with contaminant isolation
US9634172B1 (en) 2007-09-24 2017-04-25 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with multiple metamorphic layers
US9691929B2 (en) 2008-11-14 2017-06-27 Solaero Technologies Corp. Four junction inverted metamorphic multijunction solar cell with two metamorphic layers
US9935209B2 (en) 2016-01-28 2018-04-03 Solaero Technologies Corp. Multijunction metamorphic solar cell for space applications
US9985161B2 (en) 2016-08-26 2018-05-29 Solaero Technologies Corp. Multijunction metamorphic solar cell for space applications
US10153388B1 (en) 2013-03-15 2018-12-11 Solaero Technologies Corp. Emissivity coating for space solar cell arrays
US10170656B2 (en) 2009-03-10 2019-01-01 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with a single metamorphic layer
US10256359B2 (en) 2015-10-19 2019-04-09 Solaero Technologies Corp. Lattice matched multijunction solar cell assemblies for space applications
US10263134B1 (en) 2016-05-25 2019-04-16 Solaero Technologies Corp. Multijunction solar cells having an indirect high band gap semiconductor emitter layer in the upper solar subcell
US10270000B2 (en) 2015-10-19 2019-04-23 Solaero Technologies Corp. Multijunction metamorphic solar cell assembly for space applications
US10361330B2 (en) 2015-10-19 2019-07-23 Solaero Technologies Corp. Multijunction solar cell assemblies for space applications
US10381501B2 (en) 2006-06-02 2019-08-13 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with multiple metamorphic layers
US10381505B2 (en) 2007-09-24 2019-08-13 Solaero Technologies Corp. Inverted metamorphic multijunction solar cells including metamorphic layers
US10403778B2 (en) 2015-10-19 2019-09-03 Solaero Technologies Corp. Multijunction solar cell assembly for space applications
US10541349B1 (en) 2008-12-17 2020-01-21 Solaero Technologies Corp. Methods of forming inverted multijunction solar cells with distributed Bragg reflector
US10636926B1 (en) 2016-12-12 2020-04-28 Solaero Technologies Corp. Distributed BRAGG reflector structures in multijunction solar cells
US11569404B2 (en) 2017-12-11 2023-01-31 Solaero Technologies Corp. Multijunction solar cells
US12249667B2 (en) 2017-08-18 2025-03-11 Solaero Technologies Corp. Space vehicles including multijunction metamorphic solar cells

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1854136A1 (fr) * 2005-03-01 2007-11-14 Dow Corning Corporation Procede de collage de tranche temporaire pour le traitement de semi-conducteurs
US20100186804A1 (en) * 2009-01-29 2010-07-29 Emcore Solar Power, Inc. String Interconnection of Inverted Metamorphic Multijunction Solar Cells on Flexible Perforated Carriers
US20090078309A1 (en) * 2007-09-24 2009-03-26 Emcore Corporation Barrier Layers In Inverted Metamorphic Multijunction Solar Cells
US20100229913A1 (en) * 2009-01-29 2010-09-16 Emcore Solar Power, Inc. Contact Layout and String Interconnection of Inverted Metamorphic Multijunction Solar Cells
US20090078310A1 (en) * 2007-09-24 2009-03-26 Emcore Corporation Heterojunction Subcells In Inverted Metamorphic Multijunction Solar Cells
US20100203730A1 (en) * 2009-02-09 2010-08-12 Emcore Solar Power, Inc. Epitaxial Lift Off in Inverted Metamorphic Multijunction Solar Cells
US20100047959A1 (en) * 2006-08-07 2010-02-25 Emcore Solar Power, Inc. Epitaxial Lift Off on Film Mounted Inverted Metamorphic Multijunction Solar Cells
US20100093127A1 (en) * 2006-12-27 2010-04-15 Emcore Solar Power, Inc. Inverted Metamorphic Multijunction Solar Cell Mounted on Metallized Flexible Film
US20110041898A1 (en) * 2009-08-19 2011-02-24 Emcore Solar Power, Inc. Back Metal Layers in Inverted Metamorphic Multijunction Solar Cells
US20100233838A1 (en) * 2009-03-10 2010-09-16 Emcore Solar Power, Inc. Mounting of Solar Cells on a Flexible Substrate
US20090272430A1 (en) * 2008-04-30 2009-11-05 Emcore Solar Power, Inc. Refractive Index Matching in Inverted Metamorphic Multijunction Solar Cells
US20090272438A1 (en) * 2008-05-05 2009-11-05 Emcore Corporation Strain Balanced Multiple Quantum Well Subcell In Inverted Metamorphic Multijunction Solar Cell
US20090288703A1 (en) * 2008-05-20 2009-11-26 Emcore Corporation Wide Band Gap Window Layers In Inverted Metamorphic Multijunction Solar Cells
US20100012174A1 (en) * 2008-07-16 2010-01-21 Emcore Corporation High band gap contact layer in inverted metamorphic multijunction solar cells
US20100122764A1 (en) * 2008-11-14 2010-05-20 Emcore Solar Power, Inc. Surrogate Substrates for Inverted Metamorphic Multijunction Solar Cells
US20100147366A1 (en) * 2008-12-17 2010-06-17 Emcore Solar Power, Inc. Inverted Metamorphic Multijunction Solar Cells with Distributed Bragg Reflector
US20100206365A1 (en) * 2009-02-19 2010-08-19 Emcore Solar Power, Inc. Inverted Metamorphic Multijunction Solar Cells on Low Density Carriers
US20100229933A1 (en) * 2009-03-10 2010-09-16 Emcore Solar Power, Inc. Inverted Metamorphic Multijunction Solar Cells with a Supporting Coating
US20100282288A1 (en) * 2009-05-06 2010-11-11 Emcore Solar Power, Inc. Solar Cell Interconnection on a Flexible Substrate
CN102082070B (zh) * 2009-11-27 2012-07-11 北大方正集团有限公司 一种在晶片减薄过程中保护金属层的方法
US9263314B2 (en) 2010-08-06 2016-02-16 Brewer Science Inc. Multiple bonding layers for thin-wafer handling
CN102486992A (zh) * 2010-12-01 2012-06-06 比亚迪股份有限公司 一种半导体器件的制造方法
US8790996B2 (en) 2012-07-16 2014-07-29 Invensas Corporation Method of processing a device substrate
US9515217B2 (en) 2012-11-05 2016-12-06 Solexel, Inc. Monolithically isled back contact back junction solar cells
WO2014071417A2 (fr) * 2012-11-05 2014-05-08 Solexel, Inc. Systèmes et procédés pour cellules et modules photovoltaïques solaires formées en îles de manière monolithique
CN112133666B (zh) * 2020-09-28 2024-09-13 北京国联万众半导体科技有限公司 毫米波芯片制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5593917A (en) * 1991-12-06 1997-01-14 Picogiga Societe Anonyme Method of making semiconductor components with electrochemical recovery of the substrate
WO1999048137A2 (fr) * 1998-03-14 1999-09-23 Michael Stromberg Procede et dispositif permettant de traiter des tranches dotees de composants lors de l'amincissement de la tranche et de l'individualisation des composants
DE19921230A1 (de) * 1999-05-07 2000-11-09 Giesecke & Devrient Gmbh Verfahren zum Handhaben von gedünnten Chips zum Einbringen in Chipkarten
US6756288B1 (en) * 1999-07-01 2004-06-29 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Method of subdividing a wafer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013534A (en) * 1997-07-25 2000-01-11 The United States Of America As Represented By The National Security Agency Method of thinning integrated circuits received in die form
JP3575373B2 (ja) * 1999-04-19 2004-10-13 株式会社村田製作所 外力検知センサの製造方法
US6420266B1 (en) * 1999-11-02 2002-07-16 Alien Technology Corporation Methods for creating elements of predetermined shape and apparatuses using these elements
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
US6869894B2 (en) * 2002-12-20 2005-03-22 General Chemical Corporation Spin-on adhesive for temporary wafer coating and mounting to support wafer thinning and backside processing
TWI299888B (en) * 2006-05-03 2008-08-11 Touch Micro System Tech Method of fabricating micro connectors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5593917A (en) * 1991-12-06 1997-01-14 Picogiga Societe Anonyme Method of making semiconductor components with electrochemical recovery of the substrate
WO1999048137A2 (fr) * 1998-03-14 1999-09-23 Michael Stromberg Procede et dispositif permettant de traiter des tranches dotees de composants lors de l'amincissement de la tranche et de l'individualisation des composants
DE19921230A1 (de) * 1999-05-07 2000-11-09 Giesecke & Devrient Gmbh Verfahren zum Handhaben von gedünnten Chips zum Einbringen in Chipkarten
US6756288B1 (en) * 1999-07-01 2004-06-29 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Method of subdividing a wafer

Cited By (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939428B2 (en) 2000-11-27 2011-05-10 S.O.I.Tec Silicon On Insulator Technologies Methods for making substrates and substrates formed therefrom
US10381501B2 (en) 2006-06-02 2019-08-13 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with multiple metamorphic layers
US9634172B1 (en) 2007-09-24 2017-04-25 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with multiple metamorphic layers
US10381505B2 (en) 2007-09-24 2019-08-13 Solaero Technologies Corp. Inverted metamorphic multijunction solar cells including metamorphic layers
US10374112B2 (en) 2007-09-24 2019-08-06 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell including a metamorphic layer
US9356176B2 (en) 2007-09-24 2016-05-31 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with metamorphic layers
US9231147B2 (en) 2007-09-24 2016-01-05 Solaero Technologies Corp. Heterojunction subcells in inverted metamorphic multijunction solar cells
EP2040309A3 (fr) * 2007-09-24 2010-02-24 Emcore Solar Power, Inc. Cellules solaires métamorphiques multijonctions minces inversées dotées d'un support rigide
US9117966B2 (en) 2007-09-24 2015-08-25 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with two metamorphic layers and homojunction top cell
US8895342B2 (en) 2007-09-24 2014-11-25 Emcore Solar Power, Inc. Heterojunction subcells in inverted metamorphic multijunction solar cells
US7727795B2 (en) 2007-12-13 2010-06-01 Encore Solar Power, Inc. Exponentially doped layers in inverted metamorphic multijunction solar cells
US8987042B2 (en) 2008-07-16 2015-03-24 Solaero Technologies Corp. Ohmic N-contact formed at low temperature in inverted metamorphic multijunction solar cells
US9601652B2 (en) 2008-07-16 2017-03-21 Solaero Technologies Corp. Ohmic N-contact formed at low temperature in inverted metamorphic multijunction solar cells
US9287438B1 (en) 2008-07-16 2016-03-15 Solaero Technologies Corp. Method for forming ohmic N-contacts at low temperature in inverted metamorphic multijunction solar cells with contaminant isolation
US8753918B2 (en) 2008-07-16 2014-06-17 Emcore Solar Power, Inc. Gallium arsenide solar cell with germanium/palladium contact
US8586859B2 (en) 2008-08-07 2013-11-19 Emcore Solar Power, Inc. Wafer level interconnection of inverted metamorphic multijunction solar cells
US8263853B2 (en) 2008-08-07 2012-09-11 Emcore Solar Power, Inc. Wafer level interconnection of inverted metamorphic multijunction solar cells
US7741146B2 (en) 2008-08-12 2010-06-22 Emcore Solar Power, Inc. Demounting of inverted metamorphic multijunction solar cells
US8039291B2 (en) 2008-08-12 2011-10-18 Emcore Solar Power, Inc. Demounting of inverted metamorphic multijunction solar cells
US8236600B2 (en) 2008-11-10 2012-08-07 Emcore Solar Power, Inc. Joining method for preparing an inverted metamorphic multijunction solar cell
US9691929B2 (en) 2008-11-14 2017-06-27 Solaero Technologies Corp. Four junction inverted metamorphic multijunction solar cell with two metamorphic layers
US9018521B1 (en) 2008-12-17 2015-04-28 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with DBR layer adjacent to the top subcell
US10541349B1 (en) 2008-12-17 2020-01-21 Solaero Technologies Corp. Methods of forming inverted multijunction solar cells with distributed Bragg reflector
US7785989B2 (en) 2008-12-17 2010-08-31 Emcore Solar Power, Inc. Growth substrates for inverted metamorphic multijunction solar cells
US7960201B2 (en) 2009-01-29 2011-06-14 Emcore Solar Power, Inc. String interconnection and fabrication of inverted metamorphic multijunction solar cells
US8778199B2 (en) 2009-02-09 2014-07-15 Emoore Solar Power, Inc. Epitaxial lift off in inverted metamorphic multijunction solar cells
US10170656B2 (en) 2009-03-10 2019-01-01 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell with a single metamorphic layer
US10008623B2 (en) 2009-03-10 2018-06-26 Solaero Technologies Corp. Inverted metamorphic multijunction solar cells having a permanent supporting substrate
US8969712B2 (en) 2009-03-10 2015-03-03 Solaero Technologies Corp. Four junction inverted metamorphic multijunction solar cell with a single metamorphic layer
US11961931B2 (en) 2009-03-10 2024-04-16 Solaero Technologies Corp Inverted metamorphic multijunction solar cells having a permanent supporting substrate
US9018519B1 (en) 2009-03-10 2015-04-28 Solaero Technologies Corp. Inverted metamorphic multijunction solar cells having a permanent supporting substrate
US8263856B2 (en) 2009-08-07 2012-09-11 Emcore Solar Power, Inc. Inverted metamorphic multijunction solar cells with back contacts
US8187907B1 (en) 2010-05-07 2012-05-29 Emcore Solar Power, Inc. Solder structures for fabrication of inverted metamorphic multijunction solar cells
US10153388B1 (en) 2013-03-15 2018-12-11 Solaero Technologies Corp. Emissivity coating for space solar cell arrays
US10256359B2 (en) 2015-10-19 2019-04-09 Solaero Technologies Corp. Lattice matched multijunction solar cell assemblies for space applications
US10361330B2 (en) 2015-10-19 2019-07-23 Solaero Technologies Corp. Multijunction solar cell assemblies for space applications
US10270000B2 (en) 2015-10-19 2019-04-23 Solaero Technologies Corp. Multijunction metamorphic solar cell assembly for space applications
US10403778B2 (en) 2015-10-19 2019-09-03 Solaero Technologies Corp. Multijunction solar cell assembly for space applications
US9935209B2 (en) 2016-01-28 2018-04-03 Solaero Technologies Corp. Multijunction metamorphic solar cell for space applications
US10263134B1 (en) 2016-05-25 2019-04-16 Solaero Technologies Corp. Multijunction solar cells having an indirect high band gap semiconductor emitter layer in the upper solar subcell
US9985161B2 (en) 2016-08-26 2018-05-29 Solaero Technologies Corp. Multijunction metamorphic solar cell for space applications
US10636926B1 (en) 2016-12-12 2020-04-28 Solaero Technologies Corp. Distributed BRAGG reflector structures in multijunction solar cells
US12249667B2 (en) 2017-08-18 2025-03-11 Solaero Technologies Corp. Space vehicles including multijunction metamorphic solar cells
US11569404B2 (en) 2017-12-11 2023-01-31 Solaero Technologies Corp. Multijunction solar cells

Also Published As

Publication number Publication date
JP2008521214A (ja) 2008-06-19
EP1815509A2 (fr) 2007-08-08
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WO2006054024A3 (fr) 2007-02-01
WO2006054024A2 (fr) 2006-05-26
US20070218649A1 (en) 2007-09-20

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