FR2933236A1 - Substrat comprenant differents types de surface, et procede de fabrication associe - Google Patents

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Abstract

Cette invention concerne un substrat comprenant un support (1) présentant une densité de défauts cristallins ayant une taille supérieure à 10 nm de plus de 103/cm3. Une couche isolante (2) est disposée sur une première région (4) d'une face avant du support (1), et une couche superficielle (3) sur la couche isolante (2). Une couche supplémentaire (6) est disposée au moins sur une deuxième région (5) de la face avant du support (1), la couche supplémentaire (6) comportant une surface exposée (15) au-dessus de la deuxième région (5). La couche supplémentaire (6) a une épaisseur suffisante pour enterrer les défauts cristallins du support (1). Le substrat peut comprendre une couche épitaxiale disposée au moins sur la première région (4) de la face avant du support (1), entre le support (1) et la couche isolante (2). L'invention concerne également un procédé comprenant la formation d'une couche de masquage sur la première région (4) de la couche superficielle (3) et le retrait de la couche superficielle (3) et de la couche isolante (2) dans la deuxième région (5) non recouverte par la couche de masquage. La couche supplémentaire (6) est élaborée dans la deuxième région (5), puis planarisée.

Description

SUBSTRAT COMPRENANT DIFFERENTS TYPES DE SURFACE, ET PROCEDE DE FABRICATION ASSOCIE Contexte de l'invention La présente invention concerne un substrat comprenant une couche isolante disposée sur une première région d'une face avant d'un support, une couche superficielle positionnée sur la couche isolante et une couche supplémentaire disposée au moins sur une deuxième région de la face avant du support, la couche supplémentaire comportant une surface exposée au-dessus de la deuxième région.
Etat de la technique
Les dispositifs microélectroniques sont typiquement fabriqués sur la base de substrats semi-conducteurs massifs de substrats SOI (silicium sur isolant). Il a également été proposé d'utiliser des substrats composites comprenant des zones massives ( bulk en anglais) et des zones SOI, c.-à-d. des substrats à motifs tels que mentionnés dans le document US6955971. La fabrication de tels substrats à motifs est généralement difficile, car elle nécessite la formation de zones locales constituées d'un oxyde enterré et proches de zones massives : dans le cas d'un procédé de collage de tranches, de telles zones locales d'oxyde pourraient être formées sur la tranche supérieure ou la tranche de base, et engendrer des problèmes dits de bombage ( dishing en anglais); dans le cas d'un procédé de type SIMOX (séparation par implantation d'oxygène), de telles zones locales d'oxyde doivent être formées dans la tranche initiale, mais l'expansion d'oxydes de silicium aux dépens du silicium donne naissance à des contraintes, etc.
Résumé de l'invention
Le but de l'invention est de remédier aux défauts susmentionnés de l'état de la technique, et plus particulièrement de proposer un procédé de fabrication de substrats à motifs présentant une qualité cristalline satisfaisante.
En outre, l'invention permet d'obtenir des zones massives et des zones SOI dans différents matériaux semi-conducteurs et dans une orientation cristalline différente. 5 Selon l'invention, ce but est atteint par le fait que le substrat comprend : - un support présentant une densité de défauts cristallins ayant une taille supérieure à 10 nm de plus de 103/cm3 ou de préférence plus de 105/cm3, une couche isolante disposée sur une première région d'une face avant du 10 support, une couche superficielle positionnée sur la couche isolante, et une couche supplémentaire disposée au moins sur une deuxième région de la face avant du support, la couche supplémentaire comportant une surface exposée au-dessus de la deuxième région, 15 dans lequel la couche supplémentaire a une épaisseur suffisante pour enterrer les défauts cristallins du support.
De préférence, le substrat comprend une couche épitaxiale disposée au moins sur la première région de la face avant du support, entre le support et la couche isolante. 20 Un autre but de l'invention est de fournir un procédé de fabrication d'une structure semi-conductrice, comprenant les étapes suivantes : - obtenir un substrat comprenant un support, une couche isolante continue disposée sur une face avant du support et une couche superficielle positionnée 25 sur la couche isolante, - former une couche de masquage sur une première région de la couche superficielle et retirer la couche superficielle et la couche isolante dans une deuxième région non recouverte par la couche de masquage, élaborer une couche supplémentaire dans la deuxième région, 30 planariser la couche supplémentaire.
Brève description des dessins D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va maintenant être donnée par renvoi aux dessins annexés qui représentent, dans un but illustratif, mais non limitatif, plusieurs modes de réalisation possibles, et dans lesquels : les figures 1 à 4 illustrent quatre étapes d'un mode de réalisation particulier du procédé selon l'invention ; les figures 5 et 6 illustrent deux étapes d'un autre mode de réalisation particulier du procédé selon l'invention ; les figures 7 à 9 illustrent des modes de réalisation préférés du procédé et de la structure selon l'invention ; les figures 10 à 12 illustrent trois étapes de formation de dispositifs électroniques par un premier mode de réalisation particulier du procédé selon l'invention ; les figures 13 et 14 illustrent deux étapes de formation de dispositifs électroniques par un deuxième mode de réalisation particulier du procédé selon l'invention ; la figure 15 illustre un troisième mode de réalisation particulier pour la formation de dispositifs électroniques par le procédé selon l'invention.
Description de modes de réalisation particuliers
La figure 1 représente un substrat comprenant un support 1, une couche isolante continue 2 disposée sur une face avant du support 1 et une couche superficielle 3 positionnée sur la couche isolante 2, de manière à former, par ex., un substrat SOI (silicium sur isolant). Comme le montre la figure 2, une couche de masquage 7 est formée sur une première région 4 de la couche superficielle 3. Après retrait de la couche superficielle 3 et de la couche isolante 2 dans une deuxième région 5 non recouverte par la couche de masquage 7, une couche supplémentaire 6 est élaborée dans la deuxième région 5, de préférence par épitaxie. La couche supplémentaire 6 est ensuite planarisée, par ex. jusqu'au niveau supérieur de la couche de masquage 7, comme l'indique la flèche 8 sur la figure 3. La planarisation est de préférence réalisée par polissage, par ex. par polissage mécanochimique (CMP). Enfin, la couche de masquage 7 peut être éliminée de manière à obtenir le substrat représenté sur la figure 4.
La couche isolante 2 peut posséder une épaisseur inférieure à 140 nm, comprise entre 2 nm et 25 nm, ou inférieure à 25 nm. La couche superficielle 3 peut posséder une épaisseur inférieure à 100 nm, de préférence comprise entre 5 nm et 50 nm, par ex. entre 12 nm et 20 nm pour des transistors SOI planaires à appauvrissement complet, ou entre 20 nm et 50 nm pour des transistors verticaux à grilles multiples.
La couche supplémentaire 6 peut présenter une orientation cristalline différente d'une orientation cristalline de la couche superficielle 3 ; de plus, la couche supplémentaire 6 et la couche superficielle 3 peuvent être constituées de matériaux différents.
Le support 1 et la couche superficielle 3 peuvent être réalisés dans des matériaux semi-conducteurs différents ou dans des matériaux semi-conducteurs avec une orientation cristalliné différente. Des dispositifs électroniques peuvent ainsi être formés dans différents matériaux. Les matériaux semi-conducteurs préférables pour le support 1 et la couche superficielle 3 sont par exemple le silicium, le germanium, le silicium-germanium, ou des matériaux semi-conducteurs de type III-V comme l'InP, le GaN ou le GaAs. Par exemple, le germanium pourrait être choisi pour des transistors PMOS, et des matériaux semi-conducteurs de type III-V pour des transistors NMOS. Le silicium est de préférence utilisé pour des circuits d'entrée-sortie ou des circuits analogiques. En outre, ces matériaux pourraient se trouver dans un état contraint.
Le substrat représenté sur la figure 4 comprend ainsi le support 1, la couche isolante 2 disposée sur la première région 4 de la face avant du support 1 et la couche superficielle 3 positionnée sur la couche isolante 2. La couche supplémentaire 6 est disposée au moins sur la deuxième région 5 de la face avant du support 1, et la couche supplémentaire 6 comporte une surface exposée 15 au-dessus de la deuxième région 5. La couche supplémentaire 6 a de préférence une épaisseur suffisante pour enterrer les défauts cristallins présents dans le support 1, notamment dans le cas où le support 1 présente une densité de défauts cristallins ayant une taille supérieure à 10 nm de plus de 103/cm3. Par enterrer , on entend que l'épaisseur est suffisante pour éviter la répercussion des défauts à la surface supérieure de la couche qui enterre. Par exemple, la couche supplémentaire 6 a une épaisseur de 0,1 pm ou plus. On peut utiliser de préférence une densité supérieure à 105/cm3, qui est meilleur marché, puisque la couche supplémentaire garantit que la qualité cristalline au niveau de la surface exposée 15 de la couche supplémentaire sera meilleure que la qualité cristalline au niveau de la face avant du substrat. La surface exposée 15 de la couche supplémentaire 6 après planarisation n'est pas nécessairement coplanaire avec une surface exposée 16 de la couche superficielle 3 après élimination de la couche de masquage 7.
L'épaisseur de la couche supplémentaire 6 après planarisation est de préférence supérieure à l'épaisseur combinée de la couche superficielle 3, de la couche isolante 2 et de la couche de masquage 7. La planarisation de la couche supplémentaire 6 peut alors être arrêtée au niveau supérieur de la couche de masquage 7.
La couche 'de masquage 7 est par exemple composée d'un oxyde avec une 15 épaisseur comprise entre 20 nm et 100 nm, de préférence avec une épaisseur de 50 nm.
Dans un mode de réalisation particulier représenté sur la figure 5, la couche de masquage 7 comprend une couche supérieure 7a et une couche inférieure 7b. La 20 couche supérieure 7a est de préférence éliminée avant planarisation de la couche supplémentaire 6, comme le montre la figure 6. La planarisation de la couche supplémentaire 6 peut alors être arrêtée au niveau supérieur de la couche inférieure 7b restante de la couche de masquage 7 (voir la figure 6).
25 La couche supérieure 7a de la couche de masquage 7 est par exemple composée d'un nitrure, et la couche inférieure 7b par exemple d'un oxyde. Par exemple, la couche de nitrure supérieure 7a a une épaisseur comprise entre 10 nm et 100 nm, et la couche inférieure 7b a une épaisseur comprise entre 5 nm et 20 nm. Lorsqu'une seule couche de masquage à base d'oxyde est utilisée, celle-ci doit être plus 30 épaisse, par exemple comprise entre 20 nm et 50nm.
Selon le mode de réalisation particulier représenté sur la figure 7, un espaceur isolant 9 est formé afin de sceller latéralement la couche superficielle 3 et la couche isolante 2. Une fois l'espaceur 9 formé, la couche supplémentaire 6 peut être élaborée.
Comme le montre la figure 8, le substrat peut comprendre au départ une couche épitaxiale 10 disposée au moins sur la première région de la face avant du support, entre le support 1 et la couche isolante continue 2. Dans ce cas, la couche supplémentaire 6 peut être élaborée sur la couche épitaxiale 10. Comme la couche épitaxiale enterre, au moins partiellement, les défauts présents à la surface de la face avant du support 1, l'épaisseur de la couche élémentaire 6 nécessaire pour enterrer les défauts peut être inférieure à celle du cas où aucune couche épitaxiale 10 n'est ajoutée. La couche épitaxiale 10 a de préférence une épaisseur supérieure à 0,1 pm.
La couche épitaxiale 10 peut présenter une densité de défauts cristallins ayant une taille supérieure à 10 nm de moins de 103/cm3. En particulier, la couche épitaxiale 10 peut être utilisée pour enterrer les défauts de la partie inférieure du support 1, qui peut présenter une densité de défauts cristallins ayant une taille supérieure à 10 nm de plus de 1 03/cm3 ou même plus de 105/cm3.
Selon un mode de réalisation préféré de l'invention, le procédé comprend la formation simultanée de dispositifs électroniques 11 dans la couche supplémentaire 6 et dans la couche superficielle 3 de manière à obtenir la structure représentée sur la figure 9.
L'étape consistant à former simultanément des dispositifs électroniques 11 peut comprendre l'irradiation (comme l'illustrent les flèches 17 sur la figure 10) de portions sélectionnées de la surface exposée 15 de la couche supplémentaire 6 et de la surface exposée 16 de la couche superficielle 3 au moyen d'un appareil de formation d'image 12.
Considérons la figure 10, où les surfaces exposées 15 et 16 présentent un décalage en hauteur 13 qui de préférence est inférieur à la profondeur de foyer d'une exposition lithographique le long d'un axe Z, perpendiculaire au substrat, de l'appareil de formatiôn d'image 12, correspondant à une résolution prédéterminée. La profondeur de foyer dépend de l'appareil de formation d'image employé et de la 6 résolution requise par le procédé appliqué.
Le décalage en hauteur 13 est de préférence inférieur à 50 nm, ou au moins inférieur à 100 nm, ou inférieur à la profondeur de foyer de l'outil de lithographie sélectionné, tout en tenant compte de la précision nécessaire pour former le plus petit motif, qui est généralement liée à la longueur de grille. En effet, si une précision élevée est nécessaire pour de très petites structures, la profondeur de foyer est alors limitée, et le décalage en hauteur 13 doit ainsi être plus petit que dans les cas de précision inférieure où un décalage en hauteur 13 de moins de 100 nm pourrait s'avérer suffisant afin de respecter la condition d'un décalage en hauteur 13 inférieur à la profondeur de foyer. II est alors avantageux d'exécuter simultanément toutes les étapes de lithographie pour former les dispositifs électroniques dans la surface exposée 15 de la couche supplémentaire 6 et dans la surface exposée 16 de la couche superficielle 3.
La lithographie (illustrée par les flèches 17 sur la figure 10) peut être réalisée simultanément pour les deux surfaces exposées 15 et 16, notamment quand le décalage en hauteur 13 est inférieur à la profondeur de foyer, comme mentionné ci-dessus. De plus, les étapes de gravure (illustrées par les flèches 20 sur la figure 11) et les étapes d'implantation (illustrées par les flèches 14 sur la figure 12) peuvent être exécutées simultanément pour les deux surfaces exposées 15 et 16.
25 Dans un autre mode de réalisation représenté sur les figures 13 et 14, une étape lithographique distincte est exécutée sur la surface exposée 15 (figure 13), et respectivement sur la surface exposée 16, les étapes de gravure (20) et d'implantation (14) pouvant toutefois toujours être exécutées simultanément pour les deux surfaces exposées 15 et 16. 30 Notamment dans le cas où lesdites surfaces exposées sont décalées d'une hauteur supérieure à la profondeur de foyer d'une exposition lithographique le long d'un axe Z, perpendiculaire au substrat, de l'appareil de formation d'image, correspondant à une résolution prédéterminée, il est intéressant d'exécuter une étape lithographique20 distincte pour chaque surface exposée, alors que les étapes de gravure et d'implantation sont exécutées simultanément pour les deux surfaces exposées.
Le substrat peut comprendre une couche isolante supplémentaire disposée sur une région sélectionnée supplémentaire de la couche superficielle 3, et une couche superficielle semi-conductrice supplémentaire positionnée sur la couche isolante supplémentaire (non représentées sur les figures). Les dispositifs électroniques sont alors formés simultanément dans (ou sur) trois niveaux. Quand la différence de hauteur entre les trois niveaux est inférieure à la profondeur de foyer du procédé utilisé, les étapes de lithographie, de gravure et d'implantation sont de préférence exécutées simultanément. Même si la profondeur de foyer est inférieure à la différence de hauteur, les étapes peuvent être simultanées, par exemple quand la résolution nécessaire dans un niveau supérieur (ou dans un niveau inférieur) n'est pas aussi élevée que dans les autres niveaux. Un substrat avec une couche isolante supplémentaire et une couche superficielle semi-conductrice supplémentaire est de préférence fabriqué par la technologie Smart CutTM. Les quatre couches suivantes sont alors retirées dans la deuxième région 5 du substrat : la couche isolante supplémentaire, la couche superficielle semi-conductrice supplémentaire, la couche superficielle 3 et la couche isolante 2. Dans les régions restantes, seules la couche isolante supplémentaire et la couche superficielle semi-conductrice supplémentaire sont retirées, excepté dans la région sélectionnée supplémentaire où les dispositifs électroniques sont formés dans la couche superficielle supplémentaire.
Dans un mode de réalisation particulier de l'invention illustré sur la figure 15, différents types de dispositifs électroniques peuvent être formés, d'une part dans la couche supplémentaire 6, d'autre part dans la couche superficielle 3 (et éventuellement dans la couche superficielle supplémentaire). Par exemple, de petits dispositifs électroniques 11 a peuvent être formés dans la couche superficielle 3 (et éventuellement dans la couche superficielle supplémentaire), et de gros dispositifs électroniques 11 b peuvent être formés dans la couche supplémentaire 6, ou inversement. Dans ce cas, la résolution nécessaire pour un type de dispositifs pourrait être supérieure à celle nécessaire pour l'autre type de dispositifs. Par exemple, les dispositifs de mémoire sont typiquement plus petits que les dispositifs logiques. Dans un tel cas, le foyer de lithographie est de préférence ajusté au niveau où les dispositifs les plus petits sont formés avec la précision la plus élevée, par ex. au niveau de la couche superficielle 3 dans l'exemple ci-dessus représenté sur la figure 13. Même si l'autre niveau, par ex. la surface exposée 15 de la couche supplémentaire 6, se situe au-delà de la profondeur de foyer 18a correspondant à la précision la plus élevée, une seule étape simultanée de lithographie peut être utilisée pour plusieurs niveaux, car la résolution sur le niveau au-delà de la profondeur de foyer est suffisante pour les dispositifs plus volumineux formés à cet endroit.
Cette approche n'est pas limitée aux empilements particuliers des couches 1, 2, 3, mais peut également être mise en oeuvre avec tout autre substrat comportant plusieurs niveaux différents, et dans lequel des dispositifs électroniques doivent être formés. C'est par exemple le cas d'un substrat massif comportant au moins deux niveaux de surface différents.
En d'autres termes, une première profondeur de foyer 18a peut être associée au premier niveau avec une précision élevée, par ex. la couche superficielle 3, et une deuxième profondeur de foyer 18b peut être associée au deuxième niveau avec une précision inférieure, par ex. la surface exposée 15 de la couche supplémentaire 6. Ainsi, si l'on considère deux profondeurs de foyer 18a et 18b distinctes, la lithographie sur la surface exposée 15 de la couche supplémentaire 6 ne se situe en fait pas au-delà de la profondeur de foyer, car la profondeur de foyer 18b associée à la surface exposée 15 de la couche supplémentaire 6 (et à des dispositifs plus volumineux) est plus grande que la profondeur de foyer 18a.

Claims (9)

  1. Revendications1 Substrat comprenant un support (1) présentant une densité de défauts cristallins ayant une taille supérieure à 10 nm de plus de 103/cm3 ou de préférence plus de 105/cm3, une couche isolante (2) disposée sur une première région (4) d'une face avant du support (1), une couche superficielle (3) positionnée sur la couche isolante (2), et une couche supplémentaire (6) disposée au moins sur une deuxième région (5) de la face avant du support (1), la couche supplémentaire (6) comportant une surface exposée (15) au-dessus de la deuxième région (5), dans lequel la couche supplémentaire (6) a une épaisseur suffisante pour enterrer les défauts cristallins du support (1).
  2. 2. Substrat selon la revendication 1, dans lequel la couche supplémentaire (6) a une épaisseur supérieure à 0,1 pm.
  3. 3. Substrat selon l'une des revendications 1 et 2, dans lequel le substrat comprend une couche épitaxiale (10) disposée au moins sur la première région de la face avant du support (1), entre le support (1) et la couche isolante (2).
  4. 4. Substrat selon la revendication 3, dans lequel la couche épitaxiale (10) a une épaisseur supérieure à 0,1 pm.
  5. 5. Substrat selon l'une quelconque des revendications 1 à 4, dans lequel la surface exposée (15) de la couche supplémentaire (6) n'est pas coplanaire avec une surface exposée (16) de la couche superficielle (3).
  6. 6. Substrat selon la revendication 5, dans lequel la différence de hauteur (13) entre la surface exposée (15) de la couche supplémentaire (6) et la surface exposée (16) de la couche superficielle (3) est inférieure à 50 nm.
  7. 7. Substrat selon l'une quelconque des revendications 1 à 6, dans lequel la couche supplémentaire (6) présente une orientation cristalline différente d'une 10 orientation cristalline de la couche superficielle (3).
  8. 8. Substrat selon l'une quelconque des revendications 1 à 7, dans lequel la couche supplémentaire (6) et la couche superficielle (3) sont constituées de matériaux différents.
  9. 9. Procédé de fabrication d'une structure semi-conductrice, comprenant les étapes suivantes : - obtenir un substrat comprenant un support (1), une couche isolante continue (2) disposée sur une face avant du support (1) et une couche superficielle (3) positionnée sur la couche isolante (2), - former une couche de masquage (7, 7a, 7b) sur une première région (4) de la couche superficielle (3) et retirer la couche superficielle (3) et la couche isolante (2) dans une deuxième région (5) non recouverte par la couche de masquage (7, 7a, 7b), élaborer une couche supplémentaire (6) dans la deuxième région (5), planariser la couche supplémentaire (6). 12. Procédé selon la revendication 9, dans lequel l'épaisseur de la couche supplémentaire (6) est supérieure à l'épaisseur combinée de la couche superficielle (3), de la couche isolante (2) et de la couche de masquage (7, 7a, 7b). 13. Procédé selon la revendication 10, dans lequel la planarisation de la couche supplémentaire (6) est arrêtée au niveau supérieur de la couche de masquage (7, 7a, ,7b). 14. Procédé selon l'une quelconque des revendications 9 à 11, dans lequel la couche de masquage (7) est composée d'un oxyde avec une épaisseur comprise entre 10 nm et 100 nm, de préférence de 50 nm. 15. Procédé selon l'une quelconque des revendications 9 à 11, dans lequel une couche supérieure (7a) de la couche de masquage (7) est éliminée avant planarisation, et la planarisation de la couche supplémentaire (6) est arrêtée au niveau supérieur d'une couche inférieure (7b) restante de la couche de30masquage (7). 14. Procédé selon la revendication 13, dans lequel la couche supérieure (7a) de la couche de masquage (7) est composée d'un nitrure, et la couche inférieure (7b) est composée d'un oxyde. 15. Procédé selon l'une quelconque des revendications 9 à 14 comprenant, avant l'élaboration de la couche supplémentaire (6), la formation d'un espaceur isolant (9) pour sceller latéralement la couche superficielle (3) et la couche isolante (2). 16. Procédé selon l'une quelconque des revendications 9 à 15, dans lequel le support (1) comprend des défauts cristallins et la couche supplémentaire (6) a une épaisseur suffisante pour enterrer les défauts cristallins présents dans le support (1). 17. Procédé selon l'une quelconque des revendications 9 à 16, comprenant la formation simultanée de dispositifs électroniques (11) dans la couche supplémentaire (6) et dans la couche superficielle (3). 20 18. Procédé selon l'une quelconque des revendications 9 à 17, dans lequel une surface exposée (15) de la deuxième région (5) et une surface exposée (16) de la couche superficielle (3) sont décalées d'une hauteur (13) inférieure à la profondeur de foyer d'une exposition lithographique le long d'un axe (Z), perpendiculaire au substrat, d'un appareil de formation d'image (12), 25 correspondant à une résolution prédéterminée, les étapes de lithographie (17), de gravure (13) et d'implantation (14) étant exécutées simultanément pour les deux surfaces exposées (15, 16). 19. Procédé selon l'une quelconque des revendications 9 à 17, dans lequel une 30 étape lithographique distincte est respectivement exécutée pour une surface exposée (15) de la deuxième région (5) et une surface exposée (16) de la couche superficielle (3), les étapes de gravure (13) et d'implantation (14) étant exécutées simultanément pour les deux surfaces exposées (15, 16). 12 15
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