FR2933232A1 - Procede de fabrication de dispositifs semi-conducteurs,et structure semi-conductrice obtenue par un tel procede - Google Patents

Procede de fabrication de dispositifs semi-conducteurs,et structure semi-conductrice obtenue par un tel procede Download PDF

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Abstract

Cette invention concerne un substrat comprenant un support semi-conducteur (1), une couche isolante continue (2) disposée sur le support (1) et une couche superficielle semi-conductrice (3) positionnée sur la couche isolante (2). La couche superficielle (3) et la couche isolante (2) sont ensuite transformées dans au moins une région sélectionnée (4) du substrat de manière à former une région massive semi-conductrice exposée (12) du substrat. Des dispositifs électroniques (6) sont formés simultanément dans la région massive semi-conductrice exposée (12) du substrat et dans la couche superficielle (3). La structure semi-conductrice résultante comprend la couche superficielle semi-conductrice (3) disposée sur la couche isolante (2) et la région massive semi-conductrice exposée (12).

Description

Procédé de fabrication de dispositifs semi-conducteurs, et structure semi-conductrice obtenue par un tel procédé Contexte de l'invention La présente invention concerne un procédé de fabrication de dispositifs semi-conducteurs dans un substrat comprenant une couche superficielle semi-conductrice disposée sur une couche isolante, et une région massive semi-conductrice exposée. 10 Etat de la technique
Les dispositifs microélectroniques sont typiquement fabriqués sur la base de substrats semi-conducteurs massifs ou de substrats SOI (silicium sur 15 isolant). II a également été proposé d'utiliser des substrats composites comprenant des zones massives et des zones SOI, c.-à-d. des substrats à motifs tels que mentionnés dans le document US6955971. La fabrication de tels substrats à motifs est généralement difficile, car elle nécessite la formation de zones locales constituées d'un oxyde enterré proches de 20 zones massives : - dans le cas d'un procédé de collage de tranches, de telles zones locales d'oxyde pourraient être formées sur la tranche supérieure ou la tranche de base, et engendrer des problèmes dits de bombage ( dishing en anglais); 25 dans le cas d'un procédé de type SIMOX (séparation par implantation d'oxygène), de telles zones locales d'oxyde doivent être formées dans la tranche initiale, mais l'expansion d'oxydes de silicium aux dépens du silicium donne naissance à des contraintes, etc.
30 Résumé de l'invention Le but de l'invention est de remédier aux défauts susmentionnés de l'état de la technique, et plus particulièrement de proposer un procédé de fabrication de substrats à motifs présentant une qualité cristalline satisfaisante.
Selon l'invention, ce but est atteint par le fait que le procédé comprend les 5 étapes suivantes : obtenir un substrat comprenant un support semi-conducteur, une couche isolante continue disposée sur le support et une couche superficielle semi-conductrice positionnée sur la couche isolante ; transformer la couche superficielle et la couche isolante dans au moins 10 une région sélectionnée du substrat de manière à former une région massive semi-conductrice exposée du substrat ; former simultanément des dispositifs électroniques dans ou sur la région massive semi-conductrice exposée du substrat et dans ou sur la couche superficielle. 15 Un autre but de l'invention est de fournir une structure semi-conductrice comprenant un substrat comportant un support semi-conducteur, une couche isolante disposée sur une première face du support semi-conducteur et une couche superficielle semi-conductrice positionnée sur la 20 couche isolante, dans laquelle la première face du support semi-conducteur comprend une région massive semi-conductrice exposée.
Brève description des dessins
25 D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va maintenant être donnée par renvoi aux dessins annexés qui représentent, dans un but illustratif, mais non limitatif, plusieurs modes de réalisation possibles, et dans lesquels : les figures 1 à 3 illustrent trois étapes d'un mode de réalisation particulier 30 du procédé selon l'invention ; les figures 4 et 5 illustrent un autre mode de réalisation particulier du procédé selon l'invention ; la figure 6 illustre une étape de lithographie d'un mode de réalisation particulier du procédé selon l'invention ; I.es figures 7 et 8 illustrent des modes de réalisation particuliers du substrat selon l'invention ; les figures 9 à 12 illustrent un mode de réalisation particulier de la formation de dispositifs électroniques selon l'invention.
Description de modes de réalisation particuliers La figure 1 représente un substrat comprenant un support semi-conducteur 1, une couche isolante continue 2 disposée sur le support 1 et une couche superficielle semi-conductrice 3 positionnée sur la couche isolante 2 de manière à former un substrat SOI (silicium sur isolant). La couche isolante 2 a une épaisseur de préférence comprise entre 2 nm et 25 nm ou inférieure à 25 nm. La couche superficielle 3 a une épaisseur de préférence comprise entre 5 nm et 50 nm, par ex. entre 12 nm et 20 nm pour des transistors SOI planaires à appauvrissement complet, ou entre 20 nm et 50 nm pour des transistors verticaux à grilles multiples.
Selon un premier mode de réalisation de l'invention représenté sur la figure 2, la couche superficielle 3 et la couche isolante 2 sont retirées dans une région sélectionnée 4 du substrat de manière à former une région massive ( bulk en anglais) semi-conductrice exposée 12 du support 1. Ces couches peuvent par exemple être retirées par un procédé de gravure arrêté sur le support 1. Par exemple, la région 5, complémentaire de la région sélectionnée 4, est protégée par un masque. II s'agit d'une première manière de transformer, notamment par retrait, la couche superficielle 3 et la couche isolante 2 dans au moins une région sélectionnée 4 du substrat de manière à former une région massive semi-conductrice exposée 12 du substrat. Comme le montre la figure 3, des dispositifs électroniques 6 sont simultanément formés dans (ou sur) la région massive semi-conductrice exposée 12 du substrat et dans (ou sur) la couche superficielle 3.
Le support 1 et la couche superficielle semi-conductrice 3 peuvent être constitués de matériaux semi-conducteurs différents, ou de matériaux semi-conducteurs avec une orientation cristalline différente. Les dispositifs électroniques 6 respectivement formés dans la région massive semi-conductrice exposée 12 du substrat et dans la couche superficielle 3 sont ainsi réalisés en matériaux différents. Les matériaux semi-conducteurs préférables pour le support 1 et la couche superficielle 3 sont par exemple le silicium, le germanium, le silicium-germanium, ou des matériaux semi-conducteurs de type III-V comme l'InP, le GaN ou le GaAs. Par exemple, le germanium pourrait être choisi pour des transistors PMOS, et des matériaux semi-conducteurs de type III-V pour des transistors NMOS. Le silicium est de préférence utilisé pour des circuits d'entrée-sortie ou des circuits analogiques. En outre, ces matériaux pourraient se trouver dans un état contraint.
Ainsi (voir par exemple figure 2), on obtient une structure semi-conductrice comprenant un substrat comportant un support semi-conducteur 1, une couche isolante 2 disposée sur une première face 16 du support semi-conducteur 1 et une couche superficielle semi-conductrice 3 positionnée sur la couche isolante 2, dans laquelle la première face 16 du support semi-conducteur 1 comprend une région massive semi-conductrice exposée 12.
Selon un deuxième mode de réalisation de l'invention représenté sur les figures 4 et 5, l'étape de transformation de la couche superficielle 3 et de la couche isolante 2 est exécutée par dissolution de la couche isolante 2 au moins dans la région sélectionnée 4 du substrat, de manière à former une région massive semi-conductrice exposée 12 du substrat. Dans ce cas, la couche isolante 2 est constituée d'oxyde de silicium. En effet, la dissolution de' la couche d'oxyde fait diffuser l'oxygène depuis la couche isolante 2 jusqu'à la surface de la couche superficielle 3. Du fait de la perte d'oxygène dans la couche isolante, la couche résultante 7 après dissolution est plus mince que l'empilement initial des couches 2 et 3.
L'étape consistant à former simultanément des dispositifs électroniques 6 peut comprendre l'irradiation (comme l'illustrent les flèches 13 sur la figure 6) de portions sélectionnées de la région massive semi-conductrice exposée 12 du substrat et de la couche superficielle 3 au moyen d'un appareil de formation d'image 8.
Comme le montrent les figures 3 et 5, un décalage en hauteur 9 est obtenu entre la région massive semi-conductrice exposée 12 du substrat et la couche superficielle 3. Selon un mode de réalisation préféré, le décalage en hauteur 9 est inférieur à la profondeur de foyer ( depth of focus en anglais) d'une exposition lithographique le long d'un axe Z (voir la figure 6), perpendiculaire au substrat, de l'appareil de formation d'image 8, correspondant à une résolution prédéterminée. La profondeur de foyer dépend de l'appareil de formation d'image employé et de la résolution requise par le procédé appliqué.
Le décalage en hauteur 9 est de préférence inférieur à 50 nm, ou au moins inférieur à 100 nm, et inférieur à la profondeur de foyer de l'outil de lithographie sélectionné, tout en tenant compte de la précision nécessaire pour former le plus petit motif, qui est généralement liée à la longueur de grille. En effet, si une précision élevée est nécessaire pour de très petites structures, la profondeur de foyer est alors limitée, et le décalage en hauteur doit ainsi être plus petit que dans les cas de précision inférieure où un décalage en hauteur 9 de moins de 100 nm pourrait s'avérer suffisant afin de respecter la condition d'un décalage en hauteur 9 inférieur à la profondeur de foyer. Il est alors avantageux d'exécuter simultanément toutes les étapes de lithographie pour former les dispositifs électroniques dans la région massive semi-conductrice exposée 12 du substrat et dans la couche superficielle 3.
Dans le mode de réalisation de la figure 3, le décalage en hauteur 9 correspond à l'épaisseur combinée de la couche superficielle 3 et de la couche isolante 2. Par conséquent, si on utilise une couche superficielle 3 avec une épaisseur de 20 nm ou moins et une couche isolante 2 avec une épaisseur de 25 nm ou moins, l'épaisseur combinée des deux couches est de 45 nm ou moins, ce qui est inférieur à une profondeur de foyer typique de 50 nm pour les techniques actuelles de lithographie.
Comme le montre la figure 7, le support 1 peut comprendre une couche de surface épitaxiale 14 avec une densité de défauts cristallins ayant une taille supérieure à 10 nm de moins de 103/cm3. En particulier, la couche de surface épitaxiale 14 peut servir à enterrer des défauts de la partie inférieure du support 1, lesquels peuvent représenter une densité de défauts cristallins ayant une taille supérieure à 10 nm de plus de 103/cm3 ou plus de 105/cm3. Par exemple, la couche de surface épitaxiale 14 a une épaisseur de 0,1 pm ou plus.
Selon la figure 8, le substrat peut comprendre une couche isolante 10 supplémentaire disposée sur une région sélectionnée 15 supplémentaire de la couche superficielle 3 et une couche superficielle semi-conductrice 11 supplémentaire positionnée sur la couche isolante 10 supplémentaire. Des dispositifs électroniques 6 sont ensuite formés simultanément dans (ou sur) la région massive semi-conductrice exposée 12 du substrat, dans (ou sur) la couche superficielle 3 et dans (ou sur) la couche superficielle 11 supplémentaire.
Un substrat avec une couche isolante 10 supplémentaire et une couche superficielle semi-conductrice 11 supplémentaire est de préférence fabriqué par la technologie Smart CutTM. Les quatre couches suivantes sont alors retirées dans la région sélectionnée 4 du substrat : la couche isolante 10 6 supplémentaire, la couche superficielle semi-conductrice 11 supplémentaire, la couche superficielle 3 et la couche isolante 2. Dans les régions restantes 5, seules la couche isolante 10 supplémentaire et la couche superficielle semi-conductrice 11 supplémentaire sont retirées, excepté dans la région sélectionnée 15 supplémentaire de la couche superficielle 3, où les dispositifs électroniques sont formés dans la couche superficielle semi-conductrice 11 supplémentaire.
Dans un mode de réalisation particulier de l'invention illustré sur la figure 13, différents types de dispositifs électroniques peuvent être formés, d'une part dans la région massive semi-conductrice exposée 12, d'autre part dans la couche superficielle 3 (et respectivement dans la couche superficielle 11 supplémentaire). Par exemple, des dispositifs de mémoire peuvent être formés dans la couche superficielle 3 (et éventuellement dans la couche superficielle 11 supplémentaire), et des dispositifs logiques peuvent être formés dans la région massive 12, ou inversement. Dans ce cas, la résolution nécessaire pour l'un des types de dispositifs pourrait être supérieure à celle nécessaire pour l'autre type de dispositifs. Par exemple, les dispositifs de mémoire sont typiquement plus petits que les dispositifs logiques. Dans un tel cas, le foyer de lithographie est de préférence ajusté au niveau où les dispositifs les plus petits sont formés avec la précision la plus élevée, par exemple au niveau de la couche superficielle 3 dans l'exemple ci-dessus représenté sur la figure 13. Même si l'autre niveau, par exemple la région massive 12, se situe au-delà de la profondeur de foyer 19a correspondant à la précision la plus élevée, une seule étape simultanée de lithographie peut être utilisée pour les deux niveaux, car la résolution sur le niveau au-delà de la profondeur de foyer est suffisante pour les dispositifs plus volumineux formés à cet endroit. Cette approche n'est pas limitée aux empilements particuliers des couches 1, 2, 3, mais peut également être mise en oeuvre avec tout autre substrat comportant plusieurs niveaux différents, et dans lequel des dispositifs électroniques doivent être formés. C'est par exemple le cas d'un substrat massif comportant au moins deux niveaux de surface différents.
En d'autres termes, une première profondeur de foyer 19a peut être associée au premier niveau avec une précision élevée, par exemple la couche superficielle 3, et une deuxième profondeur de foyer 19b peut être associée au deuxième niveau avec une précision inférieure, par ex. la région massive 12. Ainsi, si l'on considère deux profondeurs de foyer 19a et 19b distinctes, la lithographie sur la région massive 12 ne se situe en fait pas au-delà de la profondeur de foyer, car la profondeur de foyer 19b associée à la région massive 12 est plus grande que la profondeur de foyer 19a.
La formation de dispositifs électroniques comprend typiquement des étapes de gravure et d'implantation précédées d'étapes lithographiques. Ces étapes peuvent être exécutées simultanément pour la région massive semi-conductrice exposée 12 du substrat et la couche superficielle 3, comme indiqué pour la lithographie de la figure 6, notamment quand le décalage en hauteur 9 est inférieur à la profondeur de foyer, comme mentionné ci-dessus.
Dans un autre mode de réalisation préféré présenté sur les figures 9 à 12, il est également possible d'exécuter des étapes distinctes de lithographie, respectivement pour la région massive exposée 12 (voir la figure 9) et la couche superficielle 3 (voir la figure 10), puis une gravure (illustrée par la flèche 17 sur la figure 11) et une implantation (illustrée par la flèche 18 sur la figure 12) peuvent être réalisées simultanément pour les deux régions, la région massive exposée 12 et la couche superficielle 3. Ceci s'avère particulièrement intéressant quand le décalage en hauteur 9 est supérieur à la profondeur de foyer de la lithographie.
Selon un mode de réalisation préféré, la couche isolante 2 a une épaisseur inférieure à 25 nm, de préférence comprise entre 2 nm et 25 nm (en 8 particulier entre 5 nm et 15 nm), la couche superficielle 3 a une épaisseur inférieure à 50 nm, de préférence comprise entre 5 nm et 50 nm (en particulier entre 10 nm et 40 nm), et la gravure (17) et l'implantation (18) sont réalisées simultanément pour les deux régions, la région massive exposée 12 et la couche superficielle 3. La lithographie est de préférence effectuée simultanément quand la condition sur la profondeur de foyer susmentionnée est respectée, ou quand des niveaux de résolution différents sont respectivement choisis pour la région massive exposée 12 et la couche superficielle 3.10

Claims (16)

  1. Revendications1. Procédé de fabrication de dispositifs semi-conducteurs, comprenant les étapes suivantes : obtenir un substrat comprenant un support semi-conducteur (1), une couche isolante continue (2) disposée sur le support (1) et une couche superficielle semi-conductrice (3) positionnée sur la couche isolante (2) ; transformer la couche superficielle (3) et la couche isolante (2) dans au moins une région sélectionnée (4) du substrat de manière à former une région massive semi-conductrice exposée (12) du substrat ; former simultanément des dispositifs électroniques (6) dans ou sur la région massive semi-conductrice exposée (12) du substrat et 15 dans ou sur la couche superficielle (3).
  2. 2. Procédé selon la revendication 1, dans lequel l'étape de transformation de la couche superficielle (3) et de la couche isolante (2) est exécutée en retirant la couche superficielle (3) et la couche 20 isolante (2) dans la région sélectionnée (4) du substrat de manière à former une région massive semi-conductrice exposée (12) du support (1).
  3. 3. Procédé selon la revendication 1, dans lequel l'étape de 25 transformation de la couche superficielle (3) et de la couche isolante (2) est exécutée par dissolution (7) de la couche isolante (2) dans la région sélectionnée (4) du substrat, la couche isolante (2) étant constituée d'oxyde de silicium. 3o
  4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel l'étape de formation simultanée de dispositifs électroniques (6) comprend l'irradiation (13) de portions sélectionnées de la région 10 massive semi-conductrice exposée (12) du substrat et de la couche superficielle (3) au moyen d'un appareil de formation d'image (8).
  5. 5. Procédé selon la revendication 4, dans lequel un décalage en hauteur (9) entre la région massive semi-conductrice exposée (12) du substrat et la couche superficielle (3) est inférieur à la profondeur de foyer d'une exposition lithographique le long d'un axe (Z), perpendiculaire au substrat, de l'appareil de formation d'image (8), correspondant à une résolution prédéterminée.
  6. 6. Procédé selon la revendication 5, dans lequel le décalage en hauteur (9) est inférieur à 50 nm, ou au moins inférieur à 100 nm, ou inférieur à la profondeur de foyer d'une étape lithographique.
  7. 7. Procédé selon la revendication 5, dans lequel le décalage en hauteur (9) correspond à l'épaisseur combinée de la couche superficielle (3) et de la couche isolante (2).
  8. 8. Procédé selon l'une quelconque des revendications 5 à 7, dans lequel les étapes de lithographie, de gravure et d'implantation sont exécutées simultanément pour la région massive semi-conductrice exposée (12) du substrat et la couche superficielle (3).
  9. 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel le support (1) comprend une couche de surface épitaxiale (14) avec une densité de défauts cristallins ayant une taille supérieure à 10 nm de moins de 103/cm3.
  10. 10. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel le substrat comprend une couche isolante (10) supplémentaire disposée sur une région sélectionnée (15) supplémentaire de la couche superficielle (3) et une couche superficielle semi-conductrice (11) supplémentaire positionnée sur la couche isolante (10) supplémentaire, les dispositifs électroniques (6) étant formés simultanément dans ou sur la région massive semi-conductrice exposée (12) du substrat, dans ou sur la couche superficielle (3) et dans ou sur la couche superficielle (11) supplémentaire.
  11. 11. Procédé selon l'une quelconque des revendications 1 à 10, dans lequel les étapes de gravure et d'implantation sont exécutées simultanément pour la région massive semi-conductrice exposée (12) du substrat et la couche superficielle (3), une étape de lithographie distincte étant respectivement exécutée pour la région massive semi-conductrice exposée (12) et la couche superficielle (3).
  12. 12. Structure semi-conductrice comprenant un substrat comportant un support semi-conducteur (1), une couche isolante (2) disposée sur une première face (16) du support semi-conducteur (1) et une couche superficielle semi-conductrice (3) positionnée sur la couche isolante (2), dans laquelle la première face (16) du support semi-conducteur (1) comprend une région massive semi-conductrice exposée (12).
  13. 13. Structure semi-conductrice selon la revendication 12, comprenant une couche isolante (10) supplémentaire disposée sur une région sélectionnée (15) supplémentaire de la couche superficielle (3) et une couche superficielle semi-conductrice (11) supplémentaire positionnée sur la couche isolante (10) supplémentaire.
  14. 14. Structure semi-conductrice selon l'une des revendications 12 et 13, comprenant des dispositifs électroniques (6) formés dans la couche superficielle (3) et dans la région massive semi-conductrice exposée (12) de la première face du support (1).
  15. 15. Structure semi-conductrice selon l'une quelconque des revendications 512 à 14, dans laquelle l'épaisseur combinée de la couche superficielle (3) et de la couche isolante (2) est inférieure à 50 nm, ou au moins inférieure à 100 nm, ou inférieure à la profondeur de foyer d'une étape lithographique.
  16. 16. Structure semi-conductrice selon l'une quelconque des revendications 12 à 15, dans laquelle le support semi-conducteur (1) comprend une couche de surface épitaxiale (14) avec une densité de défauts cristallins ayant une taille supérieure à 10 nm de moins de 103/cm3.
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