FR2995134A1 - Procede de gravure d'un materiau semiconducteur cristallin par implantation ionique puis gravure chimique a base de chlorure d'hydrogene - Google Patents

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Abstract

L'invention décrit un procédé de gravure d'un matériau semiconducteur (114) cristallin, caractérisé en ce qu'il comprend : au moins une implantation ionique réalisée en implantant une pluralité d'ions (121) dans au moins un volume (113) du matériau semiconducteur (114) de sorte à rendre amorphe le matériau semi-conducteur dans le au moins un volume (113) implanté et à conserver le matériau semiconducteur (114) dans un état cristallin en dehors (112) du au moins un volume (113) implanté, et au moins une gravure chimique à base de chlorure d'hydrogène, sélective du matériau semi-conducteur amorphe par rapport au matériau semi-conducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume (113) et pour conserver le matériau semi-conducteur en dehors (112) du au moins un volume (113).

Description

DOMAINE TECHNIQUE DE L'INVENTION La présente invention concerne un procédé de microélectronique pour graver de manière sélective un matériau homogène semi-conducteur, tel que le silicium par exemple. L'invention reçoit plusieurs applications particulièrement avantageuses parmi lesquelles les procédés de gravure en trois dimensions, c'est-à-dire selon des directions non perpendiculaire à un plan du substrat à graver.
ETAT DE LA TECHNIQUE Les procédés connus de gravure du silicium ou des alliages à base de silicium comprennent conventionnellement soit une gravure plasma de type RIE, acronyme de l'anglais « Reactive Ion Etching » signifiant gravure ionique réactive, soit par une gravure anisotrope ou isotrope de type chimique. L'une des difficultés dans ces gravures réside dans le contrôle de l'épaisseur gravée. Or, la réduction constante de la taille des dispositifs microélectroniques requiert un contrôle toujours amélioré de l'épaisseur gravée qui est primordial. On a donc habituellement recours à une couche d'arrêt pour contrôler la fin de la gravure. Cette couche d'arrêt est disposée de manière sous jacente à la couche qui doit être gravée. La couche d'arrêt et la couche à graver présentent des compositions chimiques différentes et la couche d'arrêt présente une vitesse de gravure très inférieure à celle de la couche à graver.
Dans le cas d'une couche à graver en silicium, on peut par exemple prévoir une couche d'arrêt formée par de l'oxyde de silicium Si02.
Ces solutions présentent pour inconvénient de nécessiter une couche d'arrêt ce qui peut s'avérer contraignant pour certaines structures ou pour certains procédés de réalisation des structures. En outre, les gravures avec couche d'arrêt ne permettent pas ou difficilement de réaliser des gravures en trois dimensions ou selon des directions non perpendiculaires au plan du substrat sur lequel est disposée la couche à graver. Si on dépose une couche d'arrêt, par exemple en matériau du Si02 pour la gravure du silicium, il peut être difficile ou même impossible d'obtenir au dessus de cette couche d'arrêt du silicium monocristallin, car ce dernier devra être déposé et donc sera amorphe ou polycristallin. De manière générale, l'utilisation d'une couche d'arrêt complexifie également la structure (en terme de coût), et peut pénaliser ou modifier son fonctionnement au niveau électrique ou optique, etc. 15 Afin de se passer d'une couche d'arrêt, certaines solutions prévoient de contrôler le temps de gravure pour estimer le moment auquel la gravure doit être interrompue. Cependant, compte tenu de la taille de la plaque, habituellement désignée par le vocable anglais wafer, et de l'inhomogénéité de gravure due à l'inhomogénéité du plasma par exemple, l'épaisseur gravée est 20 rarement uniforme. Lorsqu'une couche d'arrêt est utilisée, cette inhomogénéité de la plaque et des conditions de gravure sont habituellement résolues par une surgravure pour être certain que tout le matériau à graver est bien retiré. Ces surgravures sont de l'ordre de 10 à 50°A suivant les matériaux et la sélectivité par rapport à la couche d'arrêt. En l'absence de couche d'arrêt, ces 25 inhomogénéités de la plaque et des conditions de gravure génèrent généralement des inhomogénéités dans le résultat de la gravure. En outre, les gravures chimiques, isotropes ou anisotropes, présentent des possibilités limitées dans les motifs de gravure obtenus. Typiquement, elles 30 permettent uniquement d'obtenir des gravures selon une direction perpendiculaire au plan de la plaque ou selon les plans cristallins du matériau à graver. En outre, elles présentent des inconvénients importants, tel qu'un effet de charge également appelé effet de capillarité ou désigné par son vocable anglais « loading effect ». Ces effets sont notamment liés à l'inhomogénéité du bain. En effet, le bain de gravure présente des répartitions non homogènes des concentrations ou/et des températures. Ainsi, dans la pratique, la profondeur de gravure dépend fortement de la section des motifs à graver. L'effet de capillarité conduit également à l'apparition de rampes inclinées alors que des parois verticales sont souhaitées. Les gravures isotropes ou anisotropes de type chimique présentent donc des inconvénients en termes de précision de définition des motifs et de liberté concernant la forme des motifs à graver. La demande de brevet américain publiée sous le numéro US Al 20070190787 propose un procédé de gravure couramment appliqué en _ _ technologie SON, acronyme de l'anglais « Silicon On Nothing » qui signifie 15 silicium sur rien. Cette solution repose sur la sélectivité de la gravure au chlorure d'hydrogène d'une couche de silicium germanium (SiGe) par rapport à une couche de silicium (Si). Ce procédé présente pour inconvénient que la gravure s'effectue selon 20 une direction perpendiculaire au plan du substrat. Autrement dit, ce procédé ne permet pas de réaliser de manière aisée des zones de formes variées. En outre, cette solution nécessite de réaliser au préalable un empilement de couches différentes présentant des cinétiques de gravure différentes. 25 Les paragraphes ci-dessus mentionnent de nombreux inconvénients que présentent les solutions connues de gravure. La présente invention vise à réduire ou à apporter une solution à au moins certains de ces inconvénients. RESUME DE L'INVENTION 30 La présente invention permet de remédier en tout ou partie aux inconvénients des techniques actuellement connues.
En particulier, un aspect de l'invention est relatif à un procédé de gravure d'un matériau semiconducteur cristallin, comprenant : au moins une implantation ionique réalisée en implantant une pluralité d'ions dans au moins un volume du matériau semiconducteur de sorte à rendre amorphe le matériau 5 semi-conducteur dans le au moins un volume implanté et à conserver le matériau semiconducteur dans un état cristallin en dehors du au moins un volume implanté ; au moins une gravure chimique, sélective du matériau semiconducteur amorphe par rapport au matériau semi-conducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume et pour io conserver le matériau semi-conducteur en dehors du au moins un volume. Ainsi le procédé combine une implantation ionique pour définir de manière précise la ou les portions rendues amorphes et une gravure au chlorure d'hydrogène pour graver avec une très bonne sélectivité les portions 15 rendues amorphes par rapport aux portions restées cristallines. L'invention permet ainsi de définir avec une très bonne précision le ou les portions gravées. En outre, les zones gravées présentent une très bonne homogénéité. En particulier, les effets de capillarité sont fortement atténués voir supprimés. De plus, l'invention a pour avantage de permettre une gravure rapide. 20 Par ailleurs, la forme des portions gravées dépend étroitement de la direction et de la profondeur de l'implantation. Les formes des portions gravées peuvent donc être librement adaptées. En particulier, l'invention permet de former des motifs gravés inclinés par rapport à la perpendiculaire au plan dans 25 lequel s'étend le matériau semi-conducteur. En outre, l'invention ne requiert pas la présence d'une couche d'arrêt. Elle ne nécessite pas non plus la réalisation d'un substrat non homogène présentant diverses compositions telles que les substrats comprenant du 30 silicium ainsi que du silicium germanium. De manière préférée mais non limitative, l'amorphisation est obtenue par implantation ionique.
De manière préférée mais non limitative, la gravure chimique est à base de chlorure d'hydrogène en phase gazeuse. Un autre aspect de la présente invention concerne un dispositif réseau optique réalisé en mettant en ceuvre le procédé selon l'invention. Un autre aspect de la présente invention concerne un dispositif comportant des nanofils à base de silicium réalisés en mettant en ceuvre le procédé selon l'invention. Un autre aspect de la présente invention concerne un dispositif io comportant un transistor à effet de champ de type silicium sur isolant complètement déserté (FDS01) réalisé en mettant en ceuvre le procédé selon l'invention. Selon un autre mode de réalisation, l'invention a pour objet un procédé 15 de gravure d'un matériau cristallin comprenant : - au moins une amorphisation d'au moins un volume du matériau semiconducteur de sorte à rendre amorphe le matériau semi-conducteur dans le au moins un volume implanté et à conserver le matériau semi-conducteur dans un état cristallin en dehors du au moins un volume implanté, 20 - au moins une gravure sélective du matériau semi-conducteur amorphe par rapport au matériau semi-conducteur cristallin, pour retirer le matériau semiconducteur dans le au moins un volume et pour conserver le matériau semiconducteur en dehors du au moins un volume. De manière préférée mais non limitative, l'amorphisation est réalisée en 25 implantant une pluralité d'ions dans ledit au moins un volume, De manière préférée mais non limitative, la gravure chimique est à base de chlorure d'hydrogène en phase gazeuse. BREVE DESCRIPTION DES FIGURES 30 Les buts, objets, ainsi que les caractéristiques et avantages de l'invention ressortiront mieux de la description détaillée d'un mode de réalisation de cette dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels : La figure 1 résume les principales étapes d'un procédé de gravure selon un mode de réalisation de l'invention. Les figures 2a à 2d décrivent un procédé de gravure selon un mode de réalisation qui peut, par exemple, être mis en ceuvre pour la réalisation de réseaux optiques. Les figures 3a à 3d décrivent un procédé de gravure selon un mode de réalisation qui peut, par exemple, être mis en ceuvre pour la réalisation de nanofils. Les figures 4a à 4c décrivent un procédé de gravure selon un mode de réalisation de former une tranchée d'isolation par exemple une tranchée de faible profondeur (STI) avec une forme asymétrique de bouteille (asymetric 15 bottling). Les figures 5a à 5c décrivent un procédé de gravure selon un mode de réalisation qui peut, par exemple, être mis en ceuvre pour réduire la rugosité d'une surface. Les figures 5a et 5c illustrent une vue en coupe d'un substrat avant et après la mise en ceuvre de ce procédé. 20 Les figures 6a à 6e décrivent un procédé de gravure selon un autre mode de réalisation qui peut, par exemple, être mis en ceuvre pour aplanir une surface. Les figures 6a et 6e illustrent une vue en coupe d'un substrat avant et après la mise en ceuvre de ce procédé. Les figures 7a à 7g décrivent une réalisation d'un transistor de type 25 MOSFET dans lequel les zones de source et drain ne sont pas réalisées par épitaxie et dans lequel la grille est formée dans une cavité obtenue par gravure d'une couche de matériau semiconducteur. La figure 7g illustre le transistor réalisé. Les dessins joints sont donnés à titre d'exemples et ne sont pas 30 limitatifs de l'invention. Tous les dessins de ces figures sont des représentations schématiques de principe, qui ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, les épaisseurs des substrats et celles des différentes couches constituant les dispositifs décrits ainsi que les profondeurs gravées ne sont pas représentatives de la réalité. DESCRIPTION DETAILLEE Il est précisé que dans le cadre de la présente invention, les termes « sur », « surmonte » ou « sous-jacent » ou leurs équivalents ne signifient pas obligatoirement « au contact de ». Ainsi par exemple, le dépôt d'une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l'une de l'autre, mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact soit en étant séparée d'elle par une autre couche ou un autre élément. 15 Il est rappelé que selon un mode de réalisation, l'invention porte sur un procédé de gravure d'un matériau semiconducteur cristallin, comprenant : au moins une implantation ionique réalisée en implantant une pluralité d'ions dans au moins un volume du matériau semiconducteur de sorte à rendre amorphe le matériau semi-conducteur dans le au moins un volume implanté et à conserver 20 le matériau semiconducteur dans un état cristallin en dehors du au moins un volume implanté ; au moins une gravure chimique, sélective du matériau semiconducteur amorphe par rapport au matériau semi-conducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume et pour conserver le matériau semi-conducteur en dehors du au moins un volume. 25 Avant d'entamer une revue détaillée des modes de réalisation de l'invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en associations ou alternativement : 30 le matériau semiconducteur cristallin forme une couche s'étendant selon un plan et l'implantation ionique est principalement, et de préférence exclusivement, réalisée selon au moins une direction inclinée par rapport à la perpendiculaire audit plan. l'implantation est effectuée sur une profondeur du matériau semiconducteur comprise entre un tiers et une fois l'amplitude maximale des reliefs de l'état de surface du matériau semi-conducteur. Ainsi, le procédé de gravure sélective permet un lissage de la surface du matériau semi-conducteur. l'implantation est réalisée sur toute la surface du matériau semi- conducteur. le procédé comprend, préalablement à l'implantation, un dépôt d'un masque bloquant au moins en partie l'implantation. le masque couvre au moins une partie du matériau semiconducteur. Il masque une partie du matériau semiconducteur par rapport à l'implantation. On peut ainsi dire que les reliefs du masque forment des ombres qui varient en fonction de la direction d'implantation. De préférence, les zones masquées par le masque ne reçoivent pas d'implantation. Ce procédé est avantageusement, mais de manière non limitative, utilisé pour réaliser des réseaux optiques et par 15 exemple des réseaux optiques pour la photonique et de préférence la photonique silicium. Typiquement, le masque est réalisé en : nitrure de silicium, ou oxyde de silicium, ou oxyde d'hafnium, ou plus généralement tout matériau présentant une sélectivité de gravure par rapport au silicium qui serait déposé par exemple en dépôt chimique en phase vapeur pleine plaque, puis patterné 20 par lithographie puis gravure chimique ou plasma et serait éventuellement retiré après avoir réalisé les motifs dans le silicium. le matériau semi-conducteur cristallin forme une couche s'étendant principalement selon un plan et l'implantation ionique est réalisée selon au moins deux directions inclinées par rapport à la perpendiculaire audit plan. 25 Selon un mode de réalisation, l'implantation ionique est réalisée selon deux directions respectivement inclinées d'un angle + alpha et - alpha par rapport à la perpendiculaire audit plan, avec 90>alpha>0 et de préférence 70>alpha>20. Selon un mode de réalisation, la direction et la profondeur des implantations sont définies de manière à ce que les volumes implantés se 30 rejoignent sous au moins un relief porté par le masque, formant ainsi une cavité sous ledit relief. Ainsi, l'invention permet de former une cavité sous un relief du masque et donc de libérer une portion de matériau semiconducteur cristallin situé sous le relief et protégé des implantations par ce dernier. De manière particulièrement avantageuse mais non limitative, l'invention permet ainsi de réaliser des nanofils. Ce procédé est avantageusement mais de manière non limitative utilisé pour réaliser des nanofils en matériau semiconducteur. L'invention a également pour objet un procédé de réalisation de nanofils comprenant un procédé selon l'une quelconque des caractéristiques et étapes précédentes. Selon un autre mode de réalisation, préalablement à l'implantation on effectue : - la réalisation d'un empilement comprenant successivement un substrat de base formant le matériau semiconducteur cristallin à graver, une couche isolante, une couche superficielle semiconductrice, une couche isolante et une couche de protection résistant à la gravure chimique à base de chlorure d'hydrogène; - la gravure d'une tranchée à travers la couche isolante, la couche 15 superficielle semiconductrice, la couche isolante et la couche de protection ; - la formation d'espaceurs recouvrant des flancs de la tranchée ; les espaceurs étant résistant à la gravure chimique à base de chlorure d'hydrogène et s'étendant jusqu'à la surface du substrat ; 20 - la gravure d'une cavité dans le substrat de base au droit de la tranchée. L'implantation est réalisée dans le substrat de base selon au moins deux directions inclinées par rapport à la perpendiculaire au plan du substrat de base de manière à amorphiser les flancs de la cavité gravée dans le substrat de base. On effectue ladite gravure chimique à base de chlorure d'hydrogène de manière 25 à élargir la cavité dans le substrat tout en maintenant la largeur de la tranchée au dessus du substrat. On peut par exemple remplir ensuite la cavité et la tranchée par de l'oxyde. De manière particulièrement avantageuse, ce mode de réalisation permet la réalisation de tranchées d'isolation présentant une forme de bouteille dont le corps est formé dans le substrat et le goulot est formé par 30 les couches supérieures. selon un mode de réalisation avantageux mais non limitatif le matériau semiconducteur forme une couche superficielle d'un empilement de couches de type semiconducteur sur isolant (S01). selon un autre mode de réalisation, le matériau semiconducteur forme un substrat massif (bulk substrat en anglais). le procédé comprend, préalablement à l'implantation, un dépôt d'un masque bloquant au moins en partie l'implantation et le matériau 5 semiconducteur forme au moins en partie un réseau optique. le masque est conformé pour laisser passer l'implantation au niveau d'une zone destinée à former une grille pour un transistor de type à effet de champ (FET = Field Effect Transistor) et la profondeur de l'implantation est définie de manière à ce que la portion de matériau semiconducteur située sous la zone implantée définisse un canal pour le transistor. le masque est conformé pour bloquer l'implantation de part et d'autre de ladite zone destinée à former une grille pour le transistor. L'invention permet ainsi de former une cavité pour accueillir une grille tout en préservant les épaisseurs de la couche de matériau semi conducteur de part et d'autre de la 15 grille. Ces épaisseurs sont avantageusement utilisées pour former des zones de source et drain pour le transistor. L'invention ne nécessite donc pas d'étape d'épitaxie pour faire croître les zones de source et drain. De manière particulièrement avantageuse, les zones de source et drain sont auto-alignées sur la grille. Avantageusement, les zones de source et drain présentent une 20 homogénéité d'épaisseur égale à celle que présente la couche de matériau semiconducteur avant gravure de la cavité destinée à accueillir la grille. Les épaisseurs des zones de source sont donc maîtrisées avec précision, à la fois localement et à la fois à l'échelle de la plaque, ce qui améliore les performances du dispositif incorporant les transistors. Ce procédé est, avantageusement mais 25 de manière non limitative, utilisé pour réaliser des transistors FET, par exemple de type silicium sur isolant complètement déserté (FDS01 pour fully depleted S01). L'invention a également pour objet un procédé de réalisation de transistors FET comprenant un procédé selon l'une quelconque des caractéristiques et étapes précédentes. 30 Le procédé comprend, préalablement à l'implantation, un dépôt non conforme d'une couche d'absorption. Par ailleurs, l'implantation est effectuée sur une profondeur du matériau semiconducteur comprise entre Ll et L2, Ll étant la distance entre la surface libre de la couche d'absorption et le sommet le plus haut des reliefs de l'état de surface de la couche de matériau semiconducteur et L2 étant la distance entre la surface libre de la couche d'absorption et le creux le plus profond des reliefs de l'état de surface de la couche de matériau semiconducteur. Cette couche d'absorption peut avoir un pouvoir d'arrêt vis-à-vis de l'espèce implantée. Ce pouvoir d'arrêt peut être de l'ordre de grandeur de celle du matériau à graver ou peut être plus grand. selon un mode de réalisation la gravure est une gravure au chlorure d'hydrogène de préférence en phase gazeuse. Selon un autre mode de réalisation, la gravure est une gravure au chlorure d'hydrogène en phase liquide. la gravure chimique est effectuée à une température sélectionnée pour réduire la cinétique de recristallisation, voire pour empêcher la recristallisation du volume rendu amorphe. le matériau semi-conducteur est homogène. 15 le matériau semi-conducteur est à base de silicium. le matériau semi-conducteur est à base de silicium monocristallin. le matériau semi-conducteur est pris parmi : le silicium, le silicium germanium (SiGe), le silicium phosphore (SiP), le silicium (SiC), le Germanium (Ge). 20 Tous les modes de réalisation précédemment mentionnés s'appliquent également à des matériaux non semiconducteurs présentant une bonne sélectivité de gravure de leur phase amorphe par rapport à leur phase cristalline. Typiquement, on qualifie de bonne sélectivité, une sélectivité qui offre un rapport de cinétique de gravure supérieure ou égale à 2 et de 25 préférence supérieur ou égale à 10 voire idéalement à 100 Dans les exemples non limitatifs décrits ci-dessous, on réalise la gravure d'un substrat homogène à base de silicium en modifiant localement la structure cristallographique de ce matériau par amorphisation et en tirant profit 30 de la différence de cinétique de gravure entre le matériau dans son état cristallin et le matériau dans son état amorphe. Ce procédé de gravure permet d'améliorer la précision et l'homogénéité de la gravure tout en offrant une grande liberté dans la géométrie des zones à graver.
Plusieurs modes de réalisation de la présente invention sont présentés ci-dessous.
La figure 1 résume les principales étapes d'un mode de mise en ceuvre de l'invention. Ces étapes peuvent être appliquées pour plusieurs applications avantageuses de l'invention, telles que celles illustrées en figures 2a à 2d et en figures 3a à 3d. L'étape 210 comprend le dépôt d'un masque sur une face supérieure d'un matériau semiconducteur cristallin, typiquement une couche à base de silicium. Dans cet exemple non limitatif, il s'agit de silicium. L'étape 220 comprend une amorphisation locale du silicium. Cette amorphisation locale est obtenue en projetant des ions sur la face de la couche de silicium. Le masque bloque une partie des ions et une autre partie des ions est implantée dans la couche de silicium là où le masque ne forme pas une protection. La surface de la couche de silicium présente donc des zones rendues amorphes par l'implantation et des zones qui demeurent dans l'état 20 cristallin. De manière générale pour le silicium, selon la dose d'ions et l'espèce d'ions implantés, il est possible, au-delà d'un seuil de défauts créés par l'implantation, d'amorphiser le silicium. Le seuil de défauts est généralement 25 proche de 10°A des atomes déplacés. L'étape 230 correspond à la gravure sélective des zones amorphes par rapport aux zones cristallines. La gravure est choisie de manière à ce que la cinétique de gravure du matériau dans son état amorphe soit clairement 30 différente de la cinétique de gravure du matériau dans son état cristallin. Typiquement, la vitesse de gravure du matériau dans son état amorphe est au moins 2 fois (voire 10, et même plutôt 100 fois) supérieure à la vitesse de gravure du matériau dans son état cristallin Une étape optionnelle 240 consiste à retirer le masque utilisé pour bloquer une partie de l'implantation. On remarquera que le masque peut laisser passer une partie de l'implantation. Ce qui est important, c'est que les zones masquées au moins en partie par le masque demeurent dans leur état cristallin. Les étapes de la figure 1 vont être précisées en détaillant l'application illustrée en figures 2a à 2d. io Les figures 2a à 2d décrivent des étapes de la réalisation d'une pluralité de motifs formant, de manière avantageuse mais non limitative, un réseau optique. La figure 2a illustre la structure de formation de réseaux optiques à 15 l'issue de l'étape 210 de la figure 1. La couche de matériau à base de silicium est recouverte d'un masque 415 présentant des reliefs aptes à bloquer au moins en partie l'implantation. Le masque 415 peut être monolithique. Il peut également comprendre 20 une pluralité de couches de filtre. La distance entre les reliefs du masque peut être identique ou peut varier à la surface du masque. La figure 2b illustre la structure de formation de réseaux optiques à l'issue de l'étape 220 de la figure 1. L'étape 220 consiste à implanter une 25 pluralité d'ions 121 dans un substrat 114 pour amorphiser la structure cristallographique de volume 113, également désignées portions 113, du substrat 114. La géométrie des portions 113 rendues amorphes dépendent notamment de : l'inclinaison de l'implantation (tilt selon la dénomination anglaise) par rapport à un plan dans lequel s'étend principalement le substrat 30 114, la profondeur de l'implantation (c'est-à-dire l'énergie (en keV) sous laquelle les ions sont accélérés, la dose (c'est-à-dire la nombre d'ions par unité de surface) de l'implantation, la géométrie des reliefs du masque. Dans cet exemple, l'implantation est réalisée selon une direction inclinée par rapport à la perpendiculaire au plan du substrat 114. Les portions 113 implantées forment des parallélépipèdes inclinés conformément à l'inclinaison de l'implantation. Les ions 121 implantés rendent le matériau semiconducteur amorphe au niveau des portions 113. Les portions 112 du substrat 114 ne reçoivent pas ou que très peu d'ions 121 puisque les reliefs du masque 415 les protègent de l'implantation. Ces portions protégées conservent ainsi leur état cristallin. Typiquement, le substrat 114 présente ainsi une succession de lignes amorphes disposées entre des lignes cristallines.
En général, la frontière entre le Si amorphe et le Si monocristallin est très abrupte, environ lnm par exemple, car elle correspond à un seuil d'atomes déplacés, qui lui même décroît exponentiellement avec la profondeur par rapport à la face supérieure de matériau semiconducteur.
La figure 2c illustre la structure de formation de réseaux optiques à l'issue de l'étape 230 de la figure 1. L'étape 230 consiste à réaliser une gravure sélective pour prélever le matériau rendu amorphe sélectivement au matériau cristallin. Avantageusement, cette gravure est une gravure au chlorure d'hydrogène (HCI) en phase gazeuse. Ainsi, cette gravure permet de prélever les portions 113 et laisse en place les portions 112. Dans l'exemple illustré, la forme des cavités 118 obtenues par gravure correspondent donc aux formes des portions implantées ; elles présentent donc des formes de parallélépipède incliné.
Il convient de noter que, dans le présent mode de réalisation, l'espèce implantée d'ions 121 est l'Argon et la gravure HCI est donc réalisée en phase gazeuse. Comme mentionné ci-dessus, la gravure HCI peut être réalisée en phrase liquide. On pourra alors par exemple utiliser une autre espèce d'ions comme par exemple le Germanium. Lors de la gravure HCI en phase gazeuse, les portions 113 de Si amorphe sont entièrement enlevées alors que très peu de Si monocristallin des portions 112 est gravé, car la vitesse de gravure du Si amorphe est environ 100 fois supérieure à celle du Si monocristallin. De plus, afin d'éviter la recristallisation, la gravure HCI doit être effectuée à une température suffisamment basse, par exemple plus basse que 600°C, pour que la cinétique de recristallisation soit plus faible que la cinétique de gravure. Afin d'éviter ce problème, on peut implanter une autre espèce, telle que le germanium (Ge), ou le carbone (C), qui en plus de l'amorphisation va créer un alliage de silicium germanium (SiGe) ou de silicium carbone (SiC) respectivement. Dans ce cas, même si la cinétique de recristallisation de cet alliage est plus rapide que la cinétique de gravure, le matériau formé après recristallisation est un matériau cristallin différent du silicium (le SiGe ou le SiC), dont la cinétique de gravure est très éloignée, typiquement plus rapide, que celle du silicium cristallin. 15 La figure 2d illustre la structure de formation de réseaux optiques à l'issue de l'étape 240. L'étape 240 consiste à enlever le masque 415. On obtient ainsi un réseau présentant de cavités 118 dont les dimensions sont contrôlées avec précision. En outre, la forme de ces cavités peut être inclinée 20 sans difficulté. Par ailleurs, le substrat 114 de départ peut être homogène et n'a pas besoin de présenter de couche d'arrêt. En photonique silicium, la réalisation de réseaux optiques optimisés nécessite parfois d'ajuster le pas du réseau au nanomètre près, voire de faire 25 varier le pas du réseau au sein d'un même réseau. Ceci est concrètement difficile à obtenir avec les procédés classiques de gravure à cause des effets de capillarité ou effets de charge précédemment décrits. Pour rappel, ces effets tendent à faire varier la profondeur de gravure en fonction de la taille des motifs à graver et donc de l'ouverture du masque. La présente invention permet de 30 s'affranchir de ces effets de capillarité ou effets de charge, car l'implantation ionique locale ne dépend pas de l'environnement, tel que des dimensions du masque 415 etc. Selon le procédé décrit dans l'invention afin de faire varier la profondeur du réseau, il est possible de masquer séquentiellement différentes parties de la plaque par exemple avec un masque de résine et de procéder à des amorphisations par implantations ioniques qui auront différentes caractéristiques telles que différentes énergies.
Les figures 3a à 3d décrivent une autre application particulièrement avantageuse de la présente invention. Les étapes illustrées sur ces figures permettent en particulier la réalisation d'un nanofil. Ces étapes suivent les étapes 210 à 240 illustrées en figure 1 et mentionnées ci-dessus. Le but de ce mode de réalisation est de libérer une portion 117 de son substrat d'origine 114, la portion 117 étant destinée à former un nanofil fait du matériau cristallin formant le substrat 114. Pour cela, une cavité 118 est formée autour de la portion 117 dans le substrat 114 cristallin. Pour ce faire, on ajuste la direction de l'implantation, c'est-à-dire l'angle ou le degré de l'implantation, 15 afin de former une cavité 118 permettant de libérer la portion 117. Plus précisément, on implante des ions selon deux directions inclinées. De préférence, ces deux directions forment un angle identique de part et d'autre de la perpendiculaire à la face inférieure du substrat 114. Par exemple, chaque direction d'implantation forme un angle Ai compris entre 20 et 70 degrés par 20 rapport à cette perpendiculaire. L'angle Ai est choisi de sorte à former une portion 117 dont la section est définie par un premier côté formé par la face supérieure de la couche de matériau semiconducteur, et deux autres côtés s'étendant depuis le premier côté et formant ensemble un angle égal à deux fois l'angle Ai. 25 Autrement dit, la portion 117 est délimitée par deux portions 113 rendues amorphes, chacune présentant une forme de parallélépipèdes inclinés respectivement d'un angle Ai et d'un angle -Ai, de sorte à se rejoindre, comme illustrée dans la figure 3b. 30 Ensuite, à l'étape 230, une gravure HCI en phase gazeuse est réalisée pour enlever la portion 113 de Si amorphe. La cavité 118 est ensuite obtenue. Elle présente la forme des de deux parallélépipèdes inclinés face à face se rejoignant sous la portion 117. La portion 117 est ainsi libérée et forme un nanofil, comme illustré à la figure 3d. Les figures 4a à 4c décrivent une autre application avantageuse de la présente invention. Les étapes illustrées sur ces figures permettent en particulier la formation d'une tranchée d'isolation de type STI (acronyme de l'anglais Shallow Trench Isolation signifiant tranchée d'isolation de faible profondeur ou tranchée d'isolation de surface) dont la forme est de type « bottling » ce qui signifie en forme de bouteille ou présentant un goulot d'étranglement à proximité de la surface ou à embouchure resserrée. Plus précisément, le but de ce mode de réalisation est de former une tranchée d'isolation 153 de forme de « bottling asymmétrique ». L'asymétrie de cette forme signifie que la tranchée STI doit présenter, dans un plan (plan de coupe des figure 4a à 4c) un accroissement de son volume lorsque sa profondeur 15 augmente alors que dans un autre plan (perpendiculaire au plan de coupe des figure 4a à 4c) elle ne doit pas présenter un accroissement de son volume lorsque sa profondeur augmente. Par la suite, la tranchée d'isolation 153 est également désignée tranchée STI 153. 20 La figure 4a illustre un empilement 160 standard avant formation des STI et après le dépôt d'espaceurs 147 et la réalisation d'au moins une gravure. A partir de la base, l'empilement 160 comporte :une couche 152 formant un substrat de base par exemple de silicium ; une couche isolante 134 typiquement une couche d'oxyde enterrée (BOX pour burried oxyde) ; une 25 couche active ou couche superficielle 132 en un matériau semiconducteur. Cette couche superficielle est de préférence cristalline voire monocristalline. Il s'agit typiquement d'une couche de silicium monocristallin. Cette couche superficielle 132 est destinée à former le canal de conduction du transistor. Typiquement l'empilement des couches 152, 134 et 132 forme un 30 empilement de type semiconducteur sur isolant, habituellement qualifiée de SOI lorsque la couche superficielle 132 est en silicium. L'empilement 160 comporte également une couche continue isolante, typiquement une couche d'oxyde 131, de préférence formée à partir de la couche superficielle 132 et qui surmonte cette dernière. L'empilement 160 comporte également une couche de nitrure 151 qui se situe sur la couche d'oxyde 131. Dans ce mode de réalisation, les épaisseurs des couches 151, 131, 132, 134 sont respectivement de 80 nm, 10 nm, 7 nm, 25 nm sans que cela soit limitatif. Ensuite, une première gravure est effectuée pour former une tranchée STI 153. La forme de cette tranchée est typiquement parallélépipédique rectangle ; la largeur de la tranchée est donc constante sur toute sa profondeur. io Cette première gravure grave les couches 151, 131, 132 et 134 et s'arrête sur la face du substrat 152. Des espaceurs 147, de nitrure par exemple, sont ensuite formés dans la tranchée STI 153 et au contact des flancs des couches 151, 131, 132 et 134, pour que les couches 151, 131, 132, 134 ne soient pas implantées par des ions 15 121 ni gravées lors des étapes suivantes. L'épaisseur des espaceurs 147 est par exemple de 5 à 15nm. De préférence, le bord supérieur de chaque espaceur 147 est incliné en direction du centre et du fond de la tranchée. Une deuxième gravure est ensuite réalisée dans le substrat 152 pour approfondir la tranchée STI 153. Une cavité est ainsi formée dans le substrat 20 152. La figure 4b illustre la structure de l'empilement 160 à l'issue de l'étape 220 de la figure 1. Dans cette étape 220 d'implantation ionique, on ajuste la direction de l'implantation, c'est-à-dire l'angle (désigné également degrés ou tilt) 25 de l'implantation pour amorphiser la structure cristalline des flancs et de la face supérieure du substrat de base 152 qui forme la cavité définie lors de la gravure du substrat. Les parties à graver sont par la suite désignées portions 113. Plus précisément, on implante des ions 121 selon deux directions inclinées. De préférence, ces deux directions forment un angle identique de part 30 et d'autre de la perpendiculaire à la face inférieure de l'empilement 160. Par exemple, chaque direction d'implantation forme un angle A3 d'environ 15 degrés par rapport à cette perpendiculaire. L'angle A3 de 15 degrés est un exemple typique car l'angle critique est donné par le ratio entre la profondeur de 2 995 134 19 la tranchée STI 153 (200nm par exemple) et sa largeur typique (50nm par exemple). L'inclinaison des bords supérieurs des espaceurs 147 permet d'élargir l'ouverture de la tranchée et donc d'inclinée plus fortement la direction 5 d'implantation. Il convient de noter que lors de l'implantation ionique, les flancs de la couche superficielle 132 peuvent être partiellement amorphisés. Cela est illustré par les portions 155 en la figure 4b. La présence des espaceurs 147 permet de limiter cette amorphisation des portions 155. De manière plus importante cette présence des espaceurs 147 permet de ne pas exposer les portions 155 à la solution de gravure. Ces portions 155 éventuellement amorphisées demeurent dont en place à l'issue de la gravure. Avantageusement, on prévoit par la suite un recuit pour recristalliser ces portions 155 involontairement rendues 15 amorphes. Par exemple, la température du recuit est de l'ordre de 1050°C, pendant 30 minutes. La figure 4c illustre la structure de l'empilement 160 à l'issue de l'étape 230 de la figure 1. A cette étape 230, une gravure HCI, de préférence en phase 20 gazeuse est effectuée pour enlever la portion rendue amorphe 113 du substrat 152. La cavité du substrat 152 est élargie et la forme de la tranchée STI 153 est alors définie. Les portions 155 de la couche superficielle 132 involontairement rendues amorphes sont protégées par les espaceurs 147. Ainsi, elles ne sont pas exposées à la gravure HCI et ne sont donc pas enlevées lors de la gravure 25 HCI. On obtient ainsi une cavité dont la largeur selon une direction parallèle au plan du substrat 152 est plus importante que dans les couches 134, 132, 131, 151 qui le surmontent. Cette cavité présente ainsi une forme de bouteille dont le corps est formé par le substrat 152 et dont le goulot est formé dans les 30 couches 134, 132, 31, 151. Le goulot est défini par la forme initiale de la tranchée avant amorphisation. De préférence, les directions d'implantation ne présentent une inclinaison que dans le plan de coupe des figures 4a à 4c. La direction d'implantation n'est pas inclinée dans un plan perpendiculaire au plan de coupe des figures 4a à 4c. La forme de bouteille des tranchées est donc asymétrique. Pour finir la réalisation des tranchées STI 153, un remplissage de la 5 cavité par dépôt d'oxyde et un polissage mécano-chimique (CMP, acronyme de l'anglais « Chemical Mechanical Polishing », par exemple) sont réalisés. L'invention permet ainsi d'obtenir de manière simple une forme autrement complexe à réaliser. Les figures 5a à 5c décrivent une autre application particulièrement avantageuse de la présente invention. Les étapes illustrées sur ces figures permettent en particulier d'aplanir une surface ou d'en réduire la rugosité de manière simple et efficace. 15 La figure 5a illustre la vue en coupe d'un substrat 114 dont la surface supérieure est très rugueuse. Le substrat 114 est en matériau cristallin, par exemple du silicium monocristallin. L'état de surface du matériau cristallin n'est pas bon et la distance entre les sommets et les fonds des parties protubérantes de ladite surface varie entre 1 et 100 nm. Cette distance est souvent désignée 20 par le vocable anglais de « peak to valley ». La figure 5b illustre la vue en coupe du substrat 114 à l'issue de l'étape 220 d'implantation ionique. A ce stade, une pluralité d'ions 121 est implantée de manière inclinée afin d'amorphiser les portions 113 qui forment les parties 25 protubérantes. Ainsi, seules les portions 113 saillantes sont implantées, alors que les portions non saillantes sont masquées par les portions 113 saillantes et ne sont pas implantées. De préférence, l'inclinaison forme un angle A2 avec la perpendiculaire 30 au plan du substrat 114 compris entre 70° et 89°. De manière générale, plus l'inclinaison est importante moins l'épaisseur de substrat implantée sera importante.
De manière particulièrement avantageuse, l'implantation est effectuée selon deux inclinaisons opposées par rapport à la perpendiculaire au plan du substrat 114.
La figure 5c illustre la vue en coupe du substrat 114 à l'issue de l'étape 230 de gravure HCI. La gravure HCI présente une bonne sélectivité en phase gazeuse en enlevant le Si amorphe des portions 113 par rapport au Si monocristallin non rendue amorphe 112 du substrat 114. La surface supérieure du substrat 114 est ainsi rendue moins rugueuse. Son état de surface est io amélioré. Il convient de noter que les étapes 210 et 240 du procédé selon la figure 1 sont facultatives dans ce mode de réalisation. En effet, dans le mode de réalisation des figures 5a à 5c, l'implantation ionique peut être réalisée sans 15 utilisation d'une couche formant un masque 415. Les figures 6a à 6e décrivent une autre application particulièrement avantageuse de la présente invention. Les étapes illustrées sur ces figures permettent également d'aplanir une surface ou d'en réduire la rugosité de 20 manière simple et efficace. La figure 6a illustre la vue en coupe du substrat 114 dont la surface supérieure est rugueuse ou présente des défauts de planéité. Le substrat 114 est en matériau cristallin, par exemple du silicium monocristallin. Les parties 25 protubérantes en surface du substrat 114 sont plus ondulées que celles du substrat 114 du mode de réalisation illustré sur les figures 5a à 5c. La distance entre les sommets et les fonds des parties protubérantes varie entre 1 et 100 nm. 30 La figure 6b illustre la vue en coupe du substrat 114 à l'issue de l'étape 210. Un dépôt non conforme d'une couche d'absorption 416 est réalisé. Typiquement, ce dépôt est réalisé à la tournette, habituellement désigné par le vocable anglais spin-coating. Le dépôt est effectué pour couvrir totalement la surface supérieure du substrat 114. Avantageusement, le matériau de la couche d'absorption 416 est du type nitrure ou oxyde de silicium, ou du type SOG, acronyme de l'anglais « Silicon-On-Glass ». La face supérieure de la couche d'absorption 416 est sensiblement parallèle à la face inférieure du substrat 114. La figure 6c illustre une vue en coupe du substrat 114 à l'issue de l'étape 220. A ce stade, une implantation ionique est réalisée selon une direction perpendiculaire par rapport au plan formé par la face supérieure de la couche d'absorption 416 et de préférence de manière à n'amorphiser que les parties protubérantes ; c'est-à-dire les portions 113. La couche d'absorption 416 peut avoir un pouvoir d'arrêt vis-à-vis de l'espèce implantée. Ce pouvoir d'arrêt peut être de l'ordre de grandeur de celle du matériau à graver ou peut être plus grand. La profondeur implantée, c'est-à-dire la distance, prise selon une 15 direction perpendiculaire au plan du substrat, entre la surface libre de la couche d'absorption 416 et les ions les plus profonds implantés dans le substrat à graver à une dose suffisante pour provoquer une amorphisation du substrat à graver, est : - supérieure à la distance entre la surface de la couche d'absorption et 20 le sommet des reliefs les plus hauts du substrat à graver, - inférieure à la distance entre la surface de la couche d'absorption et le creux le plus bas du substrat à graver. La profondeur des ions implantée dans la couche d'absorption 416 est soit égale à cette profondeur si le pouvoir d'arrêt de cette couche d'absorption 25 416 est égale à celle du substrat à graver, soit elle est inférieure si le pouvoir d'arrêt de cette couche d'absorption 416 est supérieur à celle du substrat à graver. Dans ce cas encore, les ions ne seront pas implantés en quantité suffisante dans un creux bas du substrat à graver. Ainsi, seuls les portions de matériau semiconducteur situées à une 30 profondeur inférieure à une profondeur prédéfinie sont rendus amorphes. Autrement dit, seuls les sommets s'élevant au dessus d'une hauteur prédéfinie par rapport à une face inférieure du substrat sont rendus.
A la figure 6d, la couche d'absorption 416 est enlevée par exemple, par voie chimique. Les portions rendues amorphes 113 sont laissées en place à ce stade.
La figure 6e illustre la vue en coupe du substrat 114 à l'issue de l'étape 230. La bonne sélectivité de la gravure HCI en phase gazeuse permet d'enlever le Si amorphe des portions 113 et de laisser en place le Si monocristallin des portions non rendues amorphes 112 du substrat 114. Les sommets de la surface du substrat à graver sont donc retirés. La surface supérieure du substrat 114 est ainsi aplanie. Il est possible de réaliser l'implantation sur une épaisseur inférieure à celle des protubérances. Dans ce cas la base des protubérances sera conservée tout en améliorant l'état de surface. Selon une variante de 15 réalisation, l'implantation est réalisée sur une épaisseur supérieure à celle des protubérances. Dans ce cas, les protubérances, sur toute leur hauteur seront supprimées. La rugosité de la surface sera celle définie par la gravure HCI.. Dans ce mode de réalisation, la face supérieure du substrat 114 20 pourrait présenter uniquement un défaut de planéité sans pour autant présenter des ondulations. Ce mode de réalisation permet de réduire le défaut d'inclinaison de la face supérieure du substrat 114. Les figures 7a à 7g décrivent une réalisation d'un transistor de type 25 MOSFET dans lequel les zones de source et drain ne sont pas réalisées par épitaxie. Ce mode de réalisation est particulièrement avantageux pour la réalisation de transistors de type silicium sur isolant complètement déserté (FDSOlpour fully depleted S01). Habituellement, les zones de source et drain sont réalisées par épitaxie de la couche superficielle d'un empilement de type 30 semiconducteur d'un isolant (S01). Cette couche superficielle est destinée à former le canal de conduction du transistor. En raison des étapes de gravure successives pour amincir la couche superficielle et parvenir à un canal de faible épaisseur, la couche superficielle peut présenter en certains endroits des manques de matière. L'épitaxie des zones de source et drain S/D est alors impactée. Il en résulte de fortes variations d'épaisseur des zones de S/D voire des régions dans lesquelles le silicium ne peut pas croître. Ces variations non souhaitées se retrouvent aussi bien localement, c'est-à-dire au niveau de chaque transistor, qu'à l'échelle de la plaque. Ces variations détériorent les performances des transistors et le rendement des circuits. Dans le mode de réalisation illustré en figures 7a à 7g, il est proposé de conserver l'épaisseur initiale de la couche superficielle, c'est-à-dire l'épaisseur io obtenue après formation de l'empilement SOI, puis de graver cette couche superficielle pour former une cavité et y loger la grille du transistor. Les zones de S/D sont alors définies de part et d'autre de la grille par les épaisseurs initiales de la couche superficielle. Ces épaisseurs ne sont pas affectées par des gravures successives comme c'est le cas dans les solutions connues. De 15 manière particulièrement avantageuse, la formation de la cavité dans la couche superficielle pour constituer la grille est réalisée selon le procédé de la présente invention : une amorphisation de la couche superficielle initialement cristalline au droit d'une ouverture d'un masque puis une gravure sélective du matériau semiconducteur par rapport au matériau amorphe. On définit ainsi très 20 précisément la profondeur gravée et on maîtrise ainsi la hauteur du canal de conduction. Ce mode de réalisation va maintenant être décrit plus en détail et en référence aux figures 7a à 7g. 25 La figure 7a illustre un empilement de couches de type semiconducteur 132 sur isolant. La couche superficielle 132 de semiconducteur est cristalline. Il s'agit de silicium, préférentiellement monocristallin. La couche isolante étant typiquement une couche d'oxyde enterrée 134. Optionnellement, des caissons 30 140 isolants délimitent chaque transistor d'une plaque. Ils créent des tranchées d'isolation 140 ou STI autour de chacun des transistors. Par ailleurs, une couche continue isolante, typiquement une couche d'oxyde 131, de préférence formée à partir de la couche superficielle 132 surmonte cette dernière. La couche d'oxyde 131 présente une ouverture au droit de laquelle une cavité va être formée. Comme indiqué ci-dessus, avantageusement, on ne procède pas à une étape d'amincissement de la couche superficielle 132 du substrat SOI qui garde de son épaisseur d'origine 139 qui est typiquement de 12 nm et qui peut être avantageusement choisie dans une plage de 12 à 15 nm quand on met en ceuvre le procédé de l'invention. On qualifie d'épaisseur d'origine ou d'épaisseur initiale, l'épaisseur 139 de la couche superficielle 132 prise selon une direction sensiblement perpendiculaire au plan dans lequel cette couche s'étend, l'épaisseur qu'elle présente en début de procédé. Contrairement au procédé de l'art antérieur, la couche d'oxyde 131 créée à la surface de la couche superficielle 132 est conservée lors de la formation de la grille 120. L'épaisseur 139 de la couche superficielle 132 n'est pas modifiée suite à la 15 formation de la couche d'oxyde 131. La définition de la grille 120 se fait alors à l'aide d'une opération de photolithographie classique. On grave les motifs 125 de grille dans la couche d'oxyde 131 qui aura été déposée ou que l'on aura fait croître thermiquement à 20 partir de la couche de silicium superficielle 132 du substrat SOI. On notera ici que cette opération de lithographie est l'inverse de ce qui se fait habituellement où ce sont les zones de source et de drain 110 qui au contraire sont ouvertes par photolithographie. 25 La figure 7b illustre l'étape suivante où l'on procède, dans les zones ouvertes 125, à une amorphisation 126 du silicium de la couche superficielle 132. Avantageusement, l'amorphisation s'effectue par implantation ionique 121 sur une profondeur contrôlée. 30 La figure 7c montre le résultat de la gravure, fortement anisotrope, des zones de silicium rendues amorphes par l'opération précédente. La gravure se fait en phase gazeuse en présence de chlorure d'hydrogène (HCI). L'étape précédente d'amorphisation et la gravure du silicium amorphe laissent en place une épaisseur 133 résiduelle de la couche superficielle 132 du substrat SOI qui définit la hauteur souhaitée pour le canal de conduction. Cette sélectivité de la gravure du matériau semi-conducteur rendu amorphe, par rapport à ce même matériau resté cristallin, permet de bien contrôler la profondeur de la gravure et donc de bien maîtriser l'épaisseur du canal. Ainsi, contrairement au procédé standard, on n'amincit la couche superficielle 132 que là où c'est vraiment nécessaire pour ajuster les paramètres électriques du transistor. La couche superficielle 132 garde toute son épaisseur initiale 139 en dehors de ces zones. La bonne uniformité de la couche d'origine du substrat SOI n'est pas altérée par des gravures successives comme dans le procédé standard. La figure 7d illustre le dépôt sur l'ensemble de la tranche d'une pluralité de couches formant l'empilement de couches de l'électrode de grille. Ces couches sont connues en soi. Elles comportent typiquement une couche 15 d'oxyde 124, de métal 122 et de silicium polycristallin 123. Avantageusement, on pourra aussi réaliser un espaceur (non représenté) avec un autre matériau avant de déposer l'empilement des couches de grille ci-dessus. Le matériau constituant l'espaceur pourra être du nitrure ou de l'oxyde de silicium, par exemple de type dit à haute température (HTO) ou encore du tétraéthoxysilane 20 (TEOS) ayant une constante diélectrique plus faible que celui du matériau de la couche d'oxyde 124 à haute permittivité (high-k), afin de réduire les capacités parasites entre les électrodes de source et de drain (SD) d'une part et celle de grille d'autre part. 25 La figure 7e illustre le résultat d'une étape de polissage mécano chimique 175 ou CMP, acronyme de l'anglais « Chemical Mechanical Polishing » qui est ensuite effectuée pour ne laisser les couches ci-dessus que dans les motifs gravés précédemment définissant la grille 120. L'arrêt du polissage se fait dans la couche d'oxyde 131 recouvrant la couche superficielle 30 132 du substrat SOI. On notera à nouveau que l'uniformité et l'épaisseur 139 de la couche 134 sont celles du substrat SOI de départ et n'ont été en rien altérées par les étapes précédentes du procédé de l'invention.
La figure 7f illustre la formation des zones de source et drain par implantation ionique 121 de dopants. On peut limiter l'implantation uniquement aux zones destinées à former les source et drain. Selon un autre mode de réalisation, on retire la couche d'oxyde 131 préalablement à l'étape d'implantation ionique puis on effectue une implantation sur toute la surface du transistor et de préférence sur toute la plaque. L'implantation se fait donc sans protection de l'empilement de grille. On aura au préalable prévu une hauteur de l'empilement de grille supérieure à la profondeur d'implantation. L'empilement de grille conservera donc une portion non implantée. Ce deuxième mode de réalisation permet d'autoaligner les source et drain sur la grille. La figure 7g montre la structure finale des transistors après enlèvement de la couche d'oxyde 131 et siliciuration des électrodes de source et de drain 15 119 et de grille 129. Une gravure à l'acide fluorhydrique (HF) est effectuée pour retirer la couche d'oxyde 131. Dans une variante de réalisation où la couche 131 est du nitrure de silicium, on peut la graver avec une mélange de HF et d'éthylène glycol, ou encore acide orthophosphorique chaud. Cette opération permet d'obtenir un bon contact électrique sur ces électrodes avec les vias 20 métalliques 190 qui sont créés lors des opérations standard dites de « fin de ligne » ou BEOL, acronyme de l'anglais « Back-End Of Line » au cours desquelles on réalise les interconnexions entre les composants actifs. Des précisions applicables à l'ensemble des modes de réalisation 25 précédemment décrits sont présentées ci-dessous. Il convient de noter qu'il existe un large choix d'espèces d'ions qui peuvent être implantés, par exemple l'argon (Ar), le germanium (Ge), le phosphore (P), et le carbone (C), etc. La dose d'ions doit être suffisamment 30 importante pour amorphiser le matériau à graver, typiquement le silicium. Par exemple, pour graver une épaisseur de silicium comprise entre 5 et 18 nanomètres (nm), on choisira une dose d'ions Argon et une énergie d'implantation comme indiqué dans le tableau ci-dessous. Dans ce tableau, l'implantation est réalisée avec une inclinaison de 20 degrés par rapport à la perpendiculaire au plan de la couche de silicium. a/c correspond à la profondeur de la frontière amorphe/cristallin liée au seuil de défauts.
ARGON, 20° inclinaison E (keV) Dose (cm-2) 2 4 8 a/c (nm) 5e14 4,8 8,2 14,7 le15 5,7 10,1 18,1 Ainsi, dans un autre exemple pour amorphiser une dizaine de nanomètres de silicium, on implante du germanium (Ge) avec une dose de l'ordre de 1e16 ions/cm2, avec une énergie d'implantation comprise entre 4 et 1 OkeV. Pour graver des épaisseurs allant jusqu'à 100nm, on mettra en jeu des énergies d'implantation supérieures.
15 De manière générale, on ajuste le couple dose/énergie afin d'obtenir l'amorphisation souhaitée et donc la gravure désirée. L'homme de l'art pourra se servir du logiciel CTRIM pour déterminer par méthode de Monte Carlo les conditions d'implantations permettant d'amorphiser 20 l'épaisseur souhaitée. Ci-dessous sont indiquées quelques conditions d'implantations permettant d'amorphiser du silicium sur une épaisseur allant de 20nm environ à plus de 100nm Epaisseur (en nm) de silicium amorphisée pour espèce implantée = 25 Argon (perpendiculairement à la surface) Energie d'implantation 10keV 30keV 60keV Dose = 1e15 cm-2 21 56 103 Dose = 5e15 cm-2 27 65 116 Epaisseur (en nm) de silicium amorphisée pour espèce implantée = Germanium (perpendiculairement à la surface) Energie d'implantation 10keV 30keV 60keV Dose = 1e15 cm-2 19 44 79 Dose = 5e15 cm-2 23 53 93 Pour avoir une bonne sélectivité de gravure du silicium amorphe par rapport au silicium cristallin, on pourra utiliser une gravure HCI en phase gazeuse à une température inférieure à 600°C, typiquement 550°C, à une pression partielle comprise préférentiellement entre 100Pa et 100000Pa. Le procédé proposé par la présente invention permet avantageusement de graver des zones de formes diverses. Le procédé bénéficie ainsi des avantages mentionnés ci-dessus d'une implantation ionique et de la gravure HCI en phase gazeuse. En bref, les avantages de l'invention sont : - Possibilité de définir des zones géométriques variées. - Très bonne sélectivité au sein d'un matériau initialement homogène, par exemple, une sélectivité de l'ordre de 100 entre les états cristallin et 15 amorphe de ce matériau. - Suppression ou atténuation de l'effet de capillarité ou effet de charge. La profondeur de gravure est ainsi rendue indépendante de la taille des motifs. - Possibilité d'obtenir des parois verticales même pour des parois 20 délimitant des motifs de grandes tailles. - Rapidité de gravure. - Homogénéité de gravure. La non-uniformité est en deçà de 1`)/0 à l'échelle d'une plaque de diamètre 300mm. - Absence de couche d'arrêt.
25 L'invention n'est pas limitée aux modes de réalisation précédemment décrits mais s'étend à tout mode de réalisation couvert par les revendications.

Claims (23)

  1. REVENDICATIONS1. Procédé de gravure d'un matériau semiconducteur (114) cristallin, caractérisé en ce qu'il comprend : - au moins une implantation ionique réalisée en implantant une pluralité d'ions (121) dans au moins un volume (113) du matériau semiconducteur (114) de sorte à rendre amorphe le matériau semi-conducteur dans le au moins un volume (113) implanté et à conserver le matériau semiconducteur (114) dans un état cristallin en dehors (112) du au moins un volume (113) implanté, - au moins une gravure chimique à base de chlorure d'hydrogène, sélective du matériau semi-conducteur amorphe par rapport au matériau semiconducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume (113) et pour conserver le matériau semi-conducteur en dehors 15 (112) du au moins un volume (113).
  2. 2. Procédé selon la revendication précédente, dans lequel le matériau semiconducteur (114) cristallin forme une couche s'étendant selon un plan et l'implantation ionique est réalisée selon au moins une direction inclinée par 20 rapport à la perpendiculaire audit plan.
  3. 3. Procédé selon l'une quelconque des revendications précédentes dans lequel l'implantation est effectuée sur une profondeur du matériau semiconducteur comprise entre un tiers et une fois l'amplitude maximale des 25 reliefs de l'état de surface du matériau semi-conducteur.
  4. 4. Procédé selon l'une quelconque des revendications précédentes dans lequel le matériau semi-conducteur (114) cristallin forme une couche s'étendant selon un plan et l'implantation ionique est principalement et de préférence 30 exclusivement réalisée selon au moins une direction inclinée par rapport à la perpendiculaire audit plan.
  5. 5. Procédé selon quelconque l'une des revendications précédentes comprenant, préalablement à l'implantation, un dépôt d'un masque (415) bloquant au moins en partie l'implantation.
  6. 6. Procédé selon la revendication précédente dans lequel le matériau semi- conducteur (114) cristallin forme une couche s'étendant principalement selon un plan et l'implantation ionique est réalisée selon au moins deux directions inclinées par rapport à la perpendiculaire audit plan. io
  7. 7. Procédé selon la revendication précédente dans lequel l'implantation ionique est réalisée selon deux directions respectivement inclinées d'un angle + alpha et - alpha par rapport à la perpendiculaire audit plan, avec 90>alpha>0 et de préférence 70>alpha>20. 15
  8. 8. Procédé selon l'une quelconque des trois revendications précédentes dans lequel la direction et la profondeur de l'implantation sont définies de manière à ce que les volumes implantés se rejoignent sous au moins un relief porté par le masque, formant ainsi une cavité (118) sous ledit relief. 20
  9. 9. Procédé selon la revendication 6 dans lequel préalablement à l'implantation on effectue : - la réalisation d'un empilement comprenant successivement un substrat de base (152) formant le matériau semiconducteur cristallin à graver, une couche isolante (134), une couche superficielle (132) 25 semiconductrice, une couche isolante (131) et une couche de protection (151) résistant à la gravure chimique à base de chlorure d'hydrogène; - la gravure d'une tranchée à travers la couche isolante (134), la couche superficielle (132) semiconductrice, la couche isolante (131) et la couche de protection (151) ; 30 - la formation d'espaceurs (147) recouvrant des flancs de la tranchée ; les espaceurs étant résistant à la gravure chimique à base de chlorure d'hydrogène;- la gravure d'une cavité dans le substrat de base (152) au droit de la tranchée ; dans lequel, l'implantation est réalisée dans le substrat de base (152) selon au moins deux directions inclinées par rapport à la perpendiculaire au plan du substrat de base (152) de manière à amorphiser les flancs de la cavité gravée dans le substrat de base (152); dans lequel on effectue ladite gravure chimique à base de chlorure d'hydrogène de manière à élargir la cavité dans le substrat (152) ; et comprenant une étape de remplissage de la tranchée et de la cavité par un matériau électriquement isolant pour formée une tranchée d'isolation.
  10. 10. Procédé selon la revendication 5 dans lequel le matériau semiconducteur forme une couche superficielle (132) d'un empilement de couches de type semiconducteur sur isolant (S01). 15
  11. 11. Procédé la revendication précédente dans lequel le masque (415) est conformé pour laisser passer l'implantation au niveau d'une zone destinée à former une grille (120) pour un transistor de type à effet de champ (FET) et dans lequel la profondeur de l'implantation est définie de manière à ce que la 20 portion de matériau semiconducteur située sous la zone implantée définisse un canal pour le transistor.
  12. 12. Procédé la revendication précédente dans lequel le masque (415) est conformé pour bloquer l'implantation de part et d'autre de ladite zone destinée à 25 former une grille pour le transistor.
  13. 13. Procédé selon l'une quelconque des revendications 1 à 4, comprenant, préalablement à l'implantation, un dépôt non conforme d'une couche d'absorption (416) et dans lequel l'implantation est effectuée sur une profondeur 30 du matériau semiconducteur comprise entre Ll et L2, Ll étant la distance entre la surface de la couche d'absorption (416) et le sommet le plus haut des reliefs de l'état de surface de la couche de matériau semiconducteur et L2 étant la distance entre la surface de la couche d'absorption (416) et le creux le plusprofond des reliefs de l'état de surface de la couche de matériau semiconducteur.
  14. 14. Procédé selon l'une quelconque des revendications précédentes dans lequel la gravure est une gravure au chlorure d'hydrogène en phase gazeuse.
  15. 15. Procédé selon l'une quelconque des revendications 1 à 13 dans lequel la gravure est une gravure chimique en phase liquide.
  16. 16. Procédé selon l'une quelconque des revendications précédentes dans lequel la gravure chimique est effectuée à une température sélectionnée pour tout au moins réduire la cinétique de recristallisation du volume (113) rendu amorphe. 15
  17. 17. Procédé selon l'une quelconque des revendications précédentes dans lequel le matériau semi-conducteur est homogène.
  18. 18. Procédé selon l'une quelconque des revendications précédentes dans lequel le matériau semi-conducteur est pris parmi : le silicium, le silicium 20 germanium (SiGe), le silicium phosphore (SiP), le silicium (SiC), le germanium (Ge).
  19. 19. Procédé selon l'une quelconque des revendications précédentes dans lequel le matériau semi-conducteur est à base de silicium. 25
  20. 20. Procédé selon la revendication précédente, dans lequel Le matériau semi-conducteur est à base de silicium monocristallin.
  21. 21. Procédé selon la revendication 5 dans lequel le matériau 30 semiconducteur forme au moins une partie d'un réseau optique.
  22. 22. Nanofils à base de silicium réalisé en mettant en ceuvre le procédé selon l'une quelconque des revendications 6 à 8.
  23. 23. Transistor à effet de champ de type silicium sur isolant complètement déserté (FDS01) réalisé en mettant en ceuvre le procédé selon la revendication 11.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016102605A1 (fr) * 2014-12-22 2016-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé d'obtention de motifs dans une couche
EP3070744A1 (fr) * 2015-03-16 2016-09-21 Commissariat à l'Energie Atomique et aux Energies Alternatives Procédé de réalisation amelioré d'un transistor dans un empilement de couches semi-conductrices superposées

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640385B2 (en) * 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process
FR3044163B1 (fr) * 2015-11-25 2018-01-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de gravure selective d’un materiau semi-conducteur en solution.
FR3052294B1 (fr) 2016-06-03 2018-06-15 Commissariat Energie Atomique Procede de realisation de motifs par implantations ionique
US10761334B2 (en) * 2018-07-13 2020-09-01 Varian Semiconductor Equipment Associates, Inc. System and method for optimally forming gratings of diffracted optical elements
US10795173B2 (en) 2018-07-13 2020-10-06 Varian Semiconductor Equipment Associates, Inc. System and method for optimally forming gratings of diffracted optical elements
US11119405B2 (en) 2018-10-12 2021-09-14 Applied Materials, Inc. Techniques for forming angled structures
US11226439B2 (en) * 2018-11-09 2022-01-18 Applied Materials, Inc. System and method for forming surface relief gratings
US11315836B2 (en) 2020-03-04 2022-04-26 International Business Machines Corporation Two-dimensional vertical fins
FR3116378A1 (fr) * 2020-11-19 2022-05-20 Commissariat à l'Energie Atomique et aux Energies Alternatives Procédé de polissage d'un substrat semiconducteur

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59194438A (ja) * 1983-04-18 1984-11-05 Mitsubishi Electric Corp 半導体装置のメサ台形成方法
JPS6289324A (ja) * 1985-10-16 1987-04-23 Nec Corp 半導体装置の製造方法
US6313008B1 (en) * 2001-01-25 2001-11-06 Chartered Semiconductor Manufacturing Inc. Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon
US20040248348A1 (en) * 2003-06-03 2004-12-09 Rausch Werner A. Method of forming precision recessed gate structure
US20050085022A1 (en) * 2003-10-20 2005-04-21 Dureseti Chidambarrao Strained dislocation-free channels for CMOS and method of manufacture
US20090280627A1 (en) * 2008-05-12 2009-11-12 Advanced Micro Devices, Inc. Method of forming stepped recesses for embedded strain elements in a semiconductor device
US20100181619A1 (en) * 2006-04-28 2010-07-22 Advanced Micro Devices, Inc. Method of forming a field effect transistor
US20110097824A1 (en) * 2009-10-22 2011-04-28 International Business Machines Corporation Method of creating an extremely thin semiconductor-on- insulator (etsoi) layer having a uniform thickness
US20120056258A1 (en) * 2010-09-06 2012-03-08 Shu-Lu Chen Electrical switch using gated resistor structures and three-dimensional integrated circuits using the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736435A (en) 1995-07-03 1998-04-07 Motorola, Inc. Process for fabricating a fully self-aligned soi mosfet
JP4664777B2 (ja) 2005-09-07 2011-04-06 株式会社東芝 半導体装置
US7776745B2 (en) 2006-02-10 2010-08-17 Stmicroelectronics S.A. Method for etching silicon-germanium in the presence of silicon
US7384842B1 (en) 2008-02-14 2008-06-10 International Business Machines Corporation Methods involving silicon-on-insulator trench memory with implanted plate
CN102203947B (zh) * 2008-10-24 2013-06-19 三菱综合材料株式会社 薄膜晶体管的制造方法、薄膜晶体管
US20120119302A1 (en) * 2010-11-11 2012-05-17 International Business Machines Corporation Trench Silicide Contact With Low Interface Resistance

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59194438A (ja) * 1983-04-18 1984-11-05 Mitsubishi Electric Corp 半導体装置のメサ台形成方法
JPS6289324A (ja) * 1985-10-16 1987-04-23 Nec Corp 半導体装置の製造方法
US6313008B1 (en) * 2001-01-25 2001-11-06 Chartered Semiconductor Manufacturing Inc. Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon
US20040248348A1 (en) * 2003-06-03 2004-12-09 Rausch Werner A. Method of forming precision recessed gate structure
US20050085022A1 (en) * 2003-10-20 2005-04-21 Dureseti Chidambarrao Strained dislocation-free channels for CMOS and method of manufacture
US20100181619A1 (en) * 2006-04-28 2010-07-22 Advanced Micro Devices, Inc. Method of forming a field effect transistor
US20090280627A1 (en) * 2008-05-12 2009-11-12 Advanced Micro Devices, Inc. Method of forming stepped recesses for embedded strain elements in a semiconductor device
US20110097824A1 (en) * 2009-10-22 2011-04-28 International Business Machines Corporation Method of creating an extremely thin semiconductor-on- insulator (etsoi) layer having a uniform thickness
US20120056258A1 (en) * 2010-09-06 2012-03-08 Shu-Lu Chen Electrical switch using gated resistor structures and three-dimensional integrated circuits using the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
BAUER M ET AL: "Low temperature catalyst enhanced etch process with high etch rate selectivity for amorphous silicon based alloys over single-crystalline silicon based alloys", THIN SOLID FILMS ELSEVIER SEQUOIA S.A. SWITZERLAND, vol. 520, no. 8, 1 February 2012 (2012-02-01), pages 3139 - 3143, XP002695863, ISSN: 0040-6090 *
KOOK-NYUNG LEE ET AL: "Fabrication of suspended silicon nanowire arrays", SMALL WILEY-VCH VERLAG GMBH GERMANY, vol. 4, no. 5, May 2008 (2008-05-01), pages 642 - 648, XP002695862, ISSN: 1613-6810 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016102605A1 (fr) * 2014-12-22 2016-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé d'obtention de motifs dans une couche
WO2016102609A1 (fr) * 2014-12-22 2016-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé d'obtention de motifs dans une couche
US9934973B2 (en) 2014-12-22 2018-04-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for obtaining patterns in a layer
US10553435B2 (en) 2014-12-22 2020-02-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for obtaining patterns in a layer
EP3070744A1 (fr) * 2015-03-16 2016-09-21 Commissariat à l'Energie Atomique et aux Energies Alternatives Procédé de réalisation amelioré d'un transistor dans un empilement de couches semi-conductrices superposées
FR3033934A1 (fr) * 2015-03-16 2016-09-23 Commissariat Energie Atomique Procede de realisation ameliore d'un transistor dans un empilement de couches semi-conductrices superposees
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