FR3015111A1 - Procede et dispositif de preparation d'un echantillon de diagnostic de circuit integre - Google Patents

Procede et dispositif de preparation d'un echantillon de diagnostic de circuit integre Download PDF

Info

Publication number
FR3015111A1
FR3015111A1 FR1362698A FR1362698A FR3015111A1 FR 3015111 A1 FR3015111 A1 FR 3015111A1 FR 1362698 A FR1362698 A FR 1362698A FR 1362698 A FR1362698 A FR 1362698A FR 3015111 A1 FR3015111 A1 FR 3015111A1
Authority
FR
France
Prior art keywords
chip
plate
analyzed
face
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1362698A
Other languages
English (en)
Other versions
FR3015111B1 (fr
Inventor
Willy Chaudat
Guillaume Bascoul
Philippe Perdu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National dEtudes Spatiales CNES
Original Assignee
Centre National dEtudes Spatiales CNES
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National dEtudes Spatiales CNES filed Critical Centre National dEtudes Spatiales CNES
Priority to FR1362698A priority Critical patent/FR3015111B1/fr
Publication of FR3015111A1 publication Critical patent/FR3015111A1/fr
Application granted granted Critical
Publication of FR3015111B1 publication Critical patent/FR3015111B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/40Fillings or auxiliary members in containers, e.g. centering rings
    • H10W76/42Fillings
    • H10W76/47Solid or gel fillings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H10W70/614Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together the multiple chips being integrally enclosed
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/01Manufacture or treatment
    • H10W74/019Manufacture or treatment using temporary auxiliary substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • H10W70/682Shapes or dispositions thereof comprising holes having chips therein
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07502Connecting or disconnecting of bond wires using an auxiliary member
    • H10W72/07504Connecting or disconnecting of bond wires using an auxiliary member the auxiliary member being temporary, e.g. a sacrificial coating
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07502Connecting or disconnecting of bond wires using an auxiliary member
    • H10W72/07504Connecting or disconnecting of bond wires using an auxiliary member the auxiliary member being temporary, e.g. a sacrificial coating
    • H10W72/07507Connecting or disconnecting of bond wires using an auxiliary member the auxiliary member being temporary, e.g. a sacrificial coating the auxiliary member being a temporary substrate, e.g. a removable substrate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07531Techniques
    • H10W72/07532Compression bonding, e.g. thermocompression bonding
    • H10W72/07533Ultrasonic bonding, e.g. thermosonic bonding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/5363Shapes of wire connectors the connected ends being wedge-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/551Materials of bond wires
    • H10W72/552Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5524Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/884Die-attach connectors and bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/142Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Sampling And Sample Adjustment (AREA)

Abstract

L'invention concerne un procédé et un dispositif (1) de préparation d'un échantillon en vue du diagnostic d'une puce (2) de circuit intégré par des moyens optiques. L'échantillon ainsi préparé permet l'amincissement de la face arrière (2b) de la puce (2) par polissage parallèle, après connexion des plages de contact (13) de la puce sur une carte (7) de circuit imprimé et encapsulation de l'ensemble dans une résine (17).

Description

PROCÉDÉ ET DISPOSITIF DE PRÉPARATION D'UN ÉCHANTILLON DE DIAGNOSTIC DE CIRCUIT INTÉGRÉ L'invention concerne un procédé de préparation d'un échantillon de diagnostic de circuits intégrés, et plus précisément un tel procédé permettant de préparer un échantillon pour le diagnostic et l'analyse de défaillance d'une puce de circuit intégré par polissage de la face arrière de celle-ci. L'invention concerne également un dispositif permettant la préparation de cet échantillon. Usuellement, le diagnostic de puces de circuit intégré s'effectue par l'intermédiaire de pointes de touche venant en appui sur des plages de contact de la face avant de la puce. Cependant, devant la complexification des puces de circuit intégré, en particulier la prolifération de niveaux d'interconnexions métalliques, l'approche traditionnelle de diagnostic par la face avant a tendance à être abandonnée au profit d'une approche par la face arrière des puces. En particulier, la localisation de défaut par des techniques optiques s'effectue le plus souvent par la face arrière du circuit au travers du substrat silicium. Pour pouvoir employer des techniques optiques telles que l'analyse de circuit par imagerie rapide (PICA : picosecond imaging circuit analysis), par balayage laser (EOP : Electro-optical probing ou EOFM : Electrooptical frequency mapping), par faisceaux de particules chargées ou encore par mesures de photo émissivité, il est nécessaire d'amincir le substrat en silicium sur lequel reposent les circuits de la puce du circuit intégré. On connaît, par exemple du document US 6,672,947, un procédé d'amincissement de la face arrière d'une puce de circuit intégré à analyser au moyen d'un polissage parallèle réalisé sur une machine de polissage comportant des plateaux abrasifs de différents grades en rotation et un porte-échantillon maintenant le circuit intégré en appui sur les plateaux abrasifs. Cependant, un tel procédé n'est en pratique applicable que pour des circuits intégrés du type "Flip chip", c'est-à-dire de circuits dans lesquels la face arrière de la puce est tournée vers l'extérieur, permettant d'accéder à celle-ci par polissage de la face externe supérieure du boîtier d'encapsulation de la puce puis de la face arrière de la puce sans interférer avec les connexions électriques de celle-ci.
Outre que le procédé de l'art antérieur est limité à une certaine catégorie de circuits intégrés, ce procédé est très long et fortement consommateur de matériau abrasif en particulier lorsque la puce est encapsulée dans un boitier céramique, puisque c'est l'intégralité du boîtier du circuit intégré qui doit être poli jusqu'à mettre à nu la face arrière de la puce. En outre, il nécessite de constants réajustements de la position du boitier, le parallélisme entre la face arrière de la puce et la face externe supérieure du boitier n'étant pas garanti. L'invention vise donc à fournir un procédé de préparation d'un échantillon de diagnostic de circuit intégré qui soit applicable à tout type de circuit 10 intégré, en boîtier plastique comme en boîtier céramique, dans lequel la puce est montée sur grille de connexion ou par un autre procédé. L'invention vise encore à fournir un tel procédé qui permet d'obtenir un échantillon de diagnostic susceptible d'être alimenté électriquement de manière à améliorer les possibilités d'analyse. 15 L'invention vise également à fournir un tel procédé permettant une préparation d'échantillon présentant un risque réduit de destruction de la puce à analyser. L'invention vise en outre à fournir un tel procédé permettant une grande versatilité dans les puces à analyser. 20 L'invention vise de plus un dispositif de préparation d'échantillons permettant de manipuler ceux-ci de manière plus aisée que les échantillons de la technique antérieure. L'invention vise encore un tel dispositif qui soit pour l'essentiel réutilisable de manière à permettre un procédé économique. 25 Pour ce faire, l'invention concerne un procédé de préparation d'un échantillon pour analyse de défaillance d'une puce électronique contenue dans un boitier d'origine, dite puce à analyser, procédé selon lequel : a) on sépare la puce à analyser de son boitier d'origine, ladite puce présentant une première face principale, dite face avant, comportant au moins une 30 plage de contact adaptée pour recevoir une première extrémité d'une connexion électrique, et une deuxième face principale, dite face arrière, opposée à la première ; b) on fixe la puce à analyser par sa face arrière dans une cavité sensiblement parallélépipédique ménagée dans une face principale, dite face supérieure d'une plaque plane, dite plaque support, ladite cavité présentant un fond parallèle à ladite face supérieure et une profondeur supérieure ou égale à une épaisseur de la puce à analyser, ledit fond étant adapté pour recevoir par collage la face arrière de la puce à analyser ; c) on recouvre la plaque support par une carte de circuit imprimé, de taille correspondant à celle de la plaque support, ladite carte comportant une ouverture en regard de la cavité de la plaque support et des plots de raccordement répartis sur le pourtour de cette ouverture, lesdits plots étant adaptés pour recevoir une deuxième extrémité de la connexion électrique avec la puce à analyser, lesdits plots étant connectés à des pistes conductrices s'étendant radialement en direction de pastilles de connexion sur la périphérie de la carte ; d) on recouvre le circuit imprimé par un écran de protection, présentant 15 un évidement en son centre et adapté pour recouvrir une partie périphérique d'une face de la carte de circuit imprimé opposée à la plaque support afin de protéger les pastilles de connexion et de contenir une résine de remplissage du dispositif ; e) on réalise au moins une connexion électrique entre les plages de contact de la puce à analyser et les plots de raccordement du circuit imprimé ; 20 f) on verse une résine de remplissage dans l'évidement de l'écran de protection de manière à remplir la cavité de la plaque support jusqu'au bord intérieur de l'écran de protection ; g) on sépare, après polymérisation de la résine, la plaque support et l'écran pour libérer un échantillon formé de la puce à analyser, du circuit imprimé et 25 de la résine. Un tel procédé permet d'obtenir un échantillon pour diagnostic et analyse de défaillance d'une puce à analyser dans lequel la puce est électriquement connectée à un circuit imprimé tout en étant placée en contrebas de celui-ci de manière à exposer la face arrière de la puce pour pouvoir la polir sans 30 toucher au circuit imprimé. L'échantillon obtenu comporte la puce à analyser connectée au circuit imprimé, la puce et au moins une partie du circuit imprimé comportant des connexions entre celui-ci et la puce étant encapsulé dans la résine de remplissage. À cette fin, l'écran de protection présente une épaisseur suffisante pour que les connexions câblées entre la puce et le circuit imprimé soient complètement noyées dans la résine lorsque celle-ci arrive jusqu'au bord intérieur supérieur de l'écran. Ainsi, l'ensemble des parties fragiles de l'échantillon telles que les connexions entre la puce et le circuit imprimé sont protégées par la résine et l'échantillon peut être facilement manipulable pour être fixé sur une polisseuse parallèle. En outre, l'évidement de la plaque support est de dimension suffisante pour recevoir une grande variété de puces sans modification de la plaque support et la carte de circuit imprimé est prévue pour comporter un nombre de plots de raccordement suffisant pour connecter des puces présentant un nombre variable de connexions sans avoir besoin de modifier le tracé des pistes de la carte. Ainsi, le procédé de préparation d'échantillons selon l'invention est économique puisque la carte de circuit imprimé peut être produite en grande série et que les autres éléments sont réutilisables. À noter également que la carte de circuit imprimé permet également une interface de connexion standardisée de l'échantillon vers les appareillages externes utilisés lors des opérations de diagnostic et/ou d'analyse de défaillance, ce qui permet d'utiliser des cartes d'interface standardisées et versatiles sur ces appareillages, ce qui permet de se dispenser de la réalisation de cartes d'interface spécialisées propres à chaque échantillon à analyser comme nécessité dans les procédés de la technique antérieure. Avantageusement et selon l'invention, lors de la séparation de la puce à analyser de son boîtier d'origine, on arase la face avant de la puce de manière à aplanir les plages de contact sur la surface de celle-ci. En particulier lorsque la puce est montée dans un boitier en résine sur une grille de connexion (lead frame selon la terminologie anglo-saxonne) et raccordée à celle-ci par un câblage filaire (bonding selon la terminologie anglo-saxonne), le procédé selon l'invention prévoit d'araser la partie supérieure du boitier de manière à faire apparaitre les billes terminales des fils de connexion. En polissant ces billes jusqu'à leur diamètre maximum alors qu'elles sont emprisonnées dans la résine, on ménage des plages de contact sur la puce sans risquer de détruire celle-ci par arrachement des connexions existantes. Avantageusement et selon l'invention, on interpose entre la carte de circuit imprimé et l'écran de protection une feuille protectrice conductrice adaptée pour protéger la puce à analyser des décharges d'électricité statique. La feuille protectrice, en élastomère conducteur, présente une résistance en surface l'ordre de 10 M.Q. par m2 et réalise ainsi un "court-circuit" pour les décharges électrostatiques entre les pistes conductrices du circuit imprimé, empêchant la destruction de la puce par des décharges d'électricité statique lors des manutentions.
De plus, cette feuille protectrice, du fait de sa souplesse, forme un joint d'étanchéité entre l'écran de protection et la carte de circuit imprimé et permet de protéger les pastilles du circuit imprimé contre les infiltrations éventuelles de produit de démoulage qui pourrait être utilisé pour faciliter le démoulage de l'échantillon. La feuille protectrice peut être montée avant ou après la réalisation des connexions électriques entre la puce et le circuit imprimé, juste avant de fixer l'écran de protection. Préférentiellement, la feuille protectrice et l'écran de protection sont montés avant la réalisation des connexions électriques de manière à éviter que les charges d'électricité statique susceptibles d'être générées lors des opérations de connexion n'endommagent la puce. De ce fait, la matière de la feuille protectrice et de l'écran est en général choisie de sorte à pouvoir supporter les contraintes de l'ensemble du procédé de fabrication. Cependant, si les opérations de connexion nécessitent un chauffage préalable de la plaque support et de la carte de circuit imprimé qui pourrait être préjudiciable à la feuille protectrice, il est possible de prévoir une bride de serrage temporaire de la carte de circuit imprimé sur la plaque support permettant la dissipation des charges statiques pendant l'opération et de monter la feuille protectrice et l'écran après ces opérations. L'invention s'étend également à un dispositif pour la mise en oeuvre du procédé selon l'invention, caractérisé en ce qu'il comporte : - une plaque plane, dite plaque support, comportant une face inférieure 30 et une face supérieure, ladite face supérieure comportant une cavité sensiblement parallélépipédique, d'une profondeur supérieure ou égale à une épaisseur de la puce à analyser, présentant un fond parallèle auxdites faces supérieure et inférieure, ledit fond étant adapté pour recevoir par collage une face arrière de la puce à analyser, - une carte de circuit imprimé, de taille sensiblement égale à la plaque support, adaptée pour être montée sur celle-ci, comportant une ouverture en regard de la cavité de la plaque support et des plots de raccordement répartis sur le pourtour de cette ouverture connectés à des pistes conductrices s'étendant radialement en direction de pastilles de connexion sur la périphérie de la carte, - un écran de protection, présentant un évidement en son centre et adapté pour recouvrir une partie périphérique d'une face de la carte de circuit imprimé opposée à la plaque support afin de protéger les pastilles de connexion et de contenir une résine de remplissage du dispositif depuis la cavité jusqu'à un bord supérieur de l'évidement de l'écran de protection. Le dispositif selon l'invention permet, en choisissant une cavité dont la profondeur est légèrement supérieure à l'épaisseur de la puce à analyser, de placer la face arrière de la puce en contrebas de la plaque de circuit imprimé de manière à pouvoir polir cette face arrière sans être gêné par le circuit imprimé. En choisissant également les dimensions (longueur et largeur) de la cavité de sorte qu'elles soient supérieures à la taille de la plupart des puces à analyser, il est possible de réaliser des échantillons de forme et de taille constante pour l'analyse de défaillance de ces puces, permettant ainsi un réglage plus facile des opérations d'amincissement des faces arrière de ces puces. De plus, l'utilisation d'une carte de circuit imprimé permettant d'encapsuler complètement la puce tout en autorisant un accès électrique à celle-ci facilite la manipulation des puces à analyser sans risquer de les détériorer.
Avantageusement et selon l'invention, le dispositif comprend des moyens d'alignement et de fixation de l'écran de protection et de la carte de circuit imprimé sur la plaque support. Ainsi l'ensemble des éléments constitutifs du dispositif sont rendus solidaires et permettent la manipulation de celui-ci de manière aisée.
Avantageusement et selon l'invention, la plaque support et l'écran sont réalisés en matériau non adhérent à la résine. En particulier, l'un au moins de l'écran et de la plaque support est réalisé en polytétrafluoroéthylène. De cette manière, l'écran et la plaque support peuvent être réutilisés pour la réalisation d'autres échantillons. Avantageusement et selon l'invention, en variante ou en 5 combinaison, la plaque support est une plaque métallique revêtue d'un agent démoulant. Dans cette variante, l'agent démoulant peut être appliqué après collage de la puce sur la plaque support, câblage filaire de celle-ci au circuit imprimé et protection du circuit imprimé lui-même. De même, l'écran de protection peut être lui aussi réalisé dans une plaque métallique. Il est également possible de prévoir la 10 réalisation de la plaque support et/ou de l'écran de protection en toute matière permettant d'assurer la rigidité minimum requise par exemple pour les opérations de connexion de la puce et susceptible de recevoir une enduction d'un agent démoulant, par exemple en céramique. Avantageusement et selon l'invention, la carte de circuit 15 imprimé comporte également des bornes de connexion adaptées pour permettre le montage de condensateurs de découplage. En particulier, en utilisant une carte de circuit imprimé double face, il est possible de placer les condensateurs de découplage sur la face opposée à celle comprenant les plots de câblage de la puce, au plus près des interconnexions afin de minimiser les interférences électriques lors 20 de l'analyse de défaillance. L'invention concerne également un procédé et un dispositif de préparation d'un échantillon pour analyse de défaillance d'une puce de circuit intégré caractérisé en combinaison par tout ou partie des caractéristiques mentionnées ci-dessus ou ci-après. 25 D'autres buts, caractéristiques et avantages de l'invention apparaîtront au vu de la description qui va suivre et des dessins annexés dans lesquels : - la figure 1 représente un diagramme schématique du procédé selon l'invention, 30 - la figure 2 est une vue en coupe du dispositif selon l'invention, avec un échantillon en cours de préparation, - la figure 3 est une vue de détail de la carte de circuit imprimé du dispositif selon l'invention, et - la figure 4 est une vue en coupe d'un échantillon obtenu par le procédé selon l'invention.
Le procédé de préparation d'échantillon représenté à la figure 1 comporte une première étape S01 dans laquelle la puce 2 de circuit intégré à analyser est séparée de son boitier. Plusieurs techniques peuvent être employées, en fonction du type de boitier contenant la puce à analyser.
Par exemple, lorsque la puce 2 est dans un boitier céramique comportant deux demi-coquilles reliées entre elles par un scellement de type verre époxy, le boitier est ouvert par cisaillement le long du scellement. La grille de connexion de la puce est alors exposée. Une découpe périphérique autour de la puce est alors réalisée au moyen d'une scie à fil.
Afin de permettre l'utilisation des plages 13 de contact (figure 2) de la puce du circuit intégré sur lesquelles subsistent des fragments des fils de connexion antérieurs, il est possible de déposer une fine couche de résine sur la face avant 2a de la puce et d'araser celle-ci de manière à aplanir les plages de contact de la puce sans risquer de détériorer la puce en cas d'arrachement des fils de connexion antérieurs. La face arrière 2b de la puce est alors détachée de la grille de connexion sur laquelle elle était collée. On utilise classiquement des moyens mécaniques pour exercer une pression à l'interface entre la puce et la grille de connexion pour briser le joint de colle. Il est fréquent, en complément des moyens mécaniques, de chauffer la grille de connexion à une température de l'ordre de 200°C à 250°C pendant quelques minutes afin de faciliter le décollement. Alternativement, dans certains cas où le chauffage de la puce pourrait être préjudiciable, il est possible, une fois la face avant aplanie, de retourner la puce et de la fixer par sa face avant 2a sur un outil de polissage afin d'éliminer par abrasion la grille de connexion et la colle jusqu'à atteindre la face arrière 2b de la puce.
Dans un autre cas, lorsque la puce est encapsulée dans un boitier en résine synthétique (boitier plastique), il est possible de faire également une découpe périphérique du boitier autour de la puce, par exemple en se guidant d'après les spécifications du boitier et de la puce ou au moyen d'une radiographie du 5 boitier, puis d'araser la partie supérieure du tronçon de boitier ainsi découpé jusqu'à faire apparaitre les fils de connexion de la grille de connexion aux plages de contact de la puce. Ce polissage est poursuivi jusqu'à ce que les fils de connexion sur les plages de contact de la puce soient suffisamment aplanis pour permettre de reformer de nouvelles connexions dans les étapes suivantes du procédé. La puce est alors 10 complètement débarrassée de son enrobage par une attaque à l'acide nitrique fumant et détachée de la grille de connexion comme vu précédemment. Dans une deuxième étape S02, la puce 2 est fixée par sa face arrière 2b (voir figure 2) dans une cavité 4 d'une plaque 3 support. La plaque 3 support est une plaque rectangulaire ou carrée de 40 à 50 mm de côté environ et 15 de 5 mm d'épaisseur. La plaque 3 est préférentiellement réalisée dans une matière telle que le PTFE (polytétrafluoroéthylène) présentant des propriétés anti adhérentes. Il est également possible de réaliser cette plaque 3 support en métal, préférentiellement en acier inoxydable ou encore en céramique, en prévoyant un état de surface compatible avec l'emploi d'un agent de démoulage. La plaque 3 20 support comporte une face inférieure 3b et une face supérieure 3a. Au centre de la face supérieure 3a, une cavité 4 parallélépipédique de longueur sensiblement égale à la largeur (de l'ordre de 20 mm) présente une profondeur de l'ordre de 1 mm. Ces dimensions sont choisies pour pouvoir accueillir à l'intérieur de la cavité 4 des puces 2 de diverses tailles, allant des puces simples mesurant 1 à 2 mm de côté 25 jusqu'à des puces complexes de plusieurs dizaines de mm2 de surface. La profondeur de la cavité 4 est choisie pour être au moins égale à l'épaisseur de la puce 2 à analyser. La puce 2 est fixée dans la cavité 4 par sa face arrière 2b au moyen d'un adhésif tel qu'une colle 6 en veillant à conserver un parallélisme entre la face arrière 2b de la puce et le fond 5 de la cavité 4. À cette fin, la face arrière 2b de 30 la puce 2 est débarrassée, par exemple par grattage, de tout résidu de collage qui pourrait subsister de l'étape précédente. La colle 6 choisie doit être suffisamment fluide à l'état liquide pour permettre d'assurer une bonne planéité et un bon parallélisme entre le fond 5 de la cavité 4 et la puce 2 tout en étant suffisamment rigide après polymérisation / solidification pour être cassante et permettre un démoulage facile comme on le verra ultérieurement.
Dans une troisième étape S03, on recouvre la plaque 3 support par une carte 7 de circuit imprimé, de taille sensiblement égale à celle de la plaque support. Les dimensions extérieures de la carte 7 de circuit imprimé sont prévues pour s'ajuster à la plaque support. La carte 7 comporte une ouverture 8 en regard de la cavité 4 de la plaque support. Les dimensions de l'ouverture 8 sont sensiblement égales ou préférentiellement légèrement inférieures à celles de la cavité 4 de manière à ce que le pourtour de l'ouverture 8 soit en surplomb au-dessus de la cavité 4. À titre d'exemple, pour une cavité 4 carrée de 20 mm de côté, l'ouverture 8 aura une forme carrée de 15 mm de côté définissant un surplomb de 2,5 mm le long des bords de la cavité 4. Comme on le verra par la suite, ce surplomb permet une meilleure cohésion de l'échantillon. La carte 7 comporte également (voir figure 3) des trous 7a de fixation, par exemple aux coins de la carte, ces trous étant adaptés pour coopérer avec des filetages ménagés dans la plaque 3 support pour centrer et fixer les éléments empilés sur ladite plaque. Avantageusement, l'un des trous 7a de la carte et le filetage correspondant dans la plaque support sont placés asymétriquement pour former un moyen de détrompage pour l'orientation de l'assemblage. La carte 7 de circuit imprimé comprend sur au moins une face des pistes 10 conductrices reliant des plots de raccordement 9 régulièrement répartis tout autour de l'ouverture 8 à des pastilles 11 de connexion réparties sur la périphérie de la carte. À l'étape suivante SO4, on recouvre la carte 7 de circuit imprimé par une feuille protectrice 14 en élastomère chargé de particules conductrices, par exemple un élastomère carbone - silicone. Cette feuille protectrice permet d'une part de court-circuiter toutes les pistes 10 de la carte 7 pour apporter ultérieurement une protection de la puce contre les décharges d'électricité statique et d'autre part de réaliser une étanchéité sur la face imprimée de la carte 7 de manière à protéger une partie des pistes 10 et les pastilles de connexion 11 contre une ii éventuelle pollution par infiltration d'un agent de démoulage. Simultanément, on recouvre la carte 7 de circuit imprimé par un écran 15 de protection venant par-dessus la feuille protectrice 14. L'écran 15 et la feuille protectrice 14 présentent sensiblement les mêmes dimensions extérieures que la carte 7 de circuit imprimé et la plaque 3 support et possèdent également des trous de fixation dans l'alignement des trous 7a de la carte 7. L'écran 15 et la feuille protectrice 14 comportent également un évidement 15a central en regard de l'ouverture 8 de la carte 7 et de la cavité 4. Cet évidement présente des dimensions suffisantes pour permettre le passage d'un outillage d'interconnexion filaire (bonding) entre les plages de contact 13 de la puce 2 et les plots de raccordement 9, outillage utilisé à l'étape S05 pour réaliser des connexions filaires 12. L'évidement 15a a par exemple une forme parallélépipédique à base carrée de 20 à 25 mm de côté sur 2 à 3 mm d'épaisseur. L'écran 15 est, à l'instar de la plaque 3 support, réalisé en matériau anti-adhérent tel que le PTFE ou en métal susceptible d'être enduit d'un agent de démoulage. Une fois l'écran 15 et la feuille protectrice 14 mis en place sur la carte 7 de circuit imprimé, des vis de fixation 16 sont posées pour aligner et serrer l'empilage formé de la plaque 3 support, de la carte 7 de la feuille protectrice 14 et de l'écran 15. À l'étape suivante S05, on réalise l'interconnexion entre la puce 2 et la carte 7 de circuit imprimé par une liaison entre les plots 9 de la carte 7 et les plages de contact 13 de la puce 2 selon un schéma de câblage prédéterminé en fonction de la puce à analyser. Le câblage peut être réalisé au moyen de fils d'aluminium soudés par ultrasons respectivement sur les plots 9 et les plages de contact 13. D'autres types de liaisons peuvent être envisagés, en fonction de l'outillage disponible et/ou de la puce considérée. Après réalisation de l'interconnexion entre la puce 2 et la carte 7 de circuit imprimé, un agent de démoulage peut être appliqué, par exemple par pulvérisation, dans l'évidement 15a et la cavité 4 afin de faciliter le démoulage de la résine 17 coulée à l'étape S06. En effet, à cette étape, une résine 17 d'enrobage, par exemple une résine époxy est coulée dans l'évidement 15a de manière à atteindre par gravité la cavité 4 et à enrober la puce 2, puis à remplir l'ouverture 8 de la carte 7 de circuit imprimé et remonter dans l'évidement 15a jusqu'à son bord 18 supérieur de manière à enrober complètement les connexions filaires 12. La quantité de résine 17 est dosée de manière à ce que la surface de la résine au niveau de l'écran 15 forme un plan affleurant la face supérieure de l'écran 15 malgré le retrait dû à la polymérisation de la résine. Après polymérisation complète de la résine 17, on passe à l'étape S07 de démoulage où les vis de fixation 16 sont ôtées, et l'échantillon 19 terminé est démoulé en l'extrayant d'une part de l'écran 15 et de la feuille protectrice 14 d'un côté et d'autre part de la plaque 3 support de l'autre côté, de manière à révéler la face inférieure 20 de l'échantillon 19. Comme représenté à la figure 4, l'échantillon 19 est constitué d'un bloc de résine 17 prenant en feuillure la carte 7 de circuit imprimé dont les pastilles de connexion 11 restent accessibles et exemptes de polluant tel que l'agent de démoulage. Le bloc de résine 17 enrobe la puce 2 et protège ses connexions filaires 12 avec la carte 7. La face supérieure de l'échantillon 19 est sensiblement plate et parallèle au plan de la puce 2 et permet de fixer l'échantillon 19 sur un support de la machine de polissage parallèle. Un polissage ultérieur de la face 20 inférieure de l'échantillon 20 permet d'éliminer les résidus de colle 6 sur la face arrière 2b de la puce 2 et l'échantillon 19 est alors prêt pour des étapes ultérieures de polissage parallèle destinées à amincir la couche de substrat de la puce. On remarque qu'après démoulage, il est possible de réutiliser la plaque 3 support et l'écran 15 de protection, avec le cas échéant la feuille 25 protectrice 14 pour la préparation d'autres échantillons, ce qui rend le dispositif particulièrement économique, la seule pièce consommable (hors la résine 17) étant la carte 7 de circuit imprimé qui peut cependant être produite en série de manière économique. En outre, la carte de circuit imprimé formant une interface de connexion standardisée aux équipements de diagnostic et d'analyse de défaillance, il 30 est possible de concevoir des cartes d'excitation et de mesure qui soient elles-mêmes standardisées et directement raccordables à l'interface de connexion de l'échantillon.
Ainsi, non seulement le dispositif est économique en raison de la réutilisation ou de la standardisation de ses éléments mais aussi en raison de la standardisation qu'il permet sur les autres équipements connexes. Bien entendu, cette description est donnée à titre d'exemple illustratif uniquement et l'homme du métier pourra y apporter de nombreuses modifications sans sortir de la portée de l'invention, comme inverser certaines étapes du procédé, par exemple réaliser les connexions filaires 12 avant de placer l'écran 15 à condition de fixer au moins temporairement la carte 7 sur la plaque 3 support.10

Claims (3)

  1. REVENDICATIONS1/ - Procédé de préparation d'un échantillon (19) pour analyse de défaillance d'une puce électronique contenue dans un boitier d'origine, dite puce (2) à analyser, procédé selon lequel : a) on sépare la puce à analyser de son boitier d'origine, ladite puce (2) présentant une première face principale, dite face avant (2a), comportant au moins une plage (13) de contact adaptée pour recevoir une première extrémité d'une connexion (12) électrique, et une deuxième face principale, dite face arrière (2b), opposée à la première ; b) on fixe la puce à analyser par sa face arrière dans une cavité (4) sensiblement parallélépipédique ménagée dans une face principale, dite face supérieure (3a) d'une plaque plane, dite plaque (3) support, ladite cavité présentant un fond (5) parallèle à ladite face supérieure et une profondeur supérieure ou égale à une épaisseur de la puce à analyser, ledit fond (5) étant adapté pour recevoir par collage la face arrière (2b) de la puce (2) à analyser ; c) on recouvre la plaque (3) support par une carte (7) de circuit imprimé, de taille correspondant à celle de la plaque support, ladite carte comportant une ouverture (8) en regard de la cavité (4) de la plaque support et des plots (9) de raccordement répartis sur le pourtour de cette ouverture, lesdits plots (9) étant adaptés pour recevoir une deuxième extrémité de la connexion (12) électrique avec la puce à analyser, lesdits plots étant connectés à des pistes (10) conductrices s'étendant radialement en direction de pastilles (11) de connexion sur la périphérie de la carte ; d) on recouvre la carte (7) de circuit imprimé par un écran (15) de protection, présentant un évidement (15a) en son centre et adapté pour recouvrir une partie périphérique d'une face de la carte (7) opposée à la plaque (3) support afin de protéger les pastilles (11) de connexion et de contenir une résine (17) de remplissage du dispositif ; e) on réalise au moins une connexion (12) électrique entre les plages 30 (13) de contact de la puce à analyser et les plots (9) de raccordement du circuit imprimé ;f) on verse une résine (17) de remplissage dans l'évidement (15a) de l'écran (15) de protection de manière à remplir la cavité de la plaque support jusqu'au bord (18) supérieur de l'évidement de l'écran de protection ; g) on sépare, après polymérisation de la résine, la plaque (3) support et 5 l'écran (15) pour libérer un échantillon (19) formé de la puce (2) à analyser, de la carte (7) de circuit imprimé et de la résine (17).
  2. 2/ - Procédé selon la revendication 1, caractérisé en ce que lors de la séparation de la puce (2) à analyser de son boîtier d'origine, on arase la face avant de la puce de manière à aplanir les plages (13) de contact sur la surface 10 de celle-ci.
  3. 3/ - Procédé selon l'une quelconque des revendications 1 ou 2, caractérisé en ce qu'on interpose entre la carte (7) de circuit imprimé et l'écran (15) de protection une feuille protectrice (14) conductrice adaptée pour protéger la puce (2) à analyser des décharges d'électricité statique. 15 4/ - Dispositif (1) pour la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comporte : - une plaque plane, dite plaque (3) support, comportant une face inférieure (3b) et une face supérieure (3a), ladite face supérieure comportant une cavité (4) sensiblement parallélépipédique, d'une profondeur supérieure ou égale à 20 une épaisseur de la puce (2) à analyser, présentant un fond (5) parallèle à ladite face supérieure, ledit fond étant adapté pour recevoir par collage une face arrière (2b) de la puce à analyser, - une carte (7) de circuit imprimé, de taille sensiblement égale à la plaque (3) support, adaptée pour être montée sur celle-ci, comportant une ouverture 25 (8) en regard de la cavité (4) de la plaque support et des plots (9) de raccordement répartis sur le pourtour de cette ouverture connectés à des pistes (10) conductrices s'étendant radialement en direction de pastilles (11) de connexion sur la périphérie de la carte, - un écran (15) de protection, présentant un évidement (15a) en son 30 centre et adapté pour recouvrir une partie périphérique d'une face de la carte (7) de circuit imprimé opposée à la plaque (3) support afin de protéger les pastilles (11) deconnexion et de contenir une résine (17) de remplissage du dispositif (1) depuis la cavité (4) jusqu'à un bord (18) supérieur de l'évidement de l'écran de protection. 5/ - Dispositif selon la revendication 4, caractérisé en ce qu'il comprend des moyens (16) d'alignement et de fixation de l'écran (15) et de la carte (7) de circuit imprimé sur la plaque (3) support. 6/ - Dispositif selon l'une quelconque des revendications 4 ou 5, caractérisé en ce que la plaque (3) support et l'écran (15) sont réalisés en matériau non adhérent à la résine (17). 7/ - Dispositif selon la revendication 6 caractérisé en ce que 10 l'un au moins de l'écran (15) et de la plaque (3) support est réalisé en polytétrafluoroéthylène. 8/ - Dispositif selon la revendication 6 caractérisé en ce que la plaque (3) support est une plaque métallique revêtue d'un agent démoulant. 9/ - Dispositif selon l'une quelconque des revendications 4 15 à 8, caractérisé en ce que la carte (7) de circuit imprimé comporte également des bornes de connexion adaptées pour permettre le montage de condensateurs de découplage.
FR1362698A 2013-12-16 2013-12-16 Procede et dispositif de preparation d'un echantillon de diagnostic de circuit integre Active FR3015111B1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR1362698A FR3015111B1 (fr) 2013-12-16 2013-12-16 Procede et dispositif de preparation d'un echantillon de diagnostic de circuit integre

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1362698A FR3015111B1 (fr) 2013-12-16 2013-12-16 Procede et dispositif de preparation d'un echantillon de diagnostic de circuit integre

Publications (2)

Publication Number Publication Date
FR3015111A1 true FR3015111A1 (fr) 2015-06-19
FR3015111B1 FR3015111B1 (fr) 2017-08-25

Family

ID=50289945

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1362698A Active FR3015111B1 (fr) 2013-12-16 2013-12-16 Procede et dispositif de preparation d'un echantillon de diagnostic de circuit integre

Country Status (1)

Country Link
FR (1) FR3015111B1 (fr)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018162593A1 (fr) * 2017-03-08 2018-09-13 Wisekey Semiconductors Agencement pour tester le comportement de puces a des attaques laser par la face arriere, et procede d'assemblage correspondant
CN110446369A (zh) * 2019-07-23 2019-11-12 中国科学技术大学 键合结构、键合方法及包含该键合结构的封装盒体
CN110446368A (zh) * 2019-07-23 2019-11-12 中国科学技术大学 键合结构、键合方法及包含该键合结构的封装盒体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576998B1 (en) * 2002-02-28 2003-06-10 Amkor Technology, Inc. Thin semiconductor package with semiconductor chip and electronic discrete device
US20030143781A1 (en) * 2002-01-31 2003-07-31 Mclellan Neil Robert Encapsulated integrated circuit package and method of manufacturing an integrated circuit package
EP1914803A1 (fr) * 2006-10-20 2008-04-23 Broadcom Corporation Ensemble de grille matricielle à billes à profil bas avec puce exposée et son procédé de fabrication
WO2013176426A1 (fr) * 2012-05-25 2013-11-28 주식회사 네패스 Boîtier de semi-conducteur, son procédé de fabrication, et boîtier sur boîtier

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030143781A1 (en) * 2002-01-31 2003-07-31 Mclellan Neil Robert Encapsulated integrated circuit package and method of manufacturing an integrated circuit package
US6576998B1 (en) * 2002-02-28 2003-06-10 Amkor Technology, Inc. Thin semiconductor package with semiconductor chip and electronic discrete device
EP1914803A1 (fr) * 2006-10-20 2008-04-23 Broadcom Corporation Ensemble de grille matricielle à billes à profil bas avec puce exposée et son procédé de fabrication
WO2013176426A1 (fr) * 2012-05-25 2013-11-28 주식회사 네패스 Boîtier de semi-conducteur, son procédé de fabrication, et boîtier sur boîtier

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018162593A1 (fr) * 2017-03-08 2018-09-13 Wisekey Semiconductors Agencement pour tester le comportement de puces a des attaques laser par la face arriere, et procede d'assemblage correspondant
FR3063862A1 (fr) * 2017-03-08 2018-09-14 Wisekey Semiconductors Agencement pour tester le comportement de puces a des attaques laser par la face arriere
CN110446369A (zh) * 2019-07-23 2019-11-12 中国科学技术大学 键合结构、键合方法及包含该键合结构的封装盒体
CN110446368A (zh) * 2019-07-23 2019-11-12 中国科学技术大学 键合结构、键合方法及包含该键合结构的封装盒体

Also Published As

Publication number Publication date
FR3015111B1 (fr) 2017-08-25

Similar Documents

Publication Publication Date Title
TWI404199B (zh) 成像器晶粒封裝及暫時載體上封裝一成像器晶粒之方法
FR2703827A1 (fr) Réseau de microplaquettes reconnues bonnes et procédé de fabrication de ce réseau.
WO2008155231A1 (fr) Dispositif comportant des composants integres encastres dans des cavites d ' une plaquette semi-conductrice d ' accueil et procede correspondant
FR3015111A1 (fr) Procede et dispositif de preparation d'un echantillon de diagnostic de circuit integre
WO2021099713A1 (fr) Procede de fabrication d'une puce fonctionnelle adaptee pour etre assemblee a des elements filaires
CN104952767A (zh) 检查用夹具、切断装置以及切断方法
FR2960701A1 (fr) Procede de fabrication de composants semi-conducteurs et composants ainsi obtenus
CA2705619A1 (fr) Dispositif de protection des broches d'un composant electronique
WO2006063961A1 (fr) Procede de fabrication collective de microstructures a elements superposes
FR2705522A1 (fr) Appareil et procédé d'essai de déverminage.
FR2501414A1 (fr) Microboitier d'encapsulation de pastilles de semi-conducteur, testable apres soudure sur un substrat
TWI487896B (zh) 檢測晶圓上的晶粒的方法
BE1021228B1 (fr) Petite taille, poids, et emballage de capteurs d'image
TW201332003A (zh) 半導體封裝件及其製法與製作其系統
EP3153462B1 (fr) Dispositif pour connecter au moins un nano-objet associe a une puce permettant une connexion a au moins un systeme electrique externe et son procede de realisation
EP3035018B1 (fr) Capteur differentiel de temperature
EP0323295A1 (fr) Procédé pour fixer sur un support un composant électronique et ses contacts
EP3035378A1 (fr) Procédé de transformation d'un dispositif électronique utilisable dans un procédé de collage temporaire d'une plaque sur une poignée
CN112735968B (zh) 集成电路失效分析检测方法
BE1023972B1 (fr) Vias traversants de peripherie de matrice a plan focal pour circuit integre de lecture
US9082713B2 (en) Method of grinding wafer stacks to provide uniform residual silicon thickness
FR3095295A1 (fr) Dispositif d’inspection visuelle pour identifier la présence de défauts sur la face avant d’un substrat
CN102064092A (zh) 用于半导体工艺的载体分离方法
FR2972595A1 (fr) Procede d'interconnexion par retournement d'un composant electronique
TWI437687B (zh) 多晶片堆疊封裝之測試方法

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 7

PLFP Fee payment

Year of fee payment: 8

PLFP Fee payment

Year of fee payment: 9

PLFP Fee payment

Year of fee payment: 10

PLFP Fee payment

Year of fee payment: 11

PLFP Fee payment

Year of fee payment: 12

PLFP Fee payment

Year of fee payment: 13