FR3130066A1 - Dispositif et procédé de test de mémoire - Google Patents
Dispositif et procédé de test de mémoire Download PDFInfo
- Publication number
- FR3130066A1 FR3130066A1 FR2113056A FR2113056A FR3130066A1 FR 3130066 A1 FR3130066 A1 FR 3130066A1 FR 2113056 A FR2113056 A FR 2113056A FR 2113056 A FR2113056 A FR 2113056A FR 3130066 A1 FR3130066 A1 FR 3130066A1
- Authority
- FR
- France
- Prior art keywords
- generator
- transmission line
- conductive element
- signal
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56012—Timing aspects, clock generation, synchronisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56016—Apparatus features
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C2029/3202—Scan chain
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5602—Interface to device under test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56008—Error analysis, representation of errors
Landscapes
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Dispositif et procédé de test de mémoire
La présente description concerne un dispositif de test (100) d’une cellule (10) de mémoire comprenant :- un élément conducteur (108) adapté à relier la cellule au dispositif ;- un générateur de signaux (102) ;- une première ligne de transmission (104) reliant le générateur et l’élément conducteur dans une première configuration pour transmettre un signal d’écriture de la cellule ;- une deuxième ligne de transmission (106) reliant le générateur et l’élément conducteur dans une deuxième configuration pour transmettre un signal de lecture de la cellule ;- un premier amplificateur (110) comprenant en entrée une résistance de détection (112) positionnée sur la deuxième ligne ;- une unité d’acquisition (130) reliée en sortie du premier amplificateur;; et- un module de commutation (120) reliant le générateur et l’élément conducteur via la première ligne dans la première configuration ou via la deuxième ligne dans la deuxième configuration.
Figure pour l'abrégé : Fig. 1
Description
La présente description concerne de façon générale les techniques de test de mémoires qui utilisent des états de résistance distincts pour stocker des données (mémoires à changement de résistance), telles qu'une mémoire magnétique à accès aléatoire (MRAM, Magnetic Random-Access Memory), une mémoire RAM à changement de phase (PCRAM, Phase Change Random-Access Memory), une mémoire RAM résistive (RRAM, Resistive Random-Access Memory) ou un memristor. La présente description concerne en particulier des tests en régime impulsionnel à haute fréquence de telles mémoires, par exemple pour la détermination d’un taux d’erreur binaire (BER, Bit Error Rate) en un point (ou cellule) d’une telle mémoire.
Les tests en régime impulsionnel à haute fréquence de mémoires basées sur la résistance peuvent permettre, par exemple, la détermination d’un taux d'erreur binaire (BER) sur ces mémoires. Le BER d’une mémoire peut être défini comme étant le nombre d'échecs d’opérations d’écriture et/ou de lecture, divisé par le nombre total de tentatives d’opérations d’écriture et/ou de lecture, dans la même condition d'écriture, sur une cellule donnée d’une mémoire.
Par régime impulsionnel à haute fréquence, on entend un régime de génération d’impulsions de largeurs comprises typiquement entre quelques centaines de picosecondes à quelques centaines de nanosecondes, cadencées à une fréquence supérieure au kHz.
Le taux d’erreur binaire requis est souvent très faible. A titre d’exemple, il peut être requis un BER compris entre 10- 9et 10- 6pour les opérations d'écriture. La détection de valeurs de BER très faibles nécessite un nombre comparativement important de tentatives d'opérations d’écriture lors du test, ce qui peut nécessiter des temps de test très longs.
Il existe un besoin d'amélioration des techniques de test de mémoires basées sur la résistance, et plus précisément des tests en régime impulsionnel à haute fréquence de telles mémoires, en particulier pour diminuer les durées de ces tests.
Par exemple, il existe un besoin d'amélioration des techniques de détermination de taux d’erreur binaire (BER) d’une cellule d’une telle mémoire.
Un mode de réalisation pallie tout ou partie des inconvénients des techniques connues de tests de mémoires basées sur la résistance.
Un mode de réalisation prévoit un dispositif de test d’une cellule de mémoire à changement de résistance, le dispositif comprenant :
- un élément électriquement conducteur adapté à relier une cellule à tester au dispositif de test ;
- un générateur de signaux adapté à générer des signaux pour l’écriture et pour la lecture de la cellule ;
- une première ligne de transmission adaptée à relier le générateur et l’élément conducteur dans une première configuration destinée à transmettre un premier signal pour l’écriture de la cellule ;
- un premier amplificateur comprenant en entrée une résistance de détection ;
- une unité d’acquisition reliée à la sortie du premier amplificateur ;
- une deuxième ligne de transmission, distincte de la première ligne de transmission, adaptée à relier le générateur et l’élément conducteur dans une deuxième configuration destinée à transmettre un deuxième signal pour la lecture de la cellule ;
la résistance de détection du premier amplificateur étant positionnée sur ladite deuxième ligne de transmission ; et
- un module de commutation adapté à relier, dans la première configuration, le générateur et l’élément conducteur via la première ligne de transmission et, dans la deuxième configuration, le générateur et l’élément conducteur via la deuxième ligne de transmission.
- un élément électriquement conducteur adapté à relier une cellule à tester au dispositif de test ;
- un générateur de signaux adapté à générer des signaux pour l’écriture et pour la lecture de la cellule ;
- une première ligne de transmission adaptée à relier le générateur et l’élément conducteur dans une première configuration destinée à transmettre un premier signal pour l’écriture de la cellule ;
- un premier amplificateur comprenant en entrée une résistance de détection ;
- une unité d’acquisition reliée à la sortie du premier amplificateur ;
- une deuxième ligne de transmission, distincte de la première ligne de transmission, adaptée à relier le générateur et l’élément conducteur dans une deuxième configuration destinée à transmettre un deuxième signal pour la lecture de la cellule ;
la résistance de détection du premier amplificateur étant positionnée sur ladite deuxième ligne de transmission ; et
- un module de commutation adapté à relier, dans la première configuration, le générateur et l’élément conducteur via la première ligne de transmission et, dans la deuxième configuration, le générateur et l’élément conducteur via la deuxième ligne de transmission.
Selon un mode de réalisation, le module de commutation comprend :
- un premier commutateur positionné entre le générateur et les première et deuxième lignes de transmission, et adapté à relier, dans la première configuration, le générateur à la première ligne de transmission et, dans la deuxième configuration, le générateur à la deuxième ligne de transmission ; et
- un deuxième commutateur positionné entre les première et deuxième lignes de transmission et l’élément conducteur, et adapté à relier, dans la première configuration, l’élément conducteur à la première ligne de transmission et, dans la deuxième configuration, l’élément conducteur à la deuxième ligne de transmission.
- un premier commutateur positionné entre le générateur et les première et deuxième lignes de transmission, et adapté à relier, dans la première configuration, le générateur à la première ligne de transmission et, dans la deuxième configuration, le générateur à la deuxième ligne de transmission ; et
- un deuxième commutateur positionné entre les première et deuxième lignes de transmission et l’élément conducteur, et adapté à relier, dans la première configuration, l’élément conducteur à la première ligne de transmission et, dans la deuxième configuration, l’élément conducteur à la deuxième ligne de transmission.
Selon un mode de réalisation, le module de commutation comprend au moins un relais statique.
Selon un mode de réalisation, l’élément conducteur est une sonde de test.
Selon un mode de réalisation, le générateur de signaux est un générateur de formes d’onde arbitraires, ou un générateur de signaux arbitraires, par exemple un générateur d'impulsions.
Selon un mode de réalisation, le premier amplificateur comprend un amplificateur différentiel.
Selon un mode de réalisation, le premier amplificateur est un amplificateur à détection de courant.
Selon un mode de réalisation, le dispositif de test comprend en outre un deuxième amplificateur positionné entre le générateur de signaux et les première et deuxième lignes de transmission.
Selon un mode de réalisation, le dispositif de test comprend en outre un atténuateur positionné sur la deuxième ligne de transmission en amont de la résistance de détection.
Selon un mode de réalisation, la valeur de la résistance de détection est adaptée à l’impédance du circuit entre le générateur et la deuxième ligne de transmission.
Selon un mode de réalisation, l’unité d’acquisition comprend un multimètre numérique, un oscilloscope, un digitaliseur et/ou une carte d’acquisition.
Un mode de réalisation prévoit un procédé de test d’une cellule de mémoire à changement de résistance, le procédé comprenant :
- connecter la cellule à un élément conducteur d’un dispositif de test ;
- actionner un module de commutation du dispositif de test de manière à relier un générateur de signaux du dispositif de test et l’élément conducteur via une première ligne de transmission du dispositif de test ;
- générer un premier signal pour l’écriture de la cellule à l’aide du générateur ;
- actionner le module de commutation de manière à relier le générateur et l’élément conducteur via une deuxième ligne de transmission du dispositif de test, distincte de la première ligne de transmission, et comportant une résistance de détection correspondant à l’entrée d’un premier amplificateur du dispositif de test ;
- générer un deuxième signal pour la lecture de la cellule à l’aide du générateur ;
- mesurer un troisième signal en sortie du premier amplificateur à l’aide d’une unité d’acquisition du dispositif de test reliée à la sortie dudit premier amplificateur ;
- déterminer une valeur de résistance de la cellule sur la base du troisième signal mesuré, du deuxième signal et de la valeur de la résistance de détection.
- connecter la cellule à un élément conducteur d’un dispositif de test ;
- actionner un module de commutation du dispositif de test de manière à relier un générateur de signaux du dispositif de test et l’élément conducteur via une première ligne de transmission du dispositif de test ;
- générer un premier signal pour l’écriture de la cellule à l’aide du générateur ;
- actionner le module de commutation de manière à relier le générateur et l’élément conducteur via une deuxième ligne de transmission du dispositif de test, distincte de la première ligne de transmission, et comportant une résistance de détection correspondant à l’entrée d’un premier amplificateur du dispositif de test ;
- générer un deuxième signal pour la lecture de la cellule à l’aide du générateur ;
- mesurer un troisième signal en sortie du premier amplificateur à l’aide d’une unité d’acquisition du dispositif de test reliée à la sortie dudit premier amplificateur ;
- déterminer une valeur de résistance de la cellule sur la base du troisième signal mesuré, du deuxième signal et de la valeur de la résistance de détection.
Selon un mode de réalisation, les premier et le deuxième signaux sont des tensions, par exemple des impulsions de tension, et le troisième signal est une tension.
Selon un mode de réalisation, la mémoire est une mémoire magnétique, une mémoire à changement de phase, une mémoire résistive, ou un memristor.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la représente, de façon très schématique et sous forme de blocs, un mode de réalisation d'un dispositif de test de mémoire ;
la représente, de façon très schématique et sous forme de blocs, un autre mode de réalisation d'un dispositif de test de mémoire ;
la représente, de façon schématique, sous forme de blocs, et d'une façon plus détaillée un dispositif de test selon le mode de réalisation de la ;
la représente un schéma électrique, partiellement sous forme de blocs, d'un premier amplificateur d’un dispositif de test selon un mode de réalisation ; et
la représente un exemple de chronogrammes d’un cycle de test de BER dans un procédé de test selon un mode de réalisation.
Claims (16)
- Dispositif de test (100, 200) d’une cellule de mémoire à changement de résistance, le dispositif comprenant :
- un élément électriquement conducteur (108) adapté à relier une cellule (10) à tester au dispositif de test ;
- un générateur de signaux (102) adapté à générer des signaux pour l’écriture et pour la lecture de la cellule ;
- une première ligne de transmission (104) adaptée à relier le générateur et l’élément conducteur dans une première configuration destinée à transmettre un premier signal pour l’écriture de la cellule ;
- un premier amplificateur (110, 310) comprenant en entrée une résistance de détection (112, 312) ;
- une unité d’acquisition (130) reliée à la sortie du premier amplificateur ;
- une deuxième ligne de transmission (106), distincte de la première ligne de transmission, adaptée à relier le générateur et l’élément conducteur dans une deuxième configuration destinée à transmettre un deuxième signal (VIN) pour la lecture de la cellule ;
la résistance de détection (112, 312) du premier amplificateur étant positionnée sur ladite deuxième ligne de transmission ; et
- un module de commutation (120) adapté à relier, dans la première configuration, le générateur et l’élément conducteur via la première ligne de transmission et, dans la deuxième configuration, le générateur et l’élément conducteur via la deuxième ligne de transmission. - Dispositif (100, 200) selon la revendication 1, dans lequel le module de commutation (120) comprend :
- un premier commutateur (122) positionné entre le générateur et les première et deuxième lignes de transmission, et adapté à relier, dans la première configuration, le générateur (102) à la première ligne de transmission (104) et, dans la deuxième configuration, le générateur (102) à la deuxième ligne de transmission (106) ; et
- un deuxième commutateur (124) positionné entre les première et deuxième lignes de transmission et l’élément conducteur, et adapté à relier, dans la première configuration, l’élément conducteur (108) à la première ligne de transmission (104) et, dans la deuxième configuration, l’élément conducteur (108) à la deuxième ligne de transmission (106). - Dispositif (100, 200) selon la revendication 1 ou 2, dans lequel le module de commutation comprend au moins un relais statique.
- Dispositif (100, 200) selon l’une quelconque des revendications 1 à 3, dans lequel l’élément conducteur (108) est une sonde de test.
- Dispositif (100, 200) selon l’une quelconque des revendications 1 à 4, dans lequel le générateur de signaux (102) est un générateur de formes d’onde arbitraires, ou un générateur de signaux arbitraires, par exemple un générateur d'impulsions.
- Dispositif (100, 200) selon l’une quelconque des revendications 1 à 5, dans lequel le premier amplificateur (110, 310) comprend un amplificateur différentiel.
- Dispositif (100, 200) selon l’une quelconque des revendications 1 à 6, dans lequel le premier amplificateur (310) est un amplificateur à détection de courant.
- Dispositif (200) selon l’une quelconque des revendications 1 à 7, comprenant en outre un deuxième amplificateur (210) positionné entre le générateur de signaux (102) et les première (104) et deuxième (106) lignes de transmission.
- Dispositif (200) selon l’une quelconque des revendications 1 à 8, comprenant en outre un atténuateur (220) positionné sur la deuxième ligne de transmission (106) en amont de la résistance de détection (112).
- Dispositif (100, 200) selon l’une quelconque des revendications 1 à 9, dans lequel la valeur (RS) de la résistance de détection (112) est adaptée à l’impédance du circuit entre le générateur (102) et la deuxième ligne de transmission (106).
- Dispositif (100, 200) selon l’une quelconque des revendications 1 à 10, dans lequel l’unité d’acquisition (130) comprend un multimètre numérique, un oscilloscope, un digitaliseur et/ou une carte d’acquisition.
- Dispositif selon l’une quelconque des revendications 1 à 11, dans lequel les premier et le deuxième (VIN) signaux sont des tensions, par exemple des impulsions de tension, et le troisième signal (VOUT) est une tension.
- Dispositif selon l’une quelconque des revendications 1 à 12, dans lequel la mémoire est une mémoire magnétique, une mémoire à changement de phase, une mémoire résistive, ou un memristor.
- Procédé de test d’une cellule (10) de mémoire à changement de résistance, le procédé comprenant :
- connecter la cellule à un élément conducteur (108) d’un dispositif de test (100, 200) ;
- actionner un module de commutation (120) du dispositif de test de manière à relier un générateur de signaux (102) du dispositif de test et l’élément conducteur (108) via une première ligne de transmission (104) du dispositif de test ;
- générer un premier signal pour l’écriture de la cellule à l’aide du générateur ;
- actionner le module de commutation (120) de manière à relier le générateur (102) et l’élément conducteur (108) via une deuxième ligne de transmission (106) du dispositif de test, distincte de la première ligne de transmission, et comportant une résistance de détection (112, 312) correspondant à l’entrée d’un premier amplificateur (110, 310) du dispositif de test ;
- générer un deuxième signal (VIN) pour la lecture de la cellule à l’aide du générateur ;
- mesurer un troisième signal (VOUT) en sortie du premier amplificateur à l’aide d’une unité d’acquisition (130) du dispositif de test reliée à la sortie dudit premier amplificateur ;
- déterminer une valeur de résistance (RDUT) de la cellule sur la base du troisième signal mesuré, du deuxième signal et de la valeur (RS) de la résistance de détection. - 7Procédé selon la revendication 14, dans lequel les premier et le deuxième (VIN) signaux sont des tensions, par exemple des impulsions de tension, et le troisième signal (VOUT) est une tension.
- Procédé selon la revendication 14 ou 15, dans lequel la mémoire est une mémoire magnétique, une mémoire à changement de phase, une mémoire résistive, ou un memristor.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR2113056A FR3130066B1 (fr) | 2021-12-07 | 2021-12-07 | Dispositif et procédé de test de mémoire |
| US18/714,426 US12614604B2 (en) | 2021-12-07 | 2022-12-05 | Device and method for testing memory |
| PCT/EP2022/084463 WO2023104735A1 (fr) | 2021-12-07 | 2022-12-05 | Dispositif et procédé de test de mémoire |
| KR1020247022470A KR20240115889A (ko) | 2021-12-07 | 2022-12-05 | 메모리 테스트 장치 및 방법 |
| EP22829770.1A EP4445376A1 (fr) | 2021-12-07 | 2022-12-05 | Dispositif et procédé de test de mémoire |
| JP2024600086U JP3249023U (ja) | 2021-12-07 | 2022-12-05 | メモリをテストするためのデバイス及び方法 |
| TW111213442U TWM649912U (zh) | 2021-12-07 | 2022-12-06 | 記憶體測試裝置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR2113056A FR3130066B1 (fr) | 2021-12-07 | 2021-12-07 | Dispositif et procédé de test de mémoire |
| FR2113056 | 2021-12-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR3130066A1 true FR3130066A1 (fr) | 2023-06-09 |
| FR3130066B1 FR3130066B1 (fr) | 2024-07-19 |
Family
ID=80933600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR2113056A Active FR3130066B1 (fr) | 2021-12-07 | 2021-12-07 | Dispositif et procédé de test de mémoire |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US12614604B2 (fr) |
| EP (1) | EP4445376A1 (fr) |
| JP (1) | JP3249023U (fr) |
| KR (1) | KR20240115889A (fr) |
| FR (1) | FR3130066B1 (fr) |
| TW (1) | TWM649912U (fr) |
| WO (1) | WO2023104735A1 (fr) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060126412A1 (en) * | 2003-07-22 | 2006-06-15 | Fujitsu Limited | Integrated circuit device having a test circuit to measure AC characteristics of internal memory macro |
| US20070140033A1 (en) * | 2005-12-20 | 2007-06-21 | Magic Technologies, Inc. & Applied Spintronics, Inc. | Configurable MRAM and method of configuration |
| US20150036415A1 (en) * | 2013-07-30 | 2015-02-05 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Non-volatile memory cell |
| US20170186469A1 (en) * | 2015-12-28 | 2017-06-29 | SK Hynix Inc. | Memory circuit and stack type memory system including the same |
| US20170256324A1 (en) * | 2014-08-01 | 2017-09-07 | Tokyo Electron Limited | Device inspection method, probe card, interposer, and inspection apparatus |
| US20200025824A1 (en) * | 2018-07-19 | 2020-01-23 | Futurewei Technologies, Inc. | Receiver equalization and stressed eye testing system |
| US10885989B1 (en) * | 2019-08-23 | 2021-01-05 | SK Hynix Inc. | Data storage apparatus and internal voltage trimming circuit and method for trimming an internal voltage |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2052782B2 (de) | 1970-10-28 | 1979-06-13 | Basf Ag, 6700 Ludwigshafen | Verfahren zur Herstellung von olefinisch ungesättigten Verbindungen durch Dehydratisierung von Alkoholen |
| KR100541816B1 (ko) * | 2003-09-19 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법 |
| US7197684B2 (en) * | 2004-05-05 | 2007-03-27 | Rambus Inc. | Single-ended transmission for direct access test mode within a differential input and output circuit |
| KR20110087036A (ko) * | 2010-01-25 | 2011-08-02 | 삼성전자주식회사 | 덮어쓰기 가능한 불휘발성 메모리 장치 및 그것의 데이터 쓰기 방법 |
| KR20110107190A (ko) * | 2010-03-24 | 2011-09-30 | 삼성전자주식회사 | 저항성 메모리의 마모 셀 관리 방법 및 장치 |
| CN103366790A (zh) * | 2012-03-30 | 2013-10-23 | 硅存储技术公司 | 用于读出放大器的可调整参考发生器 |
| KR102901380B1 (ko) * | 2020-08-12 | 2025-12-19 | 삼성전자주식회사 | 메모리 셀의 크기에 따른 최적의 프로그램 전압을 생성하는 메모리 장치 |
-
2021
- 2021-12-07 FR FR2113056A patent/FR3130066B1/fr active Active
-
2022
- 2022-12-05 EP EP22829770.1A patent/EP4445376A1/fr active Pending
- 2022-12-05 JP JP2024600086U patent/JP3249023U/ja active Active
- 2022-12-05 WO PCT/EP2022/084463 patent/WO2023104735A1/fr not_active Ceased
- 2022-12-05 KR KR1020247022470A patent/KR20240115889A/ko active Pending
- 2022-12-05 US US18/714,426 patent/US12614604B2/en active Active
- 2022-12-06 TW TW111213442U patent/TWM649912U/zh unknown
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060126412A1 (en) * | 2003-07-22 | 2006-06-15 | Fujitsu Limited | Integrated circuit device having a test circuit to measure AC characteristics of internal memory macro |
| US20070140033A1 (en) * | 2005-12-20 | 2007-06-21 | Magic Technologies, Inc. & Applied Spintronics, Inc. | Configurable MRAM and method of configuration |
| US20150036415A1 (en) * | 2013-07-30 | 2015-02-05 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Non-volatile memory cell |
| US20170256324A1 (en) * | 2014-08-01 | 2017-09-07 | Tokyo Electron Limited | Device inspection method, probe card, interposer, and inspection apparatus |
| US20170186469A1 (en) * | 2015-12-28 | 2017-06-29 | SK Hynix Inc. | Memory circuit and stack type memory system including the same |
| US20200025824A1 (en) * | 2018-07-19 | 2020-01-23 | Futurewei Technologies, Inc. | Receiver equalization and stressed eye testing system |
| US10885989B1 (en) * | 2019-08-23 | 2021-01-05 | SK Hynix Inc. | Data storage apparatus and internal voltage trimming circuit and method for trimming an internal voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3249023U (ja) | 2024-11-07 |
| WO2023104735A1 (fr) | 2023-06-15 |
| KR20240115889A (ko) | 2024-07-26 |
| FR3130066B1 (fr) | 2024-07-19 |
| TWM649912U (zh) | 2024-01-01 |
| US12614604B2 (en) | 2026-04-28 |
| US20250022531A1 (en) | 2025-01-16 |
| EP4445376A1 (fr) | 2024-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7545152B2 (en) | Transmission line pulse measurement system for measuring the response of a device under test | |
| US8806284B2 (en) | Method for bit-error rate testing of resistance-based RAM cells using a reflected signal | |
| US7994803B2 (en) | Calibration substrate | |
| JP5318767B2 (ja) | テスタ入力/出力共用 | |
| US7518378B2 (en) | Cable compensation for pulsed I-V measurements | |
| JP2008269725A (ja) | 電気的特性評価装置 | |
| US7856578B2 (en) | Strobe technique for test of digital signal timing | |
| FR3130066A1 (fr) | Dispositif et procédé de test de mémoire | |
| JPH02287174A (ja) | パルス発生回路 | |
| WO2023104737A1 (fr) | Système et procédé de test d'une mémoire à résistance variable | |
| JP5254794B2 (ja) | デジタル信号のタイミングを試験するためのストローブ技法 | |
| US11482295B2 (en) | Testing magnetoresistive random access memory for low likelihood failure | |
| CN217086138U (zh) | 一种测试系统 | |
| CN111370042A (zh) | 一种mram、温度自适应的mram的读取电路及方法 | |
| US20190272886A1 (en) | Integrated characterization vehicles for non-volatile memory cells | |
| FR3133942A1 (fr) | Système et procédé de test d’une mémoire à résistance variable | |
| JP2880678B2 (ja) | 集積回路メモリをテストするための方法および回路 | |
| CN114689925B (zh) | 一种隔离式瞬态短路电流的测试系统及方法 | |
| KR100762872B1 (ko) | 반도체 메모리 장치 및 그 테스트 방법 | |
| Alorda et al. | Chardin: an off-chip transient current monitor with digital interface for production testing | |
| Tamura et al. | Accurate error bit mode analysis of STT-MRAM chip with a novel current measurement module implemented to gigabit class memory test system | |
| JP2919312B2 (ja) | 半導体装置の検査方法 | |
| CN114814690A (zh) | 一种瞬断时间校准装置及其校准方法 | |
| SU1226366A1 (ru) | Логический пробник | |
| EP3789779A1 (fr) | Procede et systeme de test d'un circuit integre monte sur une plaque de montage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PLFP | Fee payment |
Year of fee payment: 2 |
|
| PLSC | Publication of the preliminary search report |
Effective date: 20230609 |
|
| PLFP | Fee payment |
Year of fee payment: 3 |
|
| PLFP | Fee payment |
Year of fee payment: 4 |
|
| PLFP | Fee payment |
Year of fee payment: 5 |