FR3139411A1 - Boîtier de circuit integre - Google Patents

Boîtier de circuit integre Download PDF

Info

Publication number
FR3139411A1
FR3139411A1 FR2208802A FR2208802A FR3139411A1 FR 3139411 A1 FR3139411 A1 FR 3139411A1 FR 2208802 A FR2208802 A FR 2208802A FR 2208802 A FR2208802 A FR 2208802A FR 3139411 A1 FR3139411 A1 FR 3139411A1
Authority
FR
France
Prior art keywords
shape memory
memory material
face
chip
support substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR2208802A
Other languages
English (en)
Other versions
FR3139411B1 (fr
Inventor
Romain Coffy
Younes BOUTALEB
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Grenoble 2 SAS
Original Assignee
STMicroelectronics Grenoble 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Grenoble 2 SAS filed Critical STMicroelectronics Grenoble 2 SAS
Priority to FR2208802A priority Critical patent/FR3139411B1/fr
Priority to US18/237,489 priority patent/US20240079363A1/en
Publication of FR3139411A1 publication Critical patent/FR3139411A1/fr
Application granted granted Critical
Publication of FR3139411B1 publication Critical patent/FR3139411B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/60—Seals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/70—Fillings or auxiliary members in containers or in encapsulations for thermal protection or control
    • H10W40/77—Auxiliary members characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/10—Containers or parts thereof
    • H10W76/12—Containers or parts thereof characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/10—Containers or parts thereof
    • H10W76/12—Containers or parts thereof characterised by their shape
    • H10W76/13—Containers comprising a conductive base serving as an interconnection
    • H10W76/138—Containers comprising a conductive base serving as an interconnection having another interconnection being formed by a cover plate parallel to the conductive base, e.g. sandwich type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/22—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/70—Fillings or auxiliary members in containers or in encapsulations for thermal protection or control
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H10W72/07232—Compression bonding, e.g. thermocompression bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221—Structures or relative sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221—Structures or relative sizes
    • H10W72/222—Multilayered bumps, e.g. a coating on top and side surfaces of a bump core
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/231—Shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/261—Functions other than electrical connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/321—Structures or relative sizes of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/331—Shapes of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/877—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/142—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/10—Containers or parts thereof
    • H10W76/12—Containers or parts thereof characterised by their shape
    • H10W76/15—Containers comprising an insulating or insulated base
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/791—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads
    • H10W90/794—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Casings For Electric Apparatus (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Wire Bonding (AREA)

Abstract

Boîtier de circuit intégré, comprenant un substrat support (1) et un capot (2) fixé sur une première face (F1) du substrat support et définissant avec le substrat support un logement (3) contenant au moins une puce électronique (4) ayant une première face (41) équipée d’éléments saillants électriquement conducteurs (5) en coopération électrique sans soudure avec des plages de contact électriquement conductrices (6) situées sur la première face du substrat support, ladite au moins une puce comportant une deuxième face (42) opposée à la première face de la puce et définissant avec la capot un premier espace (ESP1) rempli d’un premier matériau à mémoire de forme (7) à l’état austénitique. Figure pour l’abrégé : Fig 1

Description

BOÎTIER DE CIRCUIT INTEGRE
Des modes de mise en œuvre et de réalisation de la présente invention concernent le domaine de la microélectronique, notamment le domaine du conditionnement (« packaging » en anglais) des circuits intégrés, et plus particulièrement les boîtiers comportant des circuits intégrés à montage du type « puce retournée (FC : Flip Chip) selon un acronyme anglosaxon bien connu de l’homme du métier.
Une puce électronique destinée à être montée retournée sur une face, typiquement la face supérieure, d’un substrat porteur, comporte une face avant équipées d’éléments saillants, typiquement des bosses (« bumps » en langue anglaise) électriquement conductrices et une face arrière opposée à la face avant.
Dans le montage du type « puce retournée », les bosses de la face avant de la puce sont soudées sur des plages de contact de la face supérieure du substrat porteur.
Les dispositifs du type « Flip Chip » avec des puces de grandes tailles sont sujets à des dommages dus aux contraintes mécaniques occasionnées lors de la fabrication de ces dispositifs. En effet en raison des coefficients de dilatation différents entre la puce et le substrat porteur, thermiques, le flux de fabrication comportant des étapes de chauffage/refroidissement crée des défaillances connues telles que des craquelures, fissurations, délaminations.
Les solutions existantes pour prévenir de telles défaillances sont basées sur un ensemble spécifique de matériaux (par exemple matériau de remplissage connu par l’homme du métier sous la dénomination anglosaxonne d’« Underfill ») ou sur un collage assisté par laser (LAB).
Cependant de telles options sont coûteuses ou pas assez efficaces.
Il existe donc un besoin de proposer une solution plus satisfaisante pour réduire au maximum voire supprimer ces défaillances lors de la fabrication des boîtiers comportant des puces à montage retourné.
Selon un mode de réalisation et de mise en œuvre, il est proposé d’insérer un matériau à mémoire de forme, comprimé à l’état martensitique, avantageusement thermiquement conducteur, entre la face arrière de la puce et le capot du boîtier, puis lors de la fabrication du boîtier, de chauffer le boîtier, par exemple pour finaliser la fixation du capot sur le substrat support, à une température supérieure à la température de fin de passage à l’état austénitique du matériau à mémoire de forme, de façon que celui-ci s’expanse pour retrouver sa forme initiale de façon à remplir intégralement l’espace entre la face arrière de la puce et le capot et exercer ainsi une pression sur le capot, ce qui va créer un effet ressort et pousser les éléments saillants (bosses) de la puce contre les plages de contacts du substrat support du boîtier.
On obtient donc une coopération électrique correcte sans soudure entre les bosses et les plages de contact du substrat porteur et ce même si le substrat porteur se déforme.
Selon un aspect il est proposé un boîtier de circuit intégré, comprenant un substrat support et un capot fixé sur une première face, par exemple la face supérieure, du substrat support et définissant avec le substrat support un logement contenant au moins une puce électronique ayant une première face, par exemple la face avant, équipée d’éléments saillants, par exemple des bosses (« bumps ») électriquement conducteurs en coopération électrique sans soudure avec des plages de contact électriquement conductrices situées sur la première face du substrat support.
Ladite au moins une puce comporte une deuxième face, par exemple la face arrière, opposée à la première face de la puce et définissant avec le capot un premier espace rempli d’un premier matériau à mémoire de forme.
Une telle structure de boîtier permet d’avoir donc une puce qui n’est pas soudée physiquement sur le substrat support ou attachée mécaniquement au capot (ce qui permet une réduction des contraintes et des déformations en libérant mécaniquement la structure). Les connections électriques entre les éléments saillants (bosses) et les plages de contact du substrat support sont maintenues tout au long de la vie du composant via ce matériau a mémoire de forme qui assure un effet ressort tendant à repousser la puce vers le substrat support.
Ce premier matériau à mémoire de forme est avantageusement thermiquement conducteur ce qui permet également de conserver une connexion thermique entre la puce et le capot tout au long de la vie du composant.
La première face de la puce définit avec la première face du substrat porteur un deuxième espace avantageusement dépourvu de matériau de remplissage ou de matériau adhésif.
Selon un mode de réalisation particulièrement avantageux, les éléments saillants sont en coopération électrique avec lesdites plages de contact par l’intermédiaire d’un deuxième matériau à mémoire de forme électriquement conducteur.
On obtient ainsi également un effet ressort du côté des éléments saillants, qui combiné avec l’effet ressort procuré par le premier matériau à mémoire de forme, améliore encore la bonne conductivité électrique entre les éléments saillants et les plages de contact du substrat support.
Le premier matériau à mémoire de forme et le deuxième matériau à mémoire de forme sont avantageusement identiques et peuvent contenir par exemple un alliage de nickel et de titane (« Nitinol »).
Le premier matériau à mémoire de forme et le deuxième matériau à mémoire de forme contiennent une première quantité d’alliage de nickel et de titane non poreux et une deuxième quantité d’alliage de nickel et de titane poreux.
La présence d’une quantité d’alliage poreux permet d’augmenter la capacité d’allongement du matériau à mémoire de forme, ce qui contribue à compenser les mouvements du substrat porteur et/ou du capot.
Ainsi la deuxième quantité d’alliage poreux est par exemple inférieure ou égale à 10% de la quantité totale d’alliage de nickel et de titane, ce qui permet d’avoir une capacité d’allongement de l’ordre de 10% ce qui permet aisément de compenser des mouvements du substrat porteur et/ou du capot habituellement de l’ordre de quelques microns.
L’alliage de nickel et de titane poreux a par exemple un module d’élasticité compris entre 10 GPa et 100 GPa.
Le premier matériau à mémoire de forme et le deuxième matériau à mémoire de forme contiennent également avantageusement du cuivre en une quantité inférieure ou égale à 5% de la quantité totale du matériau à mémoire de forme correspondant.
La présence de cuivre est avantageuse du point de vue comportement mécanique du matériau à mémoire de forme puisqu’elle permet, en faible quantité, de renforcer l’effet bidirectionnel du matériau à mémoire de forme.
Le premier matériau à mémoire de forme a par exemple une température de fin de passage à l’état austénitique comprise entre 40°C et 100°C.
Selon un autre aspect il est proposé un procédé de fabrication d’un boîtier de circuit intégré, comprenant les étapes suivantes
a) fournir au moins une puce électronique ayant une première face équipée d’éléments saillants électriquement conducteurs,
b) fournir un substrat support ayant une première face équipée de plages de contact électriquement conductrices,
c) retourner la puce et faire coopérer électriquement sans soudure les éléments saillants avec les plages électriquement conductrices,
d) fournir une première couche d’un premier matériau à mémoire de forme dans un état martensitique et ayant une épaisseur initiale,
e) déformer la première couche de façon à lui conférer une deuxième épaisseur inférieure à l’épaisseur initiale et déposer la première couche ainsi déformée sur une deuxième face de la puce retournée opposée à la première face,
f) fixer un capot sur la première face du substrat support de façon à recouvrir la première couche déformée en laissant un espace entre la première couche déformée et le capot,
g) achever la fixation du capot sur le substrat support en chauffant la structure obtenue à l’étape f) à une température supérieure à la température de fin de passage à l’état austénitique du premier matériau à mémoire de forme de façon que la première couche tende à retrouver son épaisseur initiale et remplisse ledit espace en assurant une pression sur le capot.
Le premier matériau à mémoire de forme est avantageusement thermiquement conducteur.
Selon un mode avantageux de mise en œuvre, le procédé comprend entre l’étape b) et l’étape c) un dépôt sur les plages de contact d’une couche d’un deuxième matériau à mémoire de forme électriquement conducteur identique au premier matériau à mémoire de forme déformée à l’état martensitique, et l’étape c) comprend retourner la puce et faire coopérer électriquement sans soudure les éléments saillants avec les plages électriquement conductrices par l’intermédiaire de la couche du deuxième matériau à mémoire de forme, et dans lequel dans l’étape g) l’épaisseur de la couche du deuxième matériau à mémoire de forme augmente de façon à assurer une pression sur lesdits éléments saillants.
Le premier matériau à mémoire de forme contient par exemple un alliage de nickel et de titane.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
 ;
;
; et
;
illustrent schématiquement des modes de mise en œuvre et de réalisation de l’invention.
Sur la , la référence BT désigne un boîtier de circuit intégré.
Ce boîtier BT comprend un substrat support 1, de structure classique et connue en soi, comportant une première face F1, typiquement la face supérieure du substrat support.
La face inférieure du substrat support, opposée à la face supérieure F1, est généralement pourvue de billes de soudure destinées à être soudées sur des pistes d’une carte de circuit imprimé.
Le boîtier BT comporte également un capot 2, également de structure classique et connue en soi.
Ce capot 2 est fixé sur la première face F1 du support par l’intermédiaire notamment d’un matériau adhésif 8 telle qu’une colle.
Le capot 2 défini avec le substrat support 1 un logement 3 contenant au moins une puce électronique 4.
La puce 4 comporte une première face 41, typiquement la face avant, équipée d’éléments saillants 5 électriquement conducteurs telles que des bosses (« bumps ») ou des piliers, par exemple en cuivre.
La puce 4 comporte également une deuxième face 42, opposée à la première face 41, typiquement la face arrière de la puce.
La puce 4 est une puce à montage retourné (« flip chip ») c’est-à-dire que la face avant 41 fait face au substrat support 1 tandis que la face arrière 42 fait face au capot 2.
La face arrière 42 de la puce 4 est située à une distance d1 du capot 2 et définit avec celui-ci un premier espace ESP1 intégralement rempli d’un premier matériau 7 à mémoire de forme qui est ici dans l’état austénitique.
A titre d’exemple non limitatif, le premier matériau à mémoire de forme 7 peut contenir un alliage de nickel et de titane connu par l’homme du métier sous la dénomination « Nitinol », dans lequel le titane et le nickel sont approximativement présents dans les mêmes pourcentages.
La formule chimique du Nitinol est par exemple Ni14Ti11. Cela étant, des matériaux à mémoire de forme ayant d’autres compositions peuvent également être désignés dans la pratique par le terme « Nitinol ».
Un matériau à mémoire de forme à une propriété bien connue de l’homme du métier.
On rappelle que cette propriété de mémoire de forme est définie comme l’aptitude d’un échantillon de ce matériau ayant subi une déformation importante à récupérer sa forme initiale à l’état austénitique par chauffage à une température supérieure à la température de fin de passage à l’état austénitique, température connue par l’homme du métier sous l’expression anglosaxonne « austenite finish ».
Ainsi, la température de fin de passage à l’état austénitique du Nitinol est de l’ordre de 50°C à 100°C.
Le Nitinol est un matériau à mémoire de forme à la fois thermiquement et électriquement conducteur.
Son caractère thermiquement conducteur lui permet de contribuer à la dissipation thermique du boîtier.
Comme illustré très schématiquement sur la , le boîtier BT comporte des plages de contact 6 électriquement conductrices, réparties sur la première face F1 du substrat porteur.
Et, les éléments saillants 5 sont en coopération électrique sans soudure avec ces plages de contact 6.
Plus précisément, dans le mode de réalisation de la , les éléments saillants 5 sont en contact avec un deuxième matériau à mémoire de forme 9, qui est dans le cas présent identique au premier matériau à mémoire de forme 7. En d’autres termes, le deuxième matériau à mémoire de forme 9 contient également du Nitinol.
Et, comme le Nitinol est électriquement conducteur, les éléments saillants 5, en contact avec la couche de Nitinol 9 qui recouvre la plage de contact correspondante 6, sont bien en coopération électrique avec ces plages de contact 6.
Et cette coopération électrique est effectuée sans soudure.
En outre, comme illustré sur la , la première face 41 de la puce 4 définit avec la première face F1 du substrat porteur un deuxième espace ESP2 dépourvu de matériau de remplissage (« underfill ») ou de matériau adhésif telle qu’une colle.
On se réfère maintenant plus particulièrement à la qui illustre schématiquement un zoom de la zone ZA de la .
Comme on peut le voir sur la , la couche 9 de matériau à mémoire de forme est emprisonnée dans une enceinte 10 isolante, connue par l’homme du métier par la dénomination anglosaxonne « Solder Mask » pour « masque de soudure » en français.
Le matériau à mémoire de forme 9 est ici également dans son état austénitique et crée un effet ressort exerçant une poussée sur l’élément saillant 5 selon la flèche F2.
Parallèlement, comme illustré schématiquement sur la , le matériau à mémoire de forme 7 situé entre la face arrière 42 de la puce 4 et le capot 2 exerce un effet ressort ayant tendance à repousser la puce 4 selon la flèche F1, en direction du substrat support.
La combinaison de ces deux effets ressort conduit à un très bon contact électrique entre l’extrémité 50 des éléments saillants 5 et la couche 9 du matériau à mémoire de forme et donc une très bonne coopération électrique entre l’élément saillant 5 et la plage de contact correspondante sous-jacente 6, et ce sans qu’il soit nécessaire d’effectuer une quelconque soudure au niveau des éléments saillants.
L’obtention de ces effets ressort va maintenant être décrite en référence plus particulièrement à la qui illustre très schématiquement les étapes du procédé de fabrication du boîtier BT de la .
Dans l’étape STa, on fournit la puce électronique 4 ayant sa première face 41 équipée des éléments saillants électriquement conducteurs 5.
Dans l’étape STb, on fournit le substrat support 1 ayant sa première face F1 équipée des plages de contacts électroniquement conductrices 6.
Puis, dans l’étape STc, on retourne la puce 4 pour faire coopérer électriquement sans soudure les éléments saillants 5 avec les plages électriquement conductrices 6.
Lorsqu’on prévoit d’utiliser également un matériau à mémoire de forme 9 du côté des éléments saillants, on prévoit, entre l’étape STb et l’étape STc, une étape STb1 dans laquelle on dépose sur les plages de contact une couche du matériau à mémoire de forme 9 qui a été déformée à l’état martensitique, en compression de façon à avoir une hauteur H2 inférieure à la hauteur H1 mentionnée sur la .
Et, dans ce cas, dans l’étape STc, après retournement de la puce, on a une coopération électrique sans soudure des éléments saillants avec les plages électriquement conductrices correspondantes 6 par l’intermédiaire de la couche de ce matériau à mémoire de forme.
Puis, dans l’étape STd, on fournit une première couche du matériau à mémoire de forme 7 ayant une épaisseur initiale d0 supérieure à la distance d1 mentionnée sur la .
Puis, dans l’étape STe, on déforme cette première couche dans l’état martensitique par compression, de façon à lui conférer une deuxième épaisseur d2 inférieure à l’épaisseur initiale d0, cette deuxième épaisseur d2 étant également légèrement inférieure à la distance d1 mentionnée sur la .
A tire indicatif, pour une distance d1 donnée, on choisira une deuxième épaisseur d2 inférieure à la distance d1, par exemple de l’ordre de 1% à 5% de la distance d1 en moins.
Puis, on dépose la première couche ainsi déformée sur la face arrière 42 de la puce retournée.
On fixe ensuite dans l’étape STf, le capot 2 sur le substrat support 1 par l’intermédiaire de la colle 8 qui est par exemple une colle pré-polymérisée.
Comme l’épaisseur de la couche de matériau à mémoire de forme 7 est légèrement inférieure à la distance d1 entre la face arrière de la puce et le capot 2, il subsiste ainsi un espace entre cette couche 7 et le capot ce qui permet sa fixation sur le substrat support tout en recouvrant la puce.
Enfin, on achève la fixation du capot sur le substrat support dans l’étape STg en chauffant la structure obtenue à l’étape STf à une température supérieure à la température de fin de passage à l’état austénitique du matériau à mémoire de forme. Ce chauffage permet d’une part de polymériser complètement la colle 8 et d’autre part de faire passer le matériau à mémoire de forme dans son état austénitique de façon à ce qu’il retrouve sa forme initiale, en l’espèce de façon à ce que la couche de matériau 7 augmente d’épaisseur pour tendre à retrouver son épaisseur initiale qui est supérieure à la distance d1.
De ce fait, l’espace ESP1 est totalement rempli par le matériau à mémoire de forme 7 et celui-ci assure son effet ressort tel qu’illustré schématiquement sur la .
Lorsque l’on a également déposé la couche 9 de matériau à mémoire de forme dans l’enceinte 10, le chauffage à la température supérieure à la température de fin de passage à l’étape austénitique conduit à une augmentation de l’épaisseur de la couche 9 ce qui provoque l’effet ressort illustré sur la .
A titre indicatif, dans l’étape STG, on va chauffer le boîtier à une température de l’ordre d’une centaine de degrés, en fonction des matériaux utilisés.
Le boîtier selon ces modes de réalisation et de mises en œuvre utilise donc un matériau à mémoire de forme, par exemple du nitinol, jouant un rôle de ressort permettant une coopération électrique correcte entre les éléments saillants 5 et les plages de contact sous-jacentes du substrat support, et ce sans soudure, et même en cas de gauchissement du substrat support.
Il n’y a aucune soudure au niveau des éléments saillants 5 et par conséquent aucune contrainte transmise à la puce.
Il n’y a aucun matériau de remplissage dans la structure et aucune contrainte apparaissant durant la vie du produit.
L’invention n’est pas limitée aux modes de mises en œuvre et de réalisations qui viennent d’être décrits mais en embrasse toutes les variantes.
Ainsi, il est possible d’utiliser pour les matériaux à mémoire de forme 7 et 9, du Nitinol non poreux et du Nitinol poreux ce qui permet d’augmenter la capacité d’allongement du matériau à mémoire de forme.
Il est également possible que le matériau à mémoire de forme contienne également du cuivre en une quantité inférieure ou égale à 5% de la quantité totale du matériau à mémoire de forme correspondant.
En effet, la présence du cuivre en faible quantité permet de renforcer l’effet bidirectionnel du matériau à mémoire de forme.

Claims (15)

  1. Boîtier de circuit intégré, comprenant un substrat support (1) et un capot (2) fixé sur une première face (F1) du substrat support et définissant avec le substrat support un logement (3) contenant au moins une puce électronique (4) ayant une première face (41) équipée d’éléments saillants électriquement conducteurs (5) en coopération électrique sans soudure avec des plages de contact électriquement conductrices (6) situées sur la première face du substrat support, ladite au moins une puce comportant une deuxième face (42) opposée à la première face de la puce et définissant avec la capot un premier espace (ESP1) rempli d’un premier matériau à mémoire de forme (7).
  2. Boîtier selon la revendication 1, dans lequel le premier matériau à mémoire de forme (7) est thermiquement conducteur.
  3. Boîtier selon la revendication 1 ou 2, dans lequel la première face de la puce définit avec la première face du substrat porteur un deuxième espace (ESP2) dépourvu de matériau de remplissage ou de matériau adhésif.
  4. Boîtier selon l’une des revendications précédentes, dans lequel les éléments saillants sont en coopération électrique avec lesdites plages de contact par l’intermédiaire d’un deuxième matériau à mémoire de forme électriquement conducteur (9).
  5. Boîtier selon la revendication 4, dans lequel le premier matériau à mémoire de forme (7) et le deuxième matériau à mémoire de forme (9) sont identiques.
  6. Boîtier selon la revendication 5, dans lequel le premier matériau à mémoire de forme (7) et le deuxième matériau à mémoire de forme (9) contiennent un alliage de nickel et de titane.
  7. Boîtier selon la revendication 6, dans lequel le premier matériau à mémoire de forme (7) et le deuxième matériau à mémoire de forme (9) contiennent une première quantité d’alliage de nickel et de titane non poreux et une deuxième quantité d’alliage de nickel et de titane poreux.
  8. Boîtier selon la revendication 7, dans lequel la deuxième quantité est inférieure ou égale à 10% de la quantité totale d’alliage de nickel et de titane.
  9. Boîtier selon la revendication 7 ou 8 dans lequel l’alliage poreux de nickel et de titane a un module d’élasticité compris entre 10 GPa et 100 GPa.
  10. Boîtier selon l’une des revendications 6 à 9, dans lequel le premier matériau à mémoire de forme (7) et le deuxième matériau à mémoire de forme (9) contiennent également du cuivre en une quantité inférieure ou égale à 5% de la quantité totale du matériau à mémoire de forme correspondant.
  11. Boîtier selon l’une des revendications précédentes, dans lequel le premier matériau à mémoire de forme (7) à une température de fin de passage à l’état austénitique comprise entre 40°C et 100°C.
  12. Procédé de fabrication d’un boîtier de circuit intégré, comprenant les étapes suivantes
    a) fournir au moins une puce électronique ayant une première face équipée d’éléments saillants électriquement conducteurs,
    b) fournir un substrat support ayant une première face équipée de plages de contact électriquement conductrices,
    c) retourner la puce et faire coopérer électriquement sans soudure les éléments saillants avec les plages électriquement conductrices,
    d) fournir une première couche d’un premier matériau à mémoire de forme dans un état martensitique et ayant une épaisseur initiale,
    e) déformer la première couche de façon à lui conférer une deuxième épaisseur inférieure à l’épaisseur initiale et déposer la première couche ainsi déformée sur une deuxième face de la puce retournée opposée à la première face,
    f) fixer un capot sur la première face du substrat support de façon à recouvrir la première couche déformée en laissant un espace entre la première couche déformée et le capot,
    g) achever la fixation du capot sur le substrat support en chauffant la structure obtenue à l’étape f) à une température supérieure à la température de fin de passage à l’état austénitique du premier matériau à mémoire de forme de façon que la première couche tende à retrouver son épaisseur initiale et remplisse ledit espace en assurant une pression sur le capot.
  13. Procédé selon la revendication 12, dans lequel le premier matériau à mémoire de forme est thermiquement conducteur.
  14. Procédé selon la revendication 12 ou 13, comprenant entre l’étape b) et l’étape c) un dépôt sur les plages de contact d’une couche d’un deuxième matériau à mémoire de forme électriquement conducteur identique au premier matériau à mémoire de forme déformée à l’état martensitique, et dans lequel l’étape c) comprend retourner la puce et faire coopérer électriquement sans soudure les éléments saillants avec les plages électriquement conductrices par l’intermédiaire de la couche du deuxième matériau à mémoire de forme, et dans lequel dans l’étape g) l’épaisseur de la couche du deuxième matériau à mémoire de forme augmente de façon à assurer une pression sur lesdits éléments saillants.
  15. Procédé selon l’une des revendications 12 à 14, dans lequel le premier matériau à mémoire de forme contient un alliage de nickel et de titane.
FR2208802A 2022-09-01 2022-09-01 Boîtier de circuit integre Active FR3139411B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR2208802A FR3139411B1 (fr) 2022-09-01 2022-09-01 Boîtier de circuit integre
US18/237,489 US20240079363A1 (en) 2022-09-01 2023-08-24 Integrated circuit package

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2208802A FR3139411B1 (fr) 2022-09-01 2022-09-01 Boîtier de circuit integre
FR2208802 2022-09-01

Publications (2)

Publication Number Publication Date
FR3139411A1 true FR3139411A1 (fr) 2024-03-08
FR3139411B1 FR3139411B1 (fr) 2025-10-24

Family

ID=83594507

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2208802A Active FR3139411B1 (fr) 2022-09-01 2022-09-01 Boîtier de circuit integre

Country Status (2)

Country Link
US (1) US20240079363A1 (fr)
FR (1) FR3139411B1 (fr)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381316A (en) * 1992-05-15 1995-01-10 Rohm Co., Ltd. Electronic part assembly using a shape memory alloy element

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5098305A (en) * 1987-05-21 1992-03-24 Cray Research, Inc. Memory metal electrical connector
US6084421A (en) * 1997-04-15 2000-07-04 Delaware Capital Formation, Inc. Test socket
KR100314135B1 (ko) * 1999-03-08 2001-11-16 윤종용 Ｂｇａ 패키지의 전기적 검사를 위한 소켓 및 이를 이용한검사방법
US7382142B2 (en) * 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
JP2001116791A (ja) * 1999-10-20 2001-04-27 Fujitsu Ltd 電子部品試験装置及び電気接続体
JP2002141151A (ja) * 2000-11-06 2002-05-17 Texas Instr Japan Ltd ソケット
JP2002151550A (ja) * 2000-11-15 2002-05-24 Nec Corp 半導体装置、その製造方法並びに製造に使用するコイルスプリング切断治具及びコイルスプリング供給治具
JP2004259530A (ja) * 2003-02-25 2004-09-16 Shinko Electric Ind Co Ltd 外部接触端子を有する半導体装置及びその使用方法
US7251884B2 (en) * 2004-04-26 2007-08-07 Formfactor, Inc. Method to build robust mechanical structures on substrate surfaces
CN100389166C (zh) * 2004-04-29 2008-05-21 鸿富锦精密工业（深圳）有限公司 一种热界面材料及其制造方法
US7648589B2 (en) * 2004-09-08 2010-01-19 University Of Washington Energy absorbent material
US7690925B2 (en) * 2005-02-24 2010-04-06 Advanced Interconnections Corp. Terminal assembly with pin-retaining socket
JP4516901B2 (ja) * 2005-03-18 2010-08-04 アルプス電気株式会社 検査装置および検査方法
US20060250149A1 (en) * 2005-05-04 2006-11-09 Unitech Printed Circuit Board Corp. Complex printed circuit board testing tool
JP4767147B2 (ja) * 2005-11-16 2011-09-07 パナソニック株式会社 検査装置および検査方法
TW200729373A (en) * 2006-01-20 2007-08-01 Advanced Semiconductor Eng Test module for wafer
KR100843202B1 (ko) * 2006-09-06 2008-07-02 삼성전자주식회사 기판 양면에 검사용 패드를 갖는 반도체 패키지 및검사방법
KR100827654B1 (ko) * 2006-10-24 2008-05-07 삼성전자주식회사 스택형 반도체 패키지 소켓 및 스택형 반도체 패키지테스트 시스템
US7602201B2 (en) * 2007-06-22 2009-10-13 Qualitau, Inc. High temperature ceramic socket configured to test packaged semiconductor devices
JP4808794B2 (ja) * 2008-03-28 2011-11-02 パナソニック株式会社 半導体検査装置
EP2131204B1 (fr) * 2008-06-06 2012-11-14 Texas Instruments France Procédé et système de test d'un emballage semi-conducteur
TWI366301B (en) * 2008-08-08 2012-06-11 Transfer carrier
US8269516B1 (en) * 2009-04-03 2012-09-18 Xilinx, Inc. High-speed contactor interconnect with circuitry
JP2011013049A (ja) * 2009-06-30 2011-01-20 Fujitsu Ltd 回路試験用治具および回路試験方法
JP5621313B2 (ja) * 2010-05-14 2014-11-12 セイコーエプソン株式会社 電子部品検査装置及び電子部品搬送方法
JP5599748B2 (ja) * 2011-03-25 2014-10-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
GB201112376D0 (en) * 2011-07-19 2011-08-31 Rolls Royce Plc Boding of metal components
JP6553472B2 (ja) * 2015-09-30 2019-07-31 株式会社ヨコオ コンタクタ
JP6601138B2 (ja) * 2015-10-16 2019-11-06 山一電機株式会社 Ｉｃソケット
JP7281250B2 (ja) * 2018-05-11 2023-05-25 株式会社アドバンテスト 試験用キャリア
CN114424408B (zh) * 2019-09-27 2025-08-29 东京Cosmos电机株式会社 电子器件及电子设备
US20250027988A1 (en) * 2021-11-09 2025-01-23 Advantest Corporation Temperature adjustment system and electronic component testing apparatus
US12355167B2 (en) * 2022-07-28 2025-07-08 Micron Technology, Inc. Connection designs for memory systems

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381316A (en) * 1992-05-15 1995-01-10 Rohm Co., Ltd. Electronic part assembly using a shape memory alloy element

Also Published As

Publication number Publication date
FR3139411B1 (fr) 2025-10-24
US20240079363A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
EP0542475B1 (fr) Procédé de liaison utilisant une soudure composée de couches alternantes multiples d'or et d'étain
KR101704030B1 (ko) 구리 첨가에 의한 솔더 인터커넥트의 개선
FR2703511A1 (fr) Ensemble formant circuit intégré et élément conducteur de chaleur à métal liquide destiné à celui-ci et procédé de fabrication.
FR2837022A1 (fr) Dispositif a semiconducteur de puissance
FR2936359A1 (fr) Connexion par emboitement de deux inserts soudes.
JP2009004487A (ja) 基板接合方法及び半導体装置
FR2752334A1 (fr) Dispositif a semiconducteurs muni d'un cadre de montage et son procede de fabrication
FR3018953A1 (fr) Puce de circuit integre montee sur un interposeur
FR3116383A1 (fr) Boîtier de circuit intégré avec dissipateur thermique et procédé de fabrication
EP3115128A1 (fr) Assemblage comprenant deux elements de coefficient de dilatation thermique differents et un joint fritte heterogene en densite et procede de fabrication de l'assemblage
FR2631751A1 (fr) Embase de montage intermediaire pour un laser a semiconducteurs
FR3123733A1 (fr) Boîtier optique de circuit integre
FR3139411A1 (fr) Boîtier de circuit integre
WO2018033689A1 (fr) Procédé de connection intercomposants à densité optimisée
CN117650112A (zh) 一种芯片封装与散热系统
FR3008228A1 (fr) Procede d'assemblage de deux composants electroniques, de type flip-chip par recuit uv, assemblage obtenu
EP4528798A1 (fr) Composant électronique
FR2864342A1 (fr) Procede d'interconnexion de composants electroniques sans apport de brasure et dispositif electronique obtenu par un tel procede
FR3036226A1 (fr) Connexion par confinement d'un materiau entre deux elements de contact
FR2789225A1 (fr) Circuit integre de type montable en surface
WO2018020189A2 (fr) Module électronique de puissance d'un aéronef et procédé de fabrication associé
WO2004057667A2 (fr) Procede de reroutage de dispositifs microelectroniques sans lithographie
EP0753990B1 (fr) Dispositif de connexion et procédé de connexion
WO2025257075A1 (fr) Dispositif d'encapsulation et son procédé de fabrication
FR2466860A1 (fr) Procede de soudure d'un cristal semi-conducteur sur un support metallique et dispositif semi-conducteur comportant un cristal de silicium et un support nickele reunis par ce procede

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20240308

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4