FR3139940A1 - Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur - Google Patents

Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur Download PDF

Info

Publication number
FR3139940A1
FR3139940A1 FR2209435A FR2209435A FR3139940A1 FR 3139940 A1 FR3139940 A1 FR 3139940A1 FR 2209435 A FR2209435 A FR 2209435A FR 2209435 A FR2209435 A FR 2209435A FR 3139940 A1 FR3139940 A1 FR 3139940A1
Authority
FR
France
Prior art keywords
layer
silicon
trench
polycrystalline
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR2209435A
Other languages
English (en)
Other versions
FR3139940B1 (fr
Inventor
Bilel SAIDI
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Crolles 2 SAS
Original Assignee
STMicroelectronics Crolles 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Crolles 2 SAS filed Critical STMicroelectronics Crolles 2 SAS
Priority to FR2209435A priority Critical patent/FR3139940B1/fr
Priority to US18/466,542 priority patent/US20240096620A1/en
Publication of FR3139940A1 publication Critical patent/FR3139940A1/fr
Application granted granted Critical
Publication of FR3139940B1 publication Critical patent/FR3139940B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3451—Structure
    • H10P14/3452—Microstructure
    • H10P14/3454—Amorphous
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3451—Structure
    • H10P14/3452—Microstructure
    • H10P14/3456—Polycrystalline
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/90—Thermal treatments, e.g. annealing or sintering

Abstract

Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur La présente description concerne un procédé de remplissage d’une tranchée formée dans un substrat semiconducteur (103), comprenant les étapes successives suivantes : a)déposer une première couche (109) de silicium dans des conditions de dépôt amorphe sur les parois latérales et au fond de la tranchée ; b) déposer une deuxième couche (111) de silicium dans des conditions de dépôt polycristallin sur et en contact avec la première couche (109) ; etc) déposer une troisième couche (113) de silicium dopé dans des conditions de dépôt amorphe sur et en contact avec la deuxième couche (111) de manière à combler entièrement la tranchée, dans lequel, à l’issue de l’étape b), la première couche (109) est en silicium polycristallin présentant une taille de grain différente de celle de la deuxième couche (111). Figure pour l'abrégé : Fig. 1F

Description

Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur
La présente description concerne de façon générale le domaine des dispositifs électroniques et de leurs procédés de fabrication. Elle vise plus particulièrement un procédé de remplissage, par du silicium polycristallin, d’une tranchée formée dans un substrat semiconducteur. Elle vise également un dispositif électronique comportant une tranchée remplie par un tel procédé.
On a proposé divers dispositifs électroniques comportant des tranchées s’étendant verticalement dans un substrat semiconducteur et remplies partiellement ou totalement de silicium polycristallin.
De telles tranchées sont par exemple utilisées pour former des murs d’isolation séparant latéralement différents éléments d’un circuit intégré, par exemple différents pixels d’un capteur d’images ou différentes cellules élémentaires de mémorisation d’un circuit mémoire, ou encore pour former des composants électroniques verticaux tels que des transistors verticaux ou des condensateurs verticaux.
Une difficulté est que le remplissage des tranchées par du silicium polycristallin peut induire des contraintes mécaniques fortes sur le substrat, susceptibles de poser problème lors de la fabrication des dispositifs.
Il serait souhaitable de pallier tout ou partie des inconvénients des procédés connus de remplissage, par du silicium polycristallin, d’une tranchée formée dans un substrat semiconducteur.
Pour cela, un mode de réalisation prévoit un procédé de remplissage d’une tranchée (101) formée dans un substrat semiconducteur (103), comprenant les étapes successives suivantes :
a)déposer une première couche (109) de silicium dans des conditions de dépôt amorphe sur les parois latérales et au fond de la tranchée (101) ;
b) déposer une deuxième couche (111) de silicium dans des conditions de dépôt polycristallin sur et en contact avec la première couche (109) ; et
c) déposer une troisième couche (113) de silicium dopé dans des conditions de dépôt amorphe sur et en contact avec la deuxième couche (111) de manière à combler entièrement la tranchée (101),
dans lequel, à l’issue de l’étape b), la première couche (109) est en silicium polycristallin présentant une taille de grain différente de celle de la deuxième couche (111).
Selon un mode de réalisation, le silicium de la première couche (109) cristallise et passe d’un état amorphe à un état polycristallin pendant le dépôt de la deuxième couche (111), sous l’effet des conditions de dépôt de la deuxième couche (111).
Selon un mode de réalisation, le procédé comprend entre l’étape a) et l’étape b), une étape intermédiaire de recuit pendant laquelle le silicium de la première couche (109) cristallise et passe d’un état amorphe à un état polycristallin.
Selon un mode de réalisation, à l’issue de l’étape c), la première couche (109) de silicium est tensile et la deuxième couche (111) de silicium est compressive.
Selon un mode de réalisation, la deuxième couche (111) de silicium est déposée in-situ, dans la même chambre de dépôt que la première couche (109) de silicium, sans extraire le substrat (103) de la chambre entre les deux dépôts.
Selon un mode de réalisation, le procédé comprend, avant l’étape a), une étape de dépôt d’une couche (107) diélectrique sur les parois latérales et au fond de la tranchée (101).
Selon un mode de réalisation, à l’étape a), la première couche (109) de silicium est déposée sur et en contact avec la couche diélectrique (107).
Selon un mode de réalisation, la première couche (109) de silicium est dopée in-situ lors de son dépôt.
Selon un mode de réalisation, le procédé comprend une étape d’amincissement du substrat (103) par sa face opposée à la tranchée (101) entre l’étape b) et l’étape c).
Selon un mode de réalisation, le procédé comprend une étape de recuit thermique rapide entre l’étape d’amincissement et l’étape c).
Un autre mode de réalisation prévoit un dispositif électronique comportant une tranchée disposée dans un substrat semiconducteur (103), comportant :
une première couche (109) de silicium polycristallin revêtant les parois latérales et le fond de la tranchée (103) ;
une deuxième couche (111) de silicium polycristallin sur et en contact avec la première couche (109) ; et
une troisième couche (113) de silicium dopé sur et en contact avec la deuxième couche (111), la troisième couche (113) finissant de combler entièrement la tranchée,
dans lequel dans le silicium polycristallin de la première couche (109) présente une taille de grain différente de celle du silicium polycristallin de la deuxième couche (111).
Selon un mode de réalisation, le silicium polycristallin de la première couche (109) présente une taille de grain moyenne comprise entre 50 et 120 nm, et le silicium polycristallin de la deuxième couche (111) présente une taille de grain moyenne comprise entre 10 et 30 nm.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la , la , la , la , la et la sont des vues en coupe illustrant des étapes successives d’un exemple d’un procédé de remplissage d’une tranchée selon un mode de réalisation.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, seule la réalisation des tranchées des dispositifs électroniques a été détaillée. Les autres éléments des dispositifs électroniques n’ont pas été détaillés, les modes de réalisation décrits étant compatibles avec toutes ou la plupart des réalisations connues de dispositif électroniques comportant des tranchées remplies de silicium polycristallin.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
Les figures 1A à 1F sont des vues en coupe partielles et schématiques illustrant des étapes successives d’un exemple d’un procédé de remplissage d’une tranchée selon un mode de réalisation.
La illustre la structure obtenue à l’issue d’une étape de formation d’une tranchée 101 dans un substrat semiconducteur 103. La tranchée s’étend verticalement depuis une face du substrat, la face supérieure dans l’exemple représenté, sur une profondeur inférieure à l’épaisseur du substrat 103, par exemple sur une profondeur comprise entre 1 et 50 µm, par exemple entre 2 et 15 µm, par exemple de l’ordre de 6 µm.
La largeur de la tranchée 101 est par exemple comprise entre 0,1 et 2 µm, par exemple de l’ordre de 600 nm.
Le substrat 103 est par exemple en silicium, par exemple en silicium monocristallin. Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier et peuvent s’appliquer à des substrats en d’autre matériaux semiconducteurs, comprenant ou non du silicium.
Dans l’exemple représenté, la face supérieure du substrat est revêtue d’une couche diélectrique de passivation 105, par exemple en nitrure de silicium. La tranchée 103 s’étend à travers la couche 105.
La tranchée 101 est par exemple formée par photolithographie puis gravure, par exemple par un procédé de gravure plasma, par exemple par un procédé de type DRIE (de l’anglais « Deep Reactive Ion Etching » - gravure ionique réactive profonde).
La illustre la structure obtenue à l’issue d’une étape optionnelle de dépôt d’une couche ou liner 107 d’un matériau diélectrique, par exemple de l’oxyde de silicium, sur les parois latérales et sur le fond de la tranchée 101. Dans cet exemple, la couche 107 sert à isoler électriquement le matériau semiconducteur du substrat du silicium polycristallin déposé ultérieurement dans la tranchée. Dans cet exemple, la couche 107 est en contact avec le matériau du substrat 103 sur les parois latérales et sur le fond de la tranchée 101. La couche 107 est par exemple déposée par un procédé de dépôt conforme sur toute la surface supérieure du substrat 103. Ainsi, dans l’exemple représenté, la couche 107 s’étend en outre sur la face supérieure de la couche diélectrique 105. L’épaisseur de la couche diélectrique 107 est par exemple comprise entre 2 nm et 200 nm.
La illustre la structure obtenue à l’issue d’une étape de dépôt d’une couche de silicium amorphe 109 sur les parois latérales et sur le fond de la tranchée 101. Dans cet exemple, la couche 109 est déposée sur et en contact avec la face supérieure de la couche diélectrique 107. La couche 109 est par exemple déposée par un procédé de dépôt conforme sur toute la surface supérieure du substrat 103. L’épaisseur de la couche de silicium amorphe 109 est par exemple comprise entre 50 et 500 nm, par exemple de l’ordre de 150 nm.
De préférence, la couche 109 est dopée in-situ lors de son dépôt. Le dopage peut être de type P ou de type N. A titre d’exemple, le dopage est un dopage au bore ou au phosphore. Le niveau de dopage de la couche 109 est par exemple compris entre 1*1018atomes/cm3et 1*1022atomes/cm3.
Le dépôt est par exemple effectué à une température inférieure à 600°C, par exemple comprise entre 400 et 580 ° C , de manière à obtenir un état amorphe du silicium de la couche 109 à l’issue du dépôt.
La illustre la structure obtenue à l’issue d’une étape de dépôt in-situ d’une couche de silicium polycristallin 111 sur les parois latérales et sur le fond de la tranchée 101 après le dépôt de la couche 109. Dans cet exemple, la couche 111 est déposée sur et en contact avec la face supérieure de la couche de silicium amorphe 109. La couche 111 est par exemple déposée par un procédé de dépôt conforme sur toute la surface supérieure du substrat 103. L’épaisseur de la couche de silicium polycristallin 111 est par exemple comprise entre entre 50 et 500 nm, par exemple de l’ordre de 130 nm.
La couche 111 est par exemple non dopée (non intentionnellement dopée). A titre de variante, la couche 111 est dopée in-situ lors de son dépôt. Le dopage peut alors être de type P ou de type N. A titre d’exemple, le dopage est un dopage au bore ou au phosphore. Le niveau de dopage de la couche 111 est par exemple compris entre 1*1018atomes/cm3et 1*1022atomes/cm3.
Le dépôt est par exemple effectué à une température supérieure à 580°C, par exemple comprise entre 600 et 700 C , de manière à obtenir un état polycristallin du silicium déposé.
Par dépôt in-situ, on entend ici que la couche 111 est déposée dans la même chambre de dépôt que celle utilisée pour effectuer le dépôt de la couche 109 à l’étape de la , sans sortir la structure de la chambre entre le dépôt de la couche 109 et le dépôt de la couche 111.
Dans cet exemple, aucun recuit intermédiaire n’est prévu entre le dépôt de la couche 109 et le dépôt de la couche 111, de sorte que le silicium de la couche 109 est toujours amorphe au début de l’étape de dépôt de la couche 111.
La température dans la chambre lors du dépôt de la couche 111 induit une recristallisation in-situ de la couche de silicium amorphe 109. Ainsi, lors du dépôt de la couche de silicium polycristallin 111, la couche de silicium amorphe 109 est transformée en silicium polycristallin.
Le silicium polycristallin de la couche 109, obtenu par recristallisation in-situ du silicium amorphe déposé à l’étape précédente, est tensile, c’est à dire que qu’il exerce une force de traction (étirement) du matériau du substrat 103, parallèlement au plan de la couche 109. Le silicium polycristallin de la couche 111, obtenu directement par dépôt dans des conditions de dépôt polycristallin, est quant à lui compressif, c’est à dire que qu’il exerce une force de compression du matériau du substrat 103, parallèlement au plan de la couche 111. Ainsi, la force de traction exercée par la couche 109 est au moins partiellement compensée par la force de compression exercée par la couche 111, ce qui permet de limiter les déformations du substrat 103 liées au remplissage des tranchées 101. A titre d’exemple, la couche silicium polycristallin de la couche 109 exerce une force de tension comprise entre 100 et 500 MPa, et le silicium polycristallin de la couche 111 exerce une force de compression comprise entre 100 et 500 MPa. On notera que ces valeurs dépendent des budgets thermiques appliqués, des éléments chimiques dopants et des niveaux de dopages, ainsi que des épaisseurs déposées. En outre, l’impact sur la déformation des plaques est plus ou moins fort selon la densité des tranchés par wafer et la profondeur de celles-ci.
On notera qu’en pratique, à l’issue du procédé, du fait de leurs conditions de formation différentes (dépôt amorphe puis recristallisation en silicium polycristallin pour la couche 109 et dépôt polycristallin pour la couche 111), les couches de silicium polycristallin 109 et 111 présentent des tailles de grain différentes. A titre d’exemple, la couche 109 présente une taille moyenne de grains supérieure à celle de la couche 111. A titre d’exemple, le silicium polycristallin de la couche 111 présente une taille de grains moyenne variant entre 10 et 30nm, par exemple avec une croissance colonnaire. Le silicium amorphe recristallisé de la couche 109 présente par exemple une taille de grains moyenne variant entre 50 et 120nm, par exemple avec une distribution aléatoire des grains. Ces tailles et disposition des grains peuvent fluctuer en fonction des budgets thermiques, de l’élément chimique dopant ainsi que de la concentration de celui-ci, de la surface de dépôt, etc.
La illustre la structure obtenue à l’issue d’une étape de remplissage de la tranchée 101 par une couche de silicium amorphe dopé 113. Dans cet exemple, la couche 113 est déposée sur et en contact avec la face supérieure de la couche de silicium polycristallin 111. La couche 113 est par exemple déposée sur toute la surface supérieure du substrat 103. L’épaisseur de la couche de silicium amorphe 113 est choisie suffisamment élevée pour finir de remplir entièrement la tranchée 101.
De préférence, la couche 113 est dopée in-situ lors de son dépôt. Le dopage peut être de type P ou de type N. A titre d’exemple, le dopage est un dopage au bore ou au phosphore. Le niveau de dopage de la couche 1113 est par exemple compris entre 1*1018atomes/cm3et 1*1022atomes/cm3.
Le dépôt est par exemple effectué à une température inférieure à 600°C, par exemple comprise entre 400 et 580°C , de manière à obtenir un état amorphe du silicium de la couche 113 à l’issue du dépôt.
La illustre la structure obtenue à l’issue d’une étape de planarisation de sa face supérieure, par exemple par polissage mécano-chimique. Lors de cette étape, la structure est amincie par sa face supérieure de façon à retirer les portions des couches 113, 111, 109 et 107 revêtant la face supérieure du substrat 103, jusqu’à exposer la face supérieure de la couche diélectrique 105. L’amincissement est par exemple interrompu sur la face supérieure de la couche diélectrique de passivation 105.
Un avantage du procédé décrit en relation avec les figures 1A à 1F est qu’il permet de réaliser un remplissage de tranchées formées dans un substrat, en limitant les déformations du substrat sous l’effet des contraintes exercées par le matériau de remplissage des tranchées.
Ceci est tout particulièrement intéressant lorsque la densité des tranchées à la surface du substrat est importante, par exemple supérieure à 9%, et tout particulièrement lorsque les tranchées sont profondes, par exemple de profondeur supérieure à 2 µm.
Après l’étape de dépôt de la couche de silicium polycristallin 111 et avant le dépôt de la couche 113, un traitement thermique, par exemple un recuit de type RTP (de l’anglais « Rapid Thermal Processing » - traitement thermique rapide), peut avantageusement être mis en oeuvre, de façon à relaxer les contraintes des couches 109 et 111 avant le remplissage final par la couche 113. Le recuit est par exemple mis en oeuvre à une température comprise entre 800°C et 1200°C, par exemple de l’ordre 955°C. La durée du recuit est par exemple comprise entre 2 secondes Et 5 minutes.
Dans l’exemple décrit en relation avec les figures 1A à 1E, la couche de silicium amorphe 109 déposée à l’étape de la est transformée en silicium polycristallin pendant l’étape de dépôt de la couche de silicium polycristallin 111.
A titre de variante, une étape intermédiaire de recuit in-situ de la couche 109, conduisant à transformer le silicium amorphe de la couche 109 en silicium polycristallin, peut être mise en oeuvre avant le dépôt de la couche 111. Par recuit in-situ, on entend ici que le recuit est mis en oeuvre dans la chambre utilisée pour effectuer le dépôt à l’étape de la , sans sortir la structure de la chambre entre le dépôt et le recuit. Le recuit est par exemple mis en oeuvre à une température supérieure à 560 ° C, par exemple comprise entre 580°C et 900 ° C.
Le recuit in-situ de la couche de silicium amorphe 109 conduit là encore à transformer la couche 109 en une couche de silicium polycristallin tensile, c’est à dire exerçant une force de traction (étirement) du matériau du substrat 103, parallèlement au plan de la couche 109.
La couche de silicium polycristallin 11 peut ensuite être déposée in-situ (dans le même équipement) sur la couche de silicium polycristallin 109, la suite du procédé étant identique à ce qui a été décrit précédemment.
Les tranchées réalisées par les procédés décrits ci-dessus forment par exemple des murs d’isolation séparant latéralement différents éléments d’un circuit intégré, par exemple différents pixels d’un capteur d’images ou différentes cellules élémentaires de mémorisation d’un circuit mémoire. A titre de variante, ces tranchées forment des composants électroniques verticaux tels que des transistors verticaux ou des condensateurs verticaux.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, les modes de réalisation décrits ne se limitent pas aux exemples d’application mentionnés ci-dessus.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims (12)

  1. Procédé de remplissage d’une tranchée (101) formée dans un substrat semiconducteur (103), comprenant les étapes successives suivantes :
    a)déposer une première couche (109) de silicium dans des conditions de dépôt amorphe sur les parois latérales et au fond de la tranchée (101) ;
    b) déposer une deuxième couche (111) de silicium dans des conditions de dépôt polycristallin sur et en contact avec la première couche (109) ; et
    c) déposer une troisième couche (113) de silicium dopé dans des conditions de dépôt amorphe sur et en contact avec la deuxième couche (111) de manière à combler entièrement la tranchée (101),
    dans lequel, à l’issue de l’étape b), la première couche (109) est en silicium polycristallin présentant une taille de grain différente de celle de la deuxième couche (111).
  2. Procédé selon la revendication 1, dans lequel le silicium de la première couche (109) cristallise et passe d’un état amorphe à un état polycristallin pendant le dépôt de la deuxième couche (111), sous l’effet des conditions de dépôt de la deuxième couche (111).
  3. Procédé selon la revendication 1, comprenant, entre l’étape a) et l’étape b), une étape intermédiaire de recuit pendant laquelle le silicium de la première couche (109) cristallise et passe d’un état amorphe à un état polycristallin.
  4. Procédé selon l’une quelconque des revendications 1 à 3, dans lequel, à l’issue de l’étape c), la première couche (109) de silicium est tensile et la deuxième couche (111) de silicium est compressive.
  5. Procédé selon l’une quelconque des revendications 1 à 4, dans lequel la deuxième couche (111) de silicium est déposée in-situ, dans la même chambre de dépôt que la première couche (109) de silicium, sans extraire le substrat (103) de la chambre entre les deux dépôts.
  6. Procédé selon l’une quelconque des revendications 1 à 5, comprenant, avant l’étape a), une étape de dépôt d’une couche (107) diélectrique sur les parois latérales et au fond de la tranchée (101).
  7. Procédé selon la revendication 6, dans lequel, à l’étape a), la première couche (109) de silicium est déposée sur et en contact avec la couche diélectrique (107).
  8. Procédé selon l’une quelconque des revendications 1 à 7, dans lequel la première couche (109) de silicium est dopée in-situ lors de son dépôt.
  9. Procédé selon l’une quelconque des revendications 1 à 8, comprenant une étape d’amincissement du substrat (103) par sa face opposée à la tranchée (101) entre l’étape b) et l’étape c).
  10. Procédé selon la revendication 9, comprenant une étape de recuit thermique rapide entre l’étape d’amincissement et l’étape c).
  11. Dispositif électronique comportant une tranchée disposée dans un substrat semiconducteur (103), comportant :
    une première couche (109) de silicium polycristallin revêtant les parois latérales et le fond de la tranchée (103) ;
    une deuxième couche (111) de silicium polycristallin sur et en contact avec la première couche (109) ; et
    une troisième couche (113) de silicium dopé sur et en contact avec la deuxième couche (111), la troisième couche (113) finissant de combler entièrement la tranchée,
    dans lequel dans le silicium polycristallin de la première couche (109) présente une taille de grain différente de celle du silicium polycristallin de la deuxième couche (111).
  12. Dispositif selon la revendication 11, dans lequel le silicium polycristallin de la première couche (109) présente une taille de grain moyenne comprise entre 50 et 120 nm, et le silicium polycristallin de la deuxième couche (111) présente une taille de grain moyenne comprise entre 10 et 30 nm.
FR2209435A 2022-09-19 2022-09-19 Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur Active FR3139940B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR2209435A FR3139940B1 (fr) 2022-09-19 2022-09-19 Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur
US18/466,542 US20240096620A1 (en) 2022-09-19 2023-09-13 Method of filling a trench formed in a semiconductor substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2209435A FR3139940B1 (fr) 2022-09-19 2022-09-19 Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur
FR2209435 2022-09-19

Publications (2)

Publication Number Publication Date
FR3139940A1 true FR3139940A1 (fr) 2024-03-22
FR3139940B1 FR3139940B1 (fr) 2024-12-13

Family

ID=84053403

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2209435A Active FR3139940B1 (fr) 2022-09-19 2022-09-19 Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur

Country Status (2)

Country Link
US (1) US20240096620A1 (fr)
FR (1) FR3139940B1 (fr)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5913125A (en) * 1992-06-26 1999-06-15 International Business Machines Corporation Method of controlling stress in a film
US20220165608A1 (en) * 2019-06-21 2022-05-26 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2706469B2 (ja) * 1988-06-01 1998-01-28 松下電器産業株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5913125A (en) * 1992-06-26 1999-06-15 International Business Machines Corporation Method of controlling stress in a film
US20220165608A1 (en) * 2019-06-21 2022-05-26 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Also Published As

Publication number Publication date
FR3139940B1 (fr) 2024-12-13
US20240096620A1 (en) 2024-03-21

Similar Documents

Publication Publication Date Title
EP1292975B1 (fr) Procede de fabrication de substrats et substrats obtenus par ce procede
EP4030467B1 (fr) Procédé de collage direct hydrophile de substrats
EP0673062B1 (fr) Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes quasi-planes
FR3116940A1 (fr) Procédé basse température de fabrication d’un substrat semiconducteur sur isolant
EP2779223A1 (fr) Procédé de réalisation d'un substrat muni d'une protection de bord
EP3249689A1 (fr) Procédé de formation de transistors pdsoi et fdsoi sur un même substrat
EP0673061B1 (fr) Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites
FR3080486A1 (fr) Procede de formation d'un dispositif microelectronique
FR3047352A1 (fr) Procede de fabrication d'un transistor a dopant localise a l'aplomb de la grille
FR3090997A1 (fr) Procédé de réalisation d’un transistor à source et drain surélevés
FR3139940A1 (fr) Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur
FR2974240A1 (fr) Capteur eclaire par la face arriere a isolement par jonction
WO2021144534A1 (fr) Procédé de fabrication d'un capteur d'image
FR3112421A1 (fr) Procédé de réalisation d’une structure d’isolation
EP3680936A1 (fr) Capteur d'images à éclairement par la face arrière
FR2795869A1 (fr) Procedes ameliores de formation de la connexion enterree et de sa barriere quantique dans des condensateurs de cellules a tranchee profonde
TW202449875A (zh) 半導體層移轉方法
EP1223614B1 (fr) Procédé de fabrication d'un substrat monocristallin, et circuit intégré comportant un tel substrat
FR3077927A1 (fr) Capteur d'images a eclairement par la face arriere
FR3116943A1 (fr) Substrat donneur pour le transfert d’une couche mince et procede de transfert associe
FR3120158A1 (fr) Procédé de formation des espaceurs d'une grille d'un transistor
FR2969813A1 (fr) Procédé de fabrication d'un dispositif semi-conducteur
FR3098645A1 (fr) Procédé de formation de tranchées
EP1225637A1 (fr) Circuit intégré comportant un dispositif semiconducteur de type photodiode, et procédé de fabrication
CN117727685A (zh) 填充在半导体衬底中形成的沟槽的方法

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4