FR3146021A1 - Structure semi-conductrice - Google Patents

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heat dissipation
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Frédéric Drillet
Imène Lahbib
Gregory U'Ren
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X Fab France SAS
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Abstract

L’invention concerne une structure semi-conductrice comprend : une plaquette ; un chiplet fixé à ladite plaquette, et comprenant un dispositif semi-conducteur et une ou plusieurs couches métalliques connectées audit dispositif semi-conducteur ; une structure d’interface pour connecter un boîtier électronique à la plaquette ; et une structure de dissipation de chaleur pour transférer la chaleur du chiplet à la structure d’interface. Figure pour l’abrégé : Fig. 8

Description

STRUCTURE SEMI-CONDUCTRICE
La présente invention concerne des structures semi-conductrices et notamment des structures semi-conductrices comprenant une structure de dissipation de chaleur.
CONTEXTE
De nos jours, de plus en plus d’applications requièrent une linéarité élevée, une grande tenue en puissance, un faible niveau de bruit et une faible consommation d’énergie. Comme ces exigences sont, dans la plupart des cas, antagonistes, elles sont très difficiles à satisfaire dans les circuits MMIC (Monolithic Microwave Integrated Circuit). C’est pourquoi il est courant d’utiliser les techniques de système en boîtier (SiP) pour enfermer dans un seul module plusieurs circuits intégrés issus de plusieurs technologies, afin de bénéficier du meilleur de chacune d’elles. Les puces seront ensuite connectées entre elles à l’aide de fils de liaison ou de bosses. Cette technique SiP permet une intégration au niveau du système de plusieurs puces/technologies.
Le GaN est une technologie relativement nouvelle par rapport à d’autres semi-conducteurs, comme le Si et le GaAs, mais il est devenu la technologie de choix pour les applications à haute fréquence et à forte consommation d’énergie, comme celles qui sont nécessaires pour transmettre des signaux sur de longues distances ou à des niveaux de puissance élevés. Les transistors GaN offrent une densité de puissance élevée, des températures de fonctionnement élevées, un meilleur rendement, une faible résistance à l’état passant et ils peuvent fonctionner dans différentes bandes de fréquences allant de 1 GHz à 110 GHz.
La technologie du silicium sur isolant (SOI) est utilisée dans la fabrication de semi-conducteurs, notamment en microélectronique, pour réduire la capacité parasite grâce à une structure de substrat en couches de silicium-isolant-silicium (plutôt que du Si massif). Le SOI CMOS permet de réduire la consommation d’énergie des circuits mixtes RF analogiques et numériques dans la conception d’émetteurs-récepteurs RF à faible puissance grâce à ses faibles fuites.
Pour obtenir certains des avantages du GaN et du SOI, des tentatives ont été faites pour faire croître le GaN sur le SOI, en utilisant la gravure en tranchée pour isoler les transistors GaN. L’impression par micro-transfert [1] peut également être utilisée pour transférer un dispositif GaN d’une plaquette native/source à une plaquette SOI cible. Au cours de ce processus, le dispositif GaN est détaché/levé de la plaquette native sur laquelle il a été cultivé et ré-attaché sur la plaquette SOI. Les dispositifs SOI ainsi que les transistors GaN sont fabriqués séparément dans leur environnement de traitement et peuvent avoir des diamètres de plaquette différents. La majeure partie du circuit peut être conçue sur la technologie SOI, tandis que relativement peu de transistors sont imprimés par micro-transfert sur le dessus de la plaquette SOI.
[1] R. Lerner, et al. "Heterogeneous Integration of Microscale Gallium Nitride Transistors by Micro-Transfer-Printing". 2016 IEEE 66th Electronic Components and Technology Conference, pp 1186-1189.
RÉSUMÉ
Des aspects de la présente invention fournissent une structure semi-conductrice, un système et un procédé de formation d’une structure semi-conductrice tels que décrits dans les revendications annexées.
Des modes de réalisation de l’invention sont décrits ci-dessous en référence aux dessins ci-joints.
La montre une séquence d’étapes pour libérer un chiplet pendant le processus d’impression par micro-transfert ;
la montre une section transversale schématique d’une structure semi-conductrice ;
la montre une section transversale schématique d’une structure semi-conductrice comprenant une structure de dissipation de chaleur ;
la montre une vue de dessus schématique d’une structure semi-conductrice comprenant une structure de dissipation de chaleur ;
la montre une vue schématique de dessus d’une autre structure semi-conductrice comprenant une structure de dissipation de chaleur ;
la montre une section transversale schématique d’une autre structure semi-conductrice comprenant une structure de dissipation de chaleur ;
la montre une section transversale schématique d’une autre structure semi-conductrice comprenant une structure de dissipation de chaleur ;
la montre une section transversale schématique d’une autre structure semi-conductrice comprenant une structure de dissipation de chaleur ;
la montre une section transversale schématique d’une structure semi-conductrice comprenant une structure de dissipation de chaleur ;
la montre une vue schématique en perspective d’une structure semi-conductrice comprenant une structure de dissipation de chaleur ;
la montre un schéma de circuit d’un commutateur SPDT ; et
la montre un schéma de circuit d’un transistor imprimé par micro-transfert connecté à une plaquette cible.
 DESCRIPTION DÉTAILLÉE
L’impression par micro-transfert (µTP) permet des conceptions monolithiques avec des interconnexions plus courtes, ce qui peut éviter les pertes et les transitions entre les puces et les substrats. Les interconnexions sont fournies directement entre les deux puces empilées avec du métal (par exemple du cuivre épais), appelée couche de redistribution (RDL). Lors de l’impression par micro-transfert, un ou plusieurs chiplets sont décollés du substrat d’origine et fixés sur la plaquette cible. Un chiplet, comme mentionné ci-dessus, est un (petit) morceau de puce dont le substrat natif a été retiré.
Un problème potentiel de la technologie de l’impression par transfert est la dissipation thermique à partir du chiplet imprimé par transfert, qui peut entraîner une rupture thermique des composants à des puissances plus faibles et ainsi limiter la capacité de traitement de la puissance des composants. Le chiplet imprimé par transfert est isolé thermiquement du substrat cible, et la technologie conventionnelle consistant à utiliser des trous d’interconnexion en silicium (TSV) pour diriger la chaleur hors de la plaquette n’est pas compatible avec la technologie imprimée par micro-transfert.
Les modes de réalisation décrits dans le présent document peuvent résoudre au moins partiellement ce problème en améliorant le transfert de chaleur à partir du chiplet.
La illustre certaines des étapes d’un procédé d’impression par transfert en libérant un chiplet 2 (par exemple un chiplet GaN) d’un substrat de silicium natif 4. (A) La couche de passivation 6 et les couches diélectriques 8 de l’empilement de fond 10 sont gravées pour révéler la couche active sous-jacente 14 (c’est-à-dire la couche du dispositif) autour du chiplet 2. (B) Une gravure (par exemple, une gravure de GaN) est ensuite effectuée pour isoler le chiplet 2, suivie par (C) le dépôt d’une couche d’encapsulation 16 (par exemple, SiN) pour protéger le chiplet 2. (D) La couche d’encapsulation 16 est gravée pour révéler le métal supérieur 18 du chiplet 2 pour former des connexions avec la plaquette cible (non représentée) après l’impression par transfert. (E) Une autre gravure est effectuée autour du chiplet pour révéler le substrat de silicium 4 sous-jacent, suivie par (F) la libération du chiplet 2 par gravure du substrat de silicium 4 sous le chiplet 2. Après libération, le chiplet 2 peut être transféré et fixé à une plaquette cible (par exemple une plaquette SOI). Dans le cadre du processus de fixation, une couche d’amélioration de l’adhérence peut être fournie sur la plaquette cible. Par exemple, une couche de colle peut être déposée sur la plaquette cible avant de fournir le chiplet sur la plaquette cible.
La montre un diagramme schématique d’une section transversale d’une partie d’une structure semi-conductrice 1 comprenant un chiplet 2 étant un chiplet GaN, fixé à une plaquette cible 20 étant une plaquette de silicium sur isolant (SOI). Les mêmes numéros de référence ont été utilisés pour les mêmes caractéristiques ou des caractéristiques équivalentes dans différentes figures pour faciliter la compréhension et ne sont pas destinés à limiter les modes de réalisation illustrés. Le chiplet 2 comprend une couche active 14, comprenant un ou plusieurs dispositifs semi-conducteurs tels que des transistors, une couche diélectrique 8, une première couche de passivation 6, et une deuxième couche de passivation 16. Le chiplet 2 est fixé à la plaquette cible 20 par une couche d’amélioration de l’adhérence 22 qui est une couche de colle (par exemple, comprenant du benzocyclobutène, BCB). Une couche de redistribution (RDL) 12 connecte électriquement le chiplet à la plaquette cible 20. En particulier, la RDL 12 connecte la couche métallique supérieure 18 du chiplet 2 à un plot métallique 24 (par exemple un plot en aluminium) à la surface de la plaquette cible 20. La RDL peut avoir une épaisseur de 3 µm. La plaquette cible 20 comprend une couche supérieure de silicium 26 (par exemple, une couche épitaxiale) et un substrat de silicium 28 séparés par une couche d’oxyde enterrée (BOX) 30. La plaquette 20 comprend une couche de passivation 32 (par exemple SiON) recouvrant la couche supérieure de silicium 26. La couche supérieure de silicium 26 de la plaquette SOI 20 est illustrée comme une couche unique, mais elle comprend le fond comprenant des couches métalliques, des couches diélectriques pour séparer la métallisation, et une couche de silicium active pour former des dispositifs semi-conducteurs dans la plaquette SOI. La couche de passivation 32 est ouverte pour exposer le tampon métallique 24. La structure, comprenant à la fois le chiplet, la RDL 12 et la plaquette SOI 20, est recouverte d’une troisième couche de passivation 34.
La montre un schéma d’une section transversale d’une partie d’une autre structure semi-conductrice 1. En plus des caractéristiques illustrées à la , la structure semi-conductrice 1 comprend une broche thermique 36. La broche thermique 36 comprend une partie de la couche métallique supérieure 18 du chiplet 2 et un trou d’interconnexion 38 connecté à cette partie de la couche métallique supérieure 18 et se terminant au niveau ou à proximité de la couche active 14 du chiplet 2. La couche active 14 peut comprendre un ou plusieurs dispositifs semi-conducteurs (par exemple, des transistors) du chiplet 2, qui dissipent la chaleur pendant l’utilisation. La broche thermique 36 est agencée pour transférer la chaleur de la couche active 14 à une partie de la RDL 12, réduisant ainsi l’accumulation de température dans le chiplet 2. Cette partie de la RDL 12 est à son tour connectée à une structure d’interface 42 comprenant un plot de connexion 43 situé dans une ouverture de la couche de passivation 34. Un boîtier électronique tel qu’une PCB (non représentée) peut être connecté à la RDL 12viala structure d’interface 42. De préférence, le boîtier électronique comprend un dissipateur thermique qui est configuré pour être connecté à la RDL 12 et à la broche thermique 36viala structure d’interface 42. Par exemple, la structure semi-conductrice 1 peut être connectée thermiquement au boîtier électronique par soudure ou par liaison filaire. Bien que la RDL 12 soit également utilisée pour connecter électriquement le chiplet 2 à la plaquette 20, la partie de la RDL 12 connectée à la broche thermique 36 n’a aucune connexion électrique dans le chiplet 2 ou dans la plaquette 20 et peut être laissée flottante. En d’autres termes, alors que d’autres parties de la RDL 12 sont connectées électriquement à des dispositifs semi-conducteurs dans la couche active 14 du chiplet 2 à une extrémité, et à d’autres dispositifs semi-conducteurs et/ou dispositifs passifs dans la plaquette cible 20 à l’autre extrémité, la partie de la RDL 12 connectée à la broche thermique 36 fait partie d’une structure de dissipation de chaleur, qui n’est pas utilisée pour les connexions électriques. Dans d’autres modes de réalisation, la structure de dissipation de chaleur peut être mise à la terre. La structure de dissipation de chaleur comprend en outre la troisième couche de passivation 34, qui comprend une couche épaisse de nitrure d’aluminium (AlN). La couche de passivation 34 peut avoir une épaisseur supérieure à 5 µm, par exemple 7 µm. La couche de passivation diélectrique 16 et du chiplet 2 peut également comprendre de l’AlN pour augmenter davantage le transfert de chaleur à partir du chiplet 2. Dans d’autres modes de réalisation, un matériau diélectrique différent à haute conductivité thermique peut être utilisé.
La représente une vue schématique de dessus d’une partie d’une structure semi-conductrice 1, telle que la partie représentée sur la ou la . La structure 1 comprend un transistor 44 comprenant une broche de grille 46, une broche de source 48 et une broche de drain 50. Chaque broche est connectée à une partie correspondante de la RDL 12a-c, qui relie le transistor 44 à la plaquette 20. La structure 1 comprend en outre une broche thermique 36 connectée à une autre partie de la RDL 12d. Cette partie de la RDL 12d peut avoir une surface relativement plus grande par rapport aux autres parties 12a-d afin de réduire la résistance thermique. La partie de la RDL 12d connectée à la broche thermique 36 n’est connectée électriquement à aucune des autres parties de la RDL 12a-c et peut être laissée flottante.
La montre une vue schématique de dessus d’une partie d’une structure semi-conductrice 1 comprenant plusieurs broches thermiques 36. De manière similaire à la structure 1 illustrée sur la , la structure 1 comprend un transistor 44 comprenant une broche de grille 46, une broche de source 48 et une broche de drain 50. Chaque broche est connectée à une partie correspondante de la RDL 12a-c, qui relie le transistor 44 à la plaquette 20. La structure 1 comprend en outre cinq broches thermiques 36 connectées à d’autres parties de la RDL 12d-f. Ces parties peuvent être connectées électriquement les unes aux autres, mais pas aux broches 46, 48 et 50.
La montre un schéma d’une section transversale d’une partie d’une autre structure semi-conductrice 1. En plus des caractéristiques de la structure 1 illustrée sur la , la structure de dissipation de chaleur comprend en outre une pluralité de couches métalliques 52 dans la couche supérieure de silicium 26 de la plaquette SOI 20 cible et connectées par des trous d’interconnexion 54. Les couches métalliques 52 augmentent davantage la surface totale de la section transversale du matériau thermoconducteur entre le chiplet 2 et la structure d’interface 42. Par exemple, la hauteur/épaisseur combinée de la RDL et de la pluralité de couches métalliques 54 peut être supérieure à 10 µm, par exemple 12 µm. La plaquette SOI 20 cible comprend une pluralité de plots métalliques 24 dans des ouvertures de la couche de passivation 32 connectant la pluralité de couches métalliques 52 à la RDL 12 et ainsi indirectement à la broche thermique 36. En utilisation, la chaleur est conduite de la broche thermique 36 à la RDL 12, de la RDL 12 à la pluralité de couches métalliques 52 dans la plaquette SOI 20 cible, et de la pluralité de couches métalliques 52 au plot de connexion 43 de la structure d’interface 42. Seule une partie de chaque couche métallique 52 peut constituer une partie de la structure de dissipation de chaleur, tandis que d’autres parties peuvent être utilisées pour se connecter à des dispositifs semi-conducteurs dans la plaquette SOI. Par conséquent, la structure de dissipation de chaleur comprend une partie de la pile de fond de la plaquette SOI 20 cible.
La montre un schéma d’une section transversale d’une partie d’une autre structure semi-conductrice 1. La structure semi-conductrice 1 est similaire à celle illustrée sur la , mais comprend un trou d’interconnexion traversant de silicium (TSV) 56 connecté à la pluralité de couches métalliques 52 dans la plaquette 20. Le TSV 56 est une partie de la structure d’interface 42 à laquelle une PCB ou un autre composant externe peut être connecté. Le TSV 56 permet à la chaleur d’être transférée du chiplet 2viala RDL 12 et les couches métalliques 52 hors de la plaquette 20.
La montre un schéma d’une section transversale d’une partie d’une autre structure semi-conductrice 1, dans laquelle la structure d’interface 42 comprend à la fois un plot de connexion 43 dans une ouverture de la passivation supérieure 34 pour permettre la connexion à la RDL 12 et un TSV 56 connecté à la pluralité de couches métalliques 52 de la plaquette cible 20. La passivation supérieure 34 comprend une couche épaisse (par exemple 7 µm) d’AlN pour augmenter davantage le transfert de chaleur à partir du chiplet 2. La montre également une bosse de soudure 58 connectée à la RDL 12viale plot de connexion 43 et faisant partie de la structure d’interface 42 pour la connexion à une PCB (non représentée).
La illustre une partie d’une autre structure semi-conductrice, dans laquelle la broche thermique 36 n’est pas connectée au métal RDL 12, mais directement à une couche d’AlN 60. La couche d’AlN 60 peut être la couche de passivation supérieure 34 ou peut être couverte par la couche de passivation supérieure 34. La couche d’AlN 60 est connectée à un plot de connexion 43 d’une structure d’interface 42 pour la connexion à une PCB ou à un autre boîtier électronique avec une bosse de soudure 58 et pour transférer la chaleur hors de la plaquette. La couche d’AlN 60 peut également être en contact avec la RDL 12 (non représentée sur la ), pour augmenter davantage la conductivité thermique entre le chiplet 2 et la structure d’interface 42. La deuxième couche de passivation 16 sur le chiplet 2 peut également comprendre de l’AlN, afin de réduire davantage la résistance thermique entre le chiplet 2 et la structure d’interface 42.
La montre une vue schématique en perspective d’une structure semi-conductrice 1, comprenant un chiplet 2 comprenant un transistor 44 et des broches de grille, de source et de drain 46, 48 et 50 destinées à être connectées aux bornes correspondantes du transistor 44. Le chiplet 2 est fixé à une plaquette SOI 20 par une couche de colle 22. La couche de colle 22 peut réduire la dissipation de chaleur du transistor 44, et le chiplet comprend donc une structure de dissipation de chaleur 62 comprenant une broche thermique 36 située dans le chiplet 2 et un chemin thermiquement conducteur 64 connecté à la broche thermique 36 au niveau d’une extrémité et à une structure d’interface 42 comprenant un pilier de cuivre à l’autre extrémité. Le chemin thermiquement conducteur peut comprendre une partie d’une couche RDL ou d’une couche diélectrique thermiquement conductrice (comprenant par exemple de l’AlN).
La montre un schéma de circuit de commutateur unipolaire bidirectionnel (SPDT) comprenant une structure semi-conductrice telle que décrite ici. La structure de dissipation de chaleur permet d’augmenter la puissance maximale du SPDT avant que la rupture thermique ne se produise. Les régions indiquées par des lignes pointillées incluent des composants de circuit provenant d’un ou plusieurs chiplets qui ont été imprimés par micro-transfert sur la plaquette RF-SOI.
La montre un schéma de circuit d’un circuit 66 comprenant une structure semi-conductrice telle que décrite ici. Le circuit comprend un transistor 44 et une broche thermique 36 (dans le chiplet) et des éléments d’adaptation d’impédance d’entrée et de sortie pour des connexions à la plaquette cible. Le circuit 66 peut faire partie d’un amplificateur à faible bruit (LNA) et peut être connecté au SPDT illustré à la .
En général, les modes de réalisation décrits ici peuvent fournir une structure semi-conductrice comprenant une plaquette, un chiplet fixé à la plaquette, et comprenant un dispositif semi-conducteur (par exemple un transistor) et une ou plusieurs couches métalliques connectées au dispositif semi-conducteur, une structure d’interface pour la connexion à la plaquette, et une structure de dissipation de chaleur pour transférer la chaleur du chiplet à la structure d’interface. Il peut y avoir un transfert de chaleur limité à travers le fond du chiplet dans la plaquette, et la structure de dissipation de chaleur peut empêcher l’accumulation et la rupture thermiques en augmentant le transfert de chaleur à partir du chiplet. Le chiplet est généralement fixé à la plaquette par une couche d’amélioration de l’adhérence, telle qu’une couche de colle, et peut comprendre au moins un matériau parmi le benzocyclobutène (BCB) et un matériau photo-électrique tel que l’InterVia™.
Le chiplet peut être un chiplet GaN comprenant un ou plusieurs dispositifs GaN, tels que des transistors à effets de champ (FET) ou des transistors à jonction binaire (BJT). Dans d’autres modes de réalisation, le chiplet comprend un élément parmi GaAs, SiC et InP. La plaquette peut être une plaquette de silicium sur isolant (SOI). La structure d’interface peut comprendre un trou d’interconnexion traversant de silicium (TSV) à travers une couche d’oxyde enterrée (BOX) de la plaquette SOI. La structure semi-conductrice peut être constituée d’un circuit de commutation unipolaire bidirectionnel (SPDT).
La structure de dissipation de chaleur peut comprendre une broche thermique située dans le chiplet et comprenant une partie d’une couche métallique supérieure des une ou plusieurs couches métalliques du chiplet et un trou d’interconnexion connecté à la partie de la couche métallique supérieure. Le trou d’interconnexion se termine au niveau ou à proximité de la couche active du chiplet (à proximité des un ou plusieurs dispositifs semi-conducteurs) afin de transférer la chaleur dissipée par le(les) dispositif(s) semi-conducteur(s). La structure de dissipation de chaleur peut comprendre une pluralité de broches thermiques dans le chiplet. Chaque broche thermique peut comprendre une seule ou une pluralité de trous d’interconnexion vers la couche active.
La structure de dissipation de chaleur peut comprendre au moins une partie d’une couche métallique factice constituée par une couche métallique supérieure des une ou plusieurs couches métalliques du chiplet. Dans ce contexte, le terme « factice » fait référence au fait que la couche métallique factice n’est pas utilisée pour former des connexions électriques et n’affecte pas (de manière significative) les performances du dispositif final. Le dispositif semi-conducteur comprend normalement une couche métallique de dispositif pour des connexions électriques au dispositif semi-conducteur (c’est-à-dire pour les connexions électriques aux régions dopées dans la couche active), et la couche métallique factice n’est pas en contact avec la couche métallique du dispositif. La couche métallique factice et la couche métallique du dispositif peuvent avantageusement être formées dans la couche métallique supérieure de l’empilement de fond du dispositif semi-conducteur, et sont séparées lors de la mise en forme de la couche métallique supérieure. La couche métallique factice ne forme aucune connexion électrique mais augmente la résistance mécanique du chiplet, et peut ainsi réduire le gauchissement et empêcher la fissuration pendant le processus d’impression par micro-transfert. La couche métallique factice peut faire partie d’une ou plusieurs broches thermiques du chiplet ou être connectée à celles-ci.
La couche métallique factice peut avoir une épaisseur dans la plage de 0,3 µm et 4 µm, et de préférence une épaisseur de 1,25 µm, ce qui permet d’obtenir une résistance mécanique suffisante. Des propriétés avantageuses en termes de résistance mécanique du chiplet ont été trouvées pour une couche métallique factice ayant une épaisseur dans la plage de 1 µm et 2 µm. Par exemple, l’espace entre la couche métallique factice et la couche métallique du dispositif peut avoir une largeur d’au moins 10 µm, pour éviter les effets capacitifs qui pourraient affecter négativement les performances du dispositif. Pour les dispositifs fonctionnant à des fréquences inférieures à 5 GHz, un espace plus petit peut être utilisé, tandis que pour les applications à haute fréquence (par exemple > 20 GHz), un espace d’au moins 30 µm peut être préférable. Pour les transistors GaN, la couche métallique du dispositif comprend des contacts métalliques tels que des contacts de source, de drain et de grille.
La couche métallique factice et la couche métallique du dispositif peuvent être disposées de manière à ce que le métal soit réparti de manière sensiblement uniforme sur le chiplet. La répartition uniforme du métal sur le chiplet peut améliorer les propriétés mécaniques du chiplet et réduire davantage l’apparition de défauts pendant l’impression par micro-transfert. À cette fin, la couche métallique factice peut également être disposée de manière sensiblement symétrique sur le chiplet. La couche métallique factice et/ou la couche métallique du dispositif peuvent présenter une symétrie x et/ou y. Pour augmenter la résistance mécanique du chiplet, il peut être avantageux de couvrir une grande partie de la surface du chiplet avec du métal. La couche métallique factice et la couche métallique du dispositif peuvent couvrir ensemble entre 20 % et 90 % de la surface totale du chiplet.
La structure de dissipation de chaleur peut comprendre une partie d’une couche de redistribution (RDL) connectée au chiplet. La RDL peut comprendre des lignes métalliques (par exemple Cu) ayant une épaisseur dans la plage de 1 µm à 5 µm.
Alternativement ou en plus, la structure de dissipation de chaleur peut comprendre une couche diélectrique qui est thermiquement conductrice (par exemple, AlN). Par exemple, la structure de dissipation de chaleur peut comprendre une partie de la passivation supérieure. Le matériau diélectrique peut être une céramique à base d’aluminium, comme Al2O3ou AlN, qui présente une bonne stabilité chimique et un faible coefficient de dilatation thermique (proche de celui du silicium). Différents procédés peuvent être utilisés pour former la couche diélectrique. Par exemple, un nanocomposite d’alumine présentant une bonne conductivité thermique peut être formé comme décrit dans Kumariet al.[2] par dépôt chimique en phase vapeur et frittage par plasma à étincelles. On peut également utiliser l’oxydation électrolytique par plasma (PEO) pour former la couche diélectrique. Un tel processus est décrit dans T.E.S. Araujoet. al.[3]. Le PEO peut être un procédé écologique et bon marché pour former un revêtement d’oxyde sur un métal léger. Le procédé comprend l’application d’une tension continue à un échantillon dans une solution électrolytique. Sous des tensions plus faibles, les ions contenant principalement de l’oxygène sont attirés vers l’échantillon, ce qui entraîne la formation d’une couche d’oxyde isolante à la surface. La tension est ensuite augmentée pour former des structures complexes impliquant des espèces sur le substrat et le revêtement. Les revêtements peuvent présenter une bonne adhérence et une bonne résistance à la corrosion.
[2] L. Kumari, T. Zhang, G.H. Du,et. al.Compos. Sci. Technol. 68 (9) (2008) 2178-2183.
[3] Tamires E.S. Araújo, Marcos Macias Mier, Alfredo Cruz Orea, Elidiane C. Rangel Nilson C. Cruz, Materials Letter : X 3 (2019) 100016.
La plaquette comprend généralement une pluralité de couches métalliques, telles que les métaux (M1, M2, M3, ..., MTOP) de l’extrémité arrière de la ligne (BEOL). La pluralité de couches métalliques peut être connectée à la couche de silicium active (alias couche de dispositif) de la plaquette pour former et fournir des connexions aux dispositifs semi-conducteurs dans la plaquette. La structure de dissipation de chaleur peut comprendre une partie d’une ou plusieurs des couches métalliques. Par exemple, la structure de dissipation de chaleur peut comprendre une partie de chaque couche métallique de la pluralité de couches métalliques, dans laquelle les parties sont connectées par des trous d’interconnexion. Cela peut permettre un meilleur transfert de chaleur à travers la plaquette vers la structure d’interface.
La structure de dissipation de chaleur peut en outre comprendre une couche de passivation constituée par le chiplet. Par exemple, la couche de passivation supérieure (également appelée couche d’encapsulation) du chiplet peut comprendre un matériau thermiquement conducteur tel que l’AlN.
La structure d’interface peut comprendre un plot de connexion dans une ouverture d’une couche de passivation sur la plaquette. Typiquement, la structure d’interface comprend une connexion à la RDL, afin de permettre la liaison à la structure semi-conductrice. Par exemple, la structure d’interface peut comprendre au moins l’un des éléments suivants : un plot de connexion, une bosse de soudure, une liaison par fil, un pilier de cuivre et un trou d’interconnexion traversant de silicium, TSV. Par exemple, la structure d’interface peut comprendre un TSV pour la connexion à un premier côté de la plaquette et un plot de connexion pour la connexion à un deuxième côté opposé de la plaquette. Un boîtier électronique comprenant un dissipateur thermique peut alors être connecté à la structure semi-conductriceviala structure d’interface.
La structure semi-conductrice peut comprendre une pluralité de couches de passivation comprenant une première couche de passivation constituée par la plaquette, dans laquelle le chiplet est fixé à la première couche de passivation, une deuxième couche de passivation constituée par le chiplet, et une troisième couche de passivation recouvrant le chiplet et la plaquette.
D’autres modes de réalisation fournissent un système comprenant une structure semi-conductrice telle que décrite ci-dessus et une carte de circuit imprimé, PCB, connectée à la structure semi-conductrice par la structure d’interface. Le système comprend en outre un dissipateur thermique fixé à la PCB pour dissiper la chaleur transféréeviala structure d’interface.
Le présent document décrit également un procédé de formation d’une structure semi-conductrice. Le procédé comprend la fourniture d’un chiplet comprenant un ou plusieurs dispositifs semi-conducteurs et une broche thermique comprenant une partie d’une couche métallique supérieure du chiplet et un trou d’interconnexion connecté à la partie de la couche métallique supérieure, la fixation du chiplet à une plaquette cible, la formation d’une couche de redistribution (RDL), et la formation d’une couche de passivation couvrant au moins une partie de la RDL.
Par exemple, l’étape consistant à fournir le chiplet peut comprendre un processus d’impression par micro-transfert, dans lequel le chiplet est décollé de son substrat d’origine. Le chiplet peut être recouvert d’une couche de passivation avant d’être soulevé. La couche de passivation peut comprendre un matériau diélectrique thermoconducteur tel que l’AlN.
Bien que des modes de réalisation spécifiques de l’invention aient été décrits ci-dessus, il sera apprécié que d’autres modes de réalisation sont possibles. Les descriptions ci-dessus sont destinées à être illustratives et non limitatives. Il sera évident pour un homme du métier que des modifications peuvent être apportées à l’invention telle que décrite sans s’écarter de la portée des revendications énoncées ci-dessous.
Chaque caractéristique divulguée ou illustrée dans la présente spécification peut être incorporée dans l’invention, que ce soit seule ou en toute combinaison appropriée avec toute autre caractéristique divulguée ou illustrée ici.

Claims (19)

  1. Structure semi-conductrice (1) comprenant :
    une plaquette (20) ;
    un chiplet (2) fixé à ladite plaquette (20) et comprenant un dispositif semi-conducteur (44) et une ou plusieurs couches métalliques connectées audit dispositif semi-conducteur (44);
    une structure d’interface (42) pour connecter un boîtier électronique à la plaquette (20) ; et
    une structure de dissipation de chaleur pour transférer la chaleur du chiplet (2) à la structure d’interface (42).
  2. Structure semi-conductrice (1) selon la revendication 1, dans laquelle la plaquette (20) est une plaquette de silicium sur isolant, SOI.
  3. Structure semi-conductrice (1) selon la revendication 1 ou 2, dans laquelle la structure de dissipation de chaleur comprend une broche thermique (36) située dans ledit chiplet (2) et comprenant une partie d’une couche métallique supérieure desdites une ou plusieurs couches métalliques dudit chiplet et un trou d’interconnexion (38) connecté à ladite partie de la couche métallique supérieure.
  4. Structure semi-conductrice (1) selon la revendication 3, dans laquelle la structure de dissipation de chaleur comprend une pluralité de telles broches thermiques (36) dans ledit chiplet (2).
  5. Structure semi-conductrice (1) selon l’une quelconque des revendications précédentes, dans laquelle ladite structure de dissipation de chaleur comprend au moins une partie d’une couche métallique factice constituée par une couche métallique supérieure (18) desdites une ou plusieurs couches métalliques dudit chiplet (2).
  6. Structure semi-conductrice (1) selon l’une quelconque des revendications précédentes, dans laquelle la structure de dissipation de chaleur comprend une partie d’une couche de redistribution (12) connectée audit chiplet (2).
  7. Structure semi-conductrice (1) selon la revendication 6, dans laquelle ladite couche de redistribution (12) comprend des lignes métalliques ayant une épaisseur dans la plage de 1 µm à 5 µm.
  8. Structure semi-conductrice (1) selon l’une quelconque des revendications précédentes, dans laquelle ladite structure de dissipation de chaleur comprend une couche diélectrique.
  9. Structure semi-conductrice (1) selon la revendication 8, dans laquelle ladite couche diélectrique comprend une céramique à base d’aluminium.
  10. Structure semi-conductrice (1) selon la revendication 8 ou 9, dans laquelle ladite couche diélectrique comprend un élément parmi le nitrure d’aluminium, AlN, et l’oxyde d’aluminium, Al2O3.
  11. Structure semi-conductrice (1) selon l’une quelconque des revendications précédentes, dans laquelle ladite plaquette (20) comprend une pluralité de couches métalliques (52), et dans laquelle ladite structure de dissipation de chaleur comprend une partie d’une couche métallique de ladite pluralité de couches métalliques (52).
  12. Structure semi-conductrice (1) selon l’une quelconque des revendications 1 à 10, dans laquelle ladite plaquette (20) comprend une pluralité de couches métalliques (52) et dans laquelle ladite structure de dissipation de chaleur comprend une partie de chaque couche métallique de ladite pluralité de couches métalliques et dans laquelle lesdites parties sont connectées par des trous d’interconnexion.
  13. Structure semi-conductrice (1) selon l’une quelconque des revendications précédentes, dans laquelle ladite structure de dissipation de chaleur (6) comprend une couche de passivation constituée par ledit chiplet (2).
  14. Structure semi-conductrice (1) selon l’une quelconque des revendications précédentes, dans laquelle ladite structure d’interface (42) comprend un plot de connexion (43) dans une ouverture d’une couche de passivation (34) sur ladite plaquette (20).
  15. Structure semi-conductrice (1) selon l’une quelconque des revendications 1 à 13, dans laquelle ladite structure d’interface (42) comprend au moins l’un d’un plot de connexion (43), d’une bosse de soudure (58), d’une liaison filaire, d’un pilier de cuivre et d’un trou d’interconnexion traversant de silicium, TSV (56).
  16. Structure semi-conductrice (1) selon l’une quelconque des revendications précédentes, comprenant en outre une première couche de passivation constituée par ladite plaquette (20), dans laquelle ledit chiplet (2) est fixé à ladite première couche de passivation (32), une deuxième couche de passivation (6) constituée par ledit chiplet (2), et une troisième couche de passivation (34) recouvrant ledit chiplet (2) et ladite plaquette (20).
  17. Structure semi-conductrice (1) selon l’une quelconque des revendications précédentes, comprenant en outre une couche d’amélioration de l’adhérence (22) située entre ledit chiplet (2) et ladite plaquette (20).
  18. Système comprenant :
    une structure semi-conductrice (1) selon l’une quelconque des revendications 1 à 17 ;
    une carte de circuit imprimé, PCB, connectée à ladite structure semi-conductrice (1) par la structure d’interface (42) ; et
    un dissipateur thermique fixé à la PCB pour dissiper la chaleur transféréevialadite structure d’interface (42).
  19. Procédé de formage d’une structure semi-conductrice, le procédé comprenant les étapes consistant à :
    fournir une plaquette (20) ;
    fournir une structure d’interface (42) pour connecter un boîtier électronique à la plaquette (20) ;
    fournir un chiplet comprenant un dispositif semi-conducteur- (44) et une ou plusieurs couches métalliques connectées audit dispositif semi-conducteur (44) ;
    fixer le chiplet (2) à ladite plaquette (20) ;
    fournir une structure de dissipation de chaleur pour transférer la chaleur du chiplet (2) à la structure d’interface (42).
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R. LERNER ET AL.: "Heterogeneous Intégration of Microscale Gallium Nitride Transistors by Micro-Transfer-Printing", IEEE 66TH ELECTRONIC COMPONENTS AND TECHNOLOGY CONFÉRENCE, 2016, pages 1186 - 1189, XP032947687, DOI: 10.1109/ECTC.2016.373
TAMIRES E.S. ARANJO, MARCOS MACIAS MIER, ALFREDO CRUZ OREA, ELIDIANE C RANGEL NILSON C. CRUZ, MATERIALS LETTER, vol. 3, 2019, pages 100016

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