HK14896A - Signal phase shift circuit - Google Patents

Claims (1)

1. Montage pour décaler la phase d'un signal (UE), sur lequel le signal (UE) passe par deux branches montées en parallèle et qui comprend dans l'une des deux branches un circuit de déphasage (PH) et des moyens (SR) pour commander l'amplitude et l'inversion du signe du signal (UE), caractérisé en ce qu'une borne de l'entrée (E) du montage est reliée à la base d'un premier transistor (T1) et par une première résistance (1) à la base d'un deuxième transistor (T2), que l'autre borne de l'entrée (E) est reliée à la base d'un troisième transistor (T3) et par une deuxième résistance (2) à la base d'un quatrième transistor (T4), que les bases des deuxième et quatrième transistors (T2, T4) sont reliées ensemble par un condensateur C, que l'émetteur du deuxième transistor (T2) est relié à l'émetteur du quatrième transistor (T4) par un montage en série formé par une troisième et quatrième résistance (3, 4), que l'émetteur du troisième transistor (T3) est relié à l'émetteur du premier transistor (T1) par un montage en série formé par une cinquième et sixième résistance (5, 6), que le point de liaison commun des troisième et quatrième résistances (3, 4) est relié au collecteur d'un cinquième transistor (T5), que le point de liaison des cinquième et sixième résistances (5, 6) est relié au collecteur d'un sixième transistor (T6), que la base du cinquième transistor (T5) est reliée à la base du sixième transistor (T6), que l'émetteur du cinquième transistor (T5) et l'émetteur du sixième transistor (T6) sont reliés à un potentiel de référence respectivement par une septième resistance (7) et par une huitième resistance (8), que le collecteur du deuxième transistor (T2) est raccordé aux émetteurs relies ensemble d'un septième et huitième transistor (T7, T8), que le collecteur du quatrième transistor (T4) est raccordé aux émetteurs reliés ensemble d'un neuvième et dixième transistor (T9, T10), que la base du septième transistor (T7) est reliée à la base du dixième transistor (T10) et la base du huitième transistor (T8) à la base du neuvième transistor (T9), que la base du septieme transistor (T7) est reliée à la base du huitième transistor (T8) par un montage en série formé par une neuvième et dixième résistance (9, 10), que les collecteurs reliés ensemble des premier, huitième et dixième transistors (T1, T8, T10) sont raccordés à une tension d'alimentation (U) par une onzième résistance (11), que les collecteurs reliés ensemble des troisième, septième et neuvième transistors (T3, T7, T9) sont raccordes à la tension d'alimentation (U) par une douzième résistance (12), que le point de liaison commun des collecteurs des premier, huitième et dixième transistors (T1, T8, T10) constitue la borne (A1) de la sortie, que l'autre borne (A2) de la sortie est formée par le point de liaison commun des collecteurs des troisième, septième et neuvième transistors (T3, T7, T9), qu'une première tension de référence (UV1) est délivrée aux bases reliées ensemble des cinquième et sixième transistors (T5, T6), une deuxième tension de référence (UV2) est fournie au point de liaison commun des neuvième et dixième résistances (9, 10) et une tension de commande (Us) aux bases reliées ensemble des huitième et neuvième transistors (T8, T9), la phase du circuit étant en position médiane en cas d'absence de la tension de commande (Us).