HK21494A - Data processor having dynamic bus sizing - Google Patents
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Claims (5)
- Datenverarbeitungssystem (10) mit einem Datenprozessor (12), der über eine Nachrichten-Sammelleitung mit einem Speicher (20) Daten auszutauschen imstande ist, der über mehrere sich unterscheidende Ein-/Auslaßformate verfügt, wobei zu dem Datenprozessor (12) gehören: Hilfsmittel zum Versorgen des Speichers (20) mit einem ersten Signal, das in einem ersten Taktzyklus des Systems anzeigt, daß unter Benutzung der Nachrichten-Sammelleitung ein Operand zu übertragen ist, und zur Übertragung des Operanden zwischen dem Datenprozessor und dem Speicher beim Empfang eines zweiten Signals aus dem Speicher, ferner dadurch gekennzeichnet, daß eine Steuerung (14) der Nachrichten-Sammelleitung zwischen dem Datenprozessor (12) und dem Speicher (20) und an der Nachrichten-Sammelleitung angeschlossen ist, um ununterbrochen die Führung der Sammelleitung während des ersten und, wenn notwendig, eines zweiten unmittelbar folgenden Taktzyklus des Systems zu behaupten, wobei das erste Signal (*RQS, S1, S0) der Steuerung (14) der Nachrichten-Sammelleitung eine Länge des zu übertragenden Operanden anzeigt, daß in der Steuerung (14) der Nachrichten-Sammelleitung eine erste Vorrichtung (188, 196) vorgesehen ist, um während des Übertragungsvorganges des Operanden die Führung der Sammelleitung für den Datenprozessor (12) über den Speicher (20) aufzubauen und ununterbrochen beizubehalten, daß der Speicher (20) an die Steuerung (14) der Nachrichten-Sammelleitung das zweite Signal (*DSACK0, *DSACK1) liefert, das das Datenein-/Auslaßformat des Speichers (20) anzeigt, daß in der Steuerung (14) der Nachrichten-Sammelleitung eine zweite Vorrichtung (188, 190) vorgesehen ist, um in dem ersten Taktzyklus des Systems aus dem Speicher (20) das zweite Signal zu empfangen, daß eine dritte Vorrichtung (13; 94, 96, 98, 100, 102, 104) an dem Datenprozessor (12), an der Steuerung (14) der Nachrichten-Sammelleitung und über die Nachrichten-Sammelleitung an dem Speicher (20) angeschlossen ist, um während des ersten Taktzyklus des Systems den gesamten Operanden oder einen möglichst großen Abschnitt des Operanden zu übertragen, so daß zur Ausführung der Übertragung entsprechend den ersten und zweiten Signalen der Operand bei dem ersten Taktzyklus des Systems durch Ordnen der Nachrichten-Sammelleitung vollständig übertragen wird, daß in der Steuerung der Nachrichten-Sammelleitung eine vierte Vorrichtung (180) an die dritte Vorrichtung zur Lieferung eines dritten Signals (*CURS) an die dritte Vorrichtung (18) angeschlossen ist, das die tatsächliche Größe des auf die Nachrichten-Sammelleitung gelegten Operanden anzeigt, und daß die dritte Vorrichtung, wenn überhaupt, den Rest des Operanden, der die Kapazität der Nachrichten-Sammelleitung bei dem ersten Taktzyklus des Systems übersteigt, bei dem zweiten unmittelbar folgenden Taktzyklus des Systems in der Weise überträgt, daß zur Anpassung an den Rest die Nachrichten-Sammelleitung der Größe nach geordnet wird.
- Datenverarbeitungssystem (10) gemäß Anspruch 1, bei dem die Steuerung (14) der Nachrichten-Sammelleitung derart angeordnet ist, daß der Datenprozessor (12) während der Übertragung des Operanden andere Aufgaben der Datenverarbeitung auszuführen imstande ist.
- Datenverarbeitungssystem (10) gemäß Anspruch 1 oder 2, bei dem die erste Vorrichtung (188, 196) das erste Signal zu Beginn jedes der zusammenhängenden Taktzyklen des Systems vorsieht.
- Verfahren zum Übertragen von Operanden zwischen einem Datenprozessor und einem Speicher in einem Datenverarbeitungssystem (10), das einen Datenprozessor (12) besitzt, der über eine Nachrichten-Sammelleitung mit dem Speicher (20) Nachrichten austauschen kann, der mehrere sich unterscheidende Ein-/Auslaßformate aufweist, mit den folgenden Schritten: bei einem ersten Taktzyklus des Systems aus dem Datenprozessor (12) ein Anforderungssignal an den Speicher (20) heranzubringen, das anzeigt, daß ein Operand unter Benutzung der Nachrichten-Sammelleitung zu übertragen ist, in Abhängigkeit von dem Anforderungssignal aus dem Speicher (20) ein Antwortsignal zu empfangen und den Operanden zwischen dem Datenprozessor (10) und dem Speicher (20) zu übertragen, ferner gekennzeichnet durch die folgenden Schritte: während des ersten Taktzyklus und, wenn notwendig, während eines zweiten unmittelbar folgenden Taktzyklus des Systems für den Datenprozessor die Führung der Sammelleitung über den Speicher (20) mit einer Steuerung (14) der Sammelleitung aufzubauen und ununterbrochen aufrechtzuerhalten, die zwischen dem Datenprozessor (12) und dem Speicher (20) angeschlossen ist, zu der Steuerung (14) der Nachrichten-Sammelleitung das Anforderungssignal (*RQS, S1, S0) zu übertragen, das die Länge des zu übertragenden Operanden anzeigt, bei dem ersten Taktzyklus des Systems aus dem Speicher (20) das Antwortsignal (*DSACK0, *DSACK1) mit der Steuerung (14) der Sammelleitung zu empfangen, das das Datenein-/Auslaßformat des Speichers (20) anzeigt, aus der Steuerung der Nachrichten-Sammelleitung ein die Operandengröße angebendes Signal (*CURS) an eine Schnittstellenschaltung (18) zu liefern, das die tatsächliche Größe des auf die Nachrichten-Sammelleitung zu legenden Operanden anzeigt, wobei die Schnittstellenschaltung an den Datenprozessor (12), die Steuerung (14) der Nachrichten-Sammelleitung und über die Nachrichten-Sammelleitung an den Speicher (20) angeschlossen wird, während des ersten Taktzyklus des Systems den gesamten Operanden oder einen möglichst großen Abschnitt des Operanden über die von der Steuerung (14) gesteuerte Nachrichten-Sammelleitung zu übertragen, um durch eine Ordnung der Nachrichten-Sammelleitung die Übertragung entsprechend dem Anforderungssignal und dem Antwortsignal auszuführen, und einen möglichen Rest des Operanden,der beim ersten Taktzyklus des Systems nicht in die Nachrichten-Sammelleitung hineinpaßt, bei dem zweiten unmittelbar nachfolgenden Taktzyklus durch eine Ordnung der Nachrichten-Sammelleitung zur Anpassung an den möglichen Rest zu übertragen.
- Verfahren zum Übertragen von Operanden in dem Datenverarbeitungssystem (10) des Anspruches 4, bei dem das Anforderungssignal zu Beginn jedes der aufeinanderfolgenden Taktzyklen des Systems vorgesehen wird.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PF | Patent in force | ||
| PE | Patent expired |
Effective date: 20050411 |