HK40385A - Two-wire bus-system comprising a clock wire and a data wire for interconnecting a number of stations - Google Patents

Two-wire bus-system comprising a clock wire and a data wire for interconnecting a number of stations Download PDF

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HK40385A
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Herman Schutte
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Claims (24)

1. Système de communication comprenant une première série de stations (32, 34) qui sont interconnectées par une ligne bifilaire comprenant un fil de données (22) destiné à transporter une série de bits de données et un fil d'horloge (20) destiné à transporter, pour chaque bit de données, un signal d'horloge de synchronisation en synchronisme avec ce bit, entre au moins une station d'émission et au moins une station de réception, caractérisé en ce que le fil d'horloge est un fil de bus d'horloge et le fil de données et un fil de bus de données, les deux fils étant pourvus de moyens logiques (28, 30) destinés à former une fonction logique câblée entre les niveaux de tension qui désignent respectivement une première et une seconde valeur logique qui sont transmises par les stations en question, de sorte que le niveau de tension sur les deux fils peut être amené à la première valeur logique par toute station présentant un signal ayant cette première valeur logique au fil en question, ce qui masque tout signal ayant la seconde valeur logique qui peut être présenté au fil en question, et la série de stations d'émission/réception comprend au moins une station maîtresse et au moins une station asservie, toute station maîtresse comprenant un premier dispositif destiné à produire, dans chaque cellule de bit, une impulsion d'horloge de longeur finie (58, 59) ayant la seconde valeur logique à présenter au fil d'horloge, la dite au moins une station d'émission comprenant un second dispositif destiné, dans chaque cellule de bit de séquences de cellules de bits prédéterminées, à présenter un bit de données correspondants sur le fil de données pendant une période qui couvre la durée de l'impulsion d'horloge associée sur le fil d'impulsions d'horloge, y compris ses flancs, toute station maîtresse comprenant également:
(a) une troisième dispositif pour former un premier signal d'arrêt en formant, sur le fil de données, une transition de signal allant de la première à la seconde valeur logique (62) pendant la présence d'un signal de la seconde valeur logique sur le fil d'horloge;
(b) un quatrième dispositif pour former un premier signal de démarrage en formant sur le fil de données une transition de signal allant de la seconde valeur logique à la première valeur logique (60) pendant la présence d'un signal de la seconde valeur logique sur le fil d'horloge; toute station non maîtresse connectée dans la série comprenant cinquième dispositif destiné à présenter de manière continue la second valeur logique au fil d'horloge et toute station non émettrice connectée dans la série comprenant un sixième dispositif destiné à présenter de manière continue, pendant les séquences de cellules de bits prédéterminées, la seconde valeur logique au fil de données.
2. Système de communication suivant la revendication 1, caractérisé en ce qu'une séquence de cellules de bits prédéterminée est suivie directement d'une cellule de bit destinée à un bit d'accusé de réception à produire par une station réceptrice.
3. Système de communication suivant la revendication 1 ou 2, caractérisé en ce que, dans le cas où au moins deux stations émettant simultanément sont connectées à la ligne à deux fils, ces stations émettrices sont toutes des stations maîtresses, chaque station maîtresse comprenant un générateur de tranches de temps (108, 110) présentant une entrée destinée à recevoir un second signal de démarrage (78, 86) sur le fil d'horloge qui est amorcé par la première station fournissant une transition de signal d'horloge (76) de la seconde à la première valeur logique et par la dernière station fournissant une transition de signal d'horloge (84) de la première à la seconde valeur logique, et à fournir un signal de fin (114) au terme de la tranche de temps ainsi démarrée, le premier dispositif étant à même de former un signal modifié (76, 83, 84) pour le fil d'horloge sous la commande du siganl de "fin", und détecteur 116 étant aussi prévu pour détecter une transition de signal sur le fil d'horloge à titre de représentation exclusive du second signal de démarrage.
4. Système de communication suivant la revendication 3, caractérisé en ce que les stations maîtresses comportante d'autres moyens de détection pour, pendant une impulsion d'horloge, détecter une différence entre une condition de valeur de bit sur le fil de données et un bit de données actuellement produit par son propre second dispositif, puis pour commander une commutation sur un état de station d'émission non maîtresse .
5. Système de communication suivant l'une quelconque des revendications 1 à 4, caractérisé en ce que, dans une séquence de cellulose de bits prédéterminée provenant d'une station maîtresse, un bit indique une fonction d'émetteur/récepteur à remplir par une station asservie.
6. Système de communication suivant l'une quelconque des revendications 1 à 5, caractérisé en ce qu'une horloge locale et des moyens de division sont prévus dans une station maîtresse pour permettre une division pouvent être sélectionnée de la frequence d'horloge locale par un nombre entier avant présentation au fil de bus d'horloge.
7. Système de communication suivant l'une quelconque des revendications 1 à 6, caractérisé en ce que des moyens d'entrée à filtre d'horloge (120) sont prévus dans une station pour, sous une synchronisation locale, tamponner un signal d'horloge reçu sur le fil de bus d'horloge.
8. Système de communication suivant l'une quelconque des revendications 1 à 7, caractérisé en ce que des moyens d'entrée à filtre de données (136) sont prévus dans une station pour, sous une synchronisation locale, tamponner un signal de données reçu sur le fil de bus de données.
9. Système de communication suivant l'une quelconque des revendications 1 à 8, caractérisé en ce qu'au moins une station comprend un dispositif à microprocesseur.
10. Système de communication suivant l'une quelconque des revendications 1 à 9, caractérisé en ce qu'il comprend, en outre, un dispositif de sélection pour, dans une station asservie, sous la commande d'un bit prédéterminé dans une séquence de bits de données reçue, effectuer une sélection entre l'état de lecture et l'état d'écriture.
11. Système de communication suivant la revendication 10, caractérisé en ce qu'il comprend, en outre, une, dispositif comparateur d'adresses pour (156) dans une station asservie, réagir à au moins 7 bits précédents d'une séquence de données reçue.
12. Système de communication suivant l'une quelconque des revendications 1 à 11, caractérisé en ce que des signaux d'horloge transférés sur le fil de bus d'horloge interviennent en tant que signaux de synchronisation exclusifs pour au moins une station asservie.
13. Système de communication suivant l'une quelconque des revendications 1 à 12, caractérisé en ce que, dans une station maîtresse, le deuxième et le quatrième dispositif sont à même de faire démarrer une opération de transport de donnés en formant successivement:
le premier signal de démarrage (66);
une première série d'au moins deux bits de données présentant la première valeur logique;
une deuxième série d'au moins un bit de données présentant la seconde valeur logique;
un troisième signal de démarrage (68) dont la forme correspond à celle du premier signal de démarrage.
14. Système de communication suivant la revendication 13, caractérisé en ce que toutes les stations connectées forment un dispositif d'interrogation dont le temps "mort" est plus court que le valeur correspondant à la longeur de la première série.
15. Système de communication suivant la revendication 14, caractérisé en ce qu'il comprend, en outre, un dispositif de transfert de données pour, dans une station asservie, communiquer des bits de données au moyen du fil de données à une cadence de cellule de bits dont la longeur de cellule est au moins deux fois plus petite que la longueur du temps "mort".
16. Système de communication suivant la revendication 13, caractérisé en ce qu'il comprend, en outre, un dispositif de re- positionnement pour, dans une station asservie, à la réception du troisième signal de démarrage, ramener la station asservie dans un état initial en vue d'accéder ensuite à une adresse pouvant être reçue sur le fil de bus de données.
17. Station d'émission maîtresse à utiliser dans le système la revendication 1, comprenant un port de données pour communiquer une série de bits de données au fil de données d'une ligne à deux fils et un port d'horloge pour communiquer pour chaque bit de données un signal d'horloge de synchronisation en synchronisme avec ce bit au fil d'horloge de la ligne à deux fils, caractérisée en ce que pour la première valeur logique présentée localement sur les deux ports, la station présente une faible impédance de sortie et pour la seconde valeur logique présentée localement sur les deux ports, la station présente und impédance de sortie nettement plus élevée et la station comprend un premier dispositif pour, dans chaque cellule de bit, produire une impulsion d'horloge de longeur finie (58, 59) avent a la seconde valeur logique et destinée à être présentée au port d'horloge, un second dispositif pour, dans chaque cellule de bit de séquences de cellules de bits prédéterminées, présenter un bit de données correspondant sur le port de données pendant une période qui couvre la durée de l'impulsion d'horloge associée sur le port d'impulsions d'horloge, y compris ses flancs, un troisième dispositif pour former un premier signal d'arrêt par formation d'une transition de signal sur le port de données allant de la première à la seconde valeur logique (62) pendant la présentation d'un signal de la seconde valeur logique sur le port d'horloge, et un quatrième dispositif pour former un premier signal démarrage par formation d'une transition de signal sur le port de données allant de la seconde valeur logique à la première valeur logique (60) pendant la présentation d'un signal de la seconde valeur logique sur le port d'horloge.
18. Station suivant la revendication 17, caractérisée en ce qu'une séquence de cellules de bits prédéterminée est suivie directement d'une période de cellule de bit destinée à un bit d'accusé de réception.
19. Station suivant la revendications 17 ou 18, caractérisé en ce que dans la séquence de cellules de bits prédéterminée, une valeur de bit de position prédéterminée indique une fonction d'émetteur/récepteur prévue.
20. Station de réception maîtresse à utiliser dans le système suivant la revendication 1, comprenant un port de données pour communiquer une série de bits de données au fil de données d'une ligne à deux fils et un port d'horloge pour communiquer pour chaque bit de données un signal d'horloge de synchronisation en synchronisme avec ce bit au fil d'horloge de la ligne à deux fils, caractérisée en ce que, pour la première valeur logique présentée localement sur les deux ports, la station présente une impédance de sortie faible et pour la seconde valeur logique présentée localement sur les deux ports, la station présente une impédance de sortie sensiblement plus élevée et la station comprend un premier dispositif pour, dans chaque cellule de bit, produire une impulsion d'horloge de longueur finie (58, 59) ayant la seconde valeur logique et destinée à être présentée au port d'horloge, un deuxième dispositif pour, dans chaque cellule de bit de séquences de cellules de bits prédéterminée, présenter de manière continue la seconde valeur logique à la borne de données comme pouvant être supplantée par un signal d'impédance plus basse de la première valeur logique, un troisième dispositif pour former un premier signal d'arrêt par formation d'une transition de signal sur le port de données allant de la première à la seconde valeur logique (62) pendant la présentation d'un signal de la seconde valeur logique sur le port d'horloge et un quatrième dispositif pour former un premier signal de démarrage par formation d'une transition de signal sur le port de données allant de la seconde valeur logique à la première valeur logique (60) pendant la présentation d'un signal de la seconde valeur logique sur le port d'horloge.
21. Station suivant la revendication 20, caractérisée en ce qu'une séquence de cellules de bits prédéterminée est suivie directement d'une période de cellule de bit pour un bit d'accusé de réception à produire sur le port de données.
22. Système de communication suivant la revendication 1, comprenant une station d'émission asservie qui comprend un port de données pour communiquer une série de bits de données et un port d'horloge pour communiquer pour chaque bit de données un signal d'horloge de synchronisation en synchronisme avec ce bit, caractérisé en ce que, pour la première valeur logique présentée localement sur le port de données, la station présente une impédance de sortie peu élevée et, pour la seconde valeur logique présentée localement sur le port de donnés, la station présente une impédance de sortie nettement plus élevée, et la station comprend un deuxième dispositif pour, dans chaque cellule de bit de séquence de cellules de bits prédéterminée, présenter un bit de données respectif sur le port de données pendant une période qui couvre la durée d'un signal d'impulsion d'horloge de la seconde valeur logique pouvant être reçu sur le port d'impulsions de données, y compris ses flancs.
23. Station suivant la revendication 22, caractérisée en ce que la séquence de cellules de bits prédéterminée est suivie d'une période de cellule de bit destinée à un bit d'accusé de réception pouvant être reçu sur le port de données à titre d'exigence préalable pour valider la transmission qui suit immédiatement toute autre séquence de cellules de bits prédé- terminéd de ce genre.
24. Système de communication suivant la revendication 1, comprenant une station de récepteur asservie qui comprend un port de données pour communiquer une série de bits de données et un port d'horloge pour communiquer pour chaque bit de données un signal d'horloge de synchronisation en synchronisme avec ce bit, caractérisé en ce que la station comprend un dispositif de réception destiné à recevoir des séquences de cellules de bits prédéterminées pouvant parvenir sur le port de données et une séquence de cellules de bits prédéterminée est suivie directement d'une cellule de bit destinée à un bit d'accusé de réception provenant de la dite station et la dite station comprend un dispositif comparateur d'adresses destiné à réagir à au moins sept bits précédents d'une séquence de bits de données reçue.
HK403/85A 1980-10-31 1985-05-23 Two-wire bus-system comprising a clock wire and a data wire for interconnecting a number of stations HK40385A (en)

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