HK71596A - Personal computer memory bank parity error indicator - Google Patents

Personal computer memory bank parity error indicator

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HK71596A
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HK
Hong Kong
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parity
check
parity error
signal
memory
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HK71596A
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Bennie Capps Louis
Grant Forster Jimmy
Everett Price William
William Rupe Robert
Allen Uplinger Kenneth
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International Business Machines Corporation
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Claims (5)

  1. Système de contrôle de parité pour un ordinateur personnel comportant un microprocesseur interruptible (10) et une mémoire principale ayant des premier et second blocs de mémoire (12, 14), le système de contrôle de parité comprenant : Des première et seconde unités de contrôle de parité (16, 18) respectivement connectées au premier et second blocs de mémoire (12, 14), la première unité de contrôle (16) produisant un signal d'erreur de parité sur détection d'une erreur de parité dans les données auxquelles on a accédé dans le premier bloc de mémoire (12) et la seconde unité de contrôle (18) produisant un signal d'erreur de parité lorsque l'on détecte une erreur de parité dans les données auxquelles on a accédé dans le second bloc de mémoire (14), caractérisé en ce que le système comprend : des première et seconde bascules (22, 24) respectivement connectées aux première et seconde unités de contrôle (16, 18) pour recevoir les signaux d'erreur de parité provenant de celles-ci, chaque bascule (16, 18) ayant une ligne de sortie pour délivrer un signal actif sur réception d'un signal d'erreur de parité de l'unité de contrôle (16, 18) connectée à celle-ci, un premier moyen logique (26, 34) connecté aux lignes de sortie des bascules (16, 18) pour transmettre un signal d'interruption sur erreur de parité au microprocesseur 10 en réponse à l'une des bascules (22, 24) délivrant un signal actif, un dispositif de mémorisation à un seul bit (41) pour mémoriser un bit de contrôle pour indiquer auquel des premier et second blocs de mémoire (12, 14) on a accédé pendant un accès mémoire au cours duquel une erreur de parité s'est produite, le bit de contrôle étant commutable entre un premier état et un second état, un second moyen logique relié à la ligne de sortie de la première bascule (22) et audit dispositif de mémorisation (41) pour commuter le bit de contrôle du second état au premier état uniquement en réponse à la première unité de contrôle (16) produisant le premier signal d'erreur de parité, et un moyen de traitement d'interruption d'erreur de parité (10) relié au dispositif de mémorisation (41) pour lire le bit de contrôle en réponse au microprocesseur (10) recevant le signal d'interruption d'erreur de parité et pour déterminer à partir de l'état du bit de contrôle lequel des premier et second blocs de mémoire (12, 14) à provoqué l'erreur de parité pendant l'accès mémoire, la moyen de traitement d'interruption (10) déterminant que le premier bloc de mémoire (12) a provoqué l'erreur de parité lorsque le bit de contrôle est dans le second état et déterminant que le second bloc de mémoire (14) a provoqué l'erreur de parité lorsque le bit de contrôle est dans le second état.
  2. Système de contrôle de parité selon la revendication 1, dans lequel ledit moyen de traitement d'interruption d'erreur de parité produit un premier message lorsque le bit de contrôle est dans le premier état indiquant que ledit premier bloc de mémoire a provoqué une erreur de parité et produit un second message lorsque le bit de contrôle est dans le second état indiquant que le second bloc de mémoire (14) a provoqué une erreur de parité.
  3. Système de contrôle de parité selon la revendication 2, dans lequel ledit premier moyen logique comprend : un circuit logique OU connecté aux lignes de sortie des première et seconde bascules et agissant en réponse à la réception d'un des signaux actifs provenant de l'une desdites bascules pour produire un signal de contrôle de parité, et un contrôleur d'interruption ayant une entrée connectée pour recevoir le signal de contrôle de parité provenant du circuit logique OU, le contrôleur d'interruption étant de plus connecté au microprocesseur (10) pour lancer une interruption d'erreur de parité en réponse à la réception du signal de contrôle de parité.
  4. Système de contrôle de parité selon l'une quelconque des revendications précédentes, dans lequel lesdites bascules reçoivent un signal d'horloge à partir d'une ligne de validation d'adresse (31) fournie par le moyen de commande de la mémoire (20).
  5. Système d'ordinateur comprenant un système de contrôle de parité selon l'une quelconque des revendications précédentes.
HK71596A 1989-10-16 1996-04-25 Personal computer memory bank parity error indicator HK71596A (en)

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Application Number Priority Date Filing Date Title
US42220489A 1989-10-16 1989-10-16

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Publication Number Publication Date
HK71596A true HK71596A (en) 1996-05-03

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ID=23673830

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HK71596A HK71596A (en) 1989-10-16 1996-04-25 Personal computer memory bank parity error indicator

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EP (1) EP0423933B1 (fr)
JP (1) JPH03132829A (fr)
KR (1) KR940002273B1 (fr)
CN (1) CN1017382B (fr)
AT (1) ATE120867T1 (fr)
AU (1) AU635971B2 (fr)
BR (1) BR9005193A (fr)
CA (1) CA2021834C (fr)
DE (2) DE69018365T2 (fr)
HK (1) HK71596A (fr)
ZA (1) ZA907497B (fr)

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AU635971B2 (en) 1993-04-08
EP0423933A2 (fr) 1991-04-24
EP0423933A3 (en) 1992-04-08
KR910008568A (ko) 1991-05-31
DE69018365T2 (de) 1995-10-12
ZA907497B (en) 1991-06-26
EP0423933B1 (fr) 1995-04-05
CN1051095A (zh) 1991-05-01
AU6388890A (en) 1991-04-18
JPH03132829A (ja) 1991-06-06
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DE4032571A1 (de) 1991-05-02
KR940002273B1 (ko) 1994-03-19
DE4032571C2 (fr) 1991-08-29
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CN1017382B (zh) 1992-07-08
CA2021834A1 (fr) 1991-04-07
CA2021834C (fr) 1993-12-21
ATE120867T1 (de) 1995-04-15

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