IT8024406A1

IT8024406A1 - CONTROL UNIT OF AN INPUT-OUTPUT MODULE OF AN ELECTRONIC PROCESSOR

Info

Publication number: IT8024406A1
Application number: IT1980A24406A
Authority: IT
Original assignee: Soc It Telecomunicazioni Siemens S P A
Priority date: 1980-09-02
Filing date: 1980-09-02
Publication date: 1982-03-02
Also published as: BR8105468A; GB2083667A; IT8024406A0; IT1150998B; DE3134746A1; FR2489552A1

Description

TESTO DELLA DESCRIZIONE . TEXT OF THE DESCRIPTION.

Il presente trovato si riferisce ad una disposizione circuitale microprogrammata atta a gestire una Unit? funzionale di un elaboratore elettronico ,nel seguito detto modulo, comprendente una pluralit? di circuiti di interfaccia ingresso-uscita e circuiti ausiliari. The present invention refers to a microprogrammed circuit arrangement suitable for managing a Unit? functional of an electronic computer, hereinafter said module, comprising a plurality of of input-output interface circuits and auxiliary circuits.

Le operazioni di trasferimento dati tra la memoria centrale o 1'unit? logica centrale (CPU) di un elaboratore elettronico e le unit? periferiche, tramite i circuiti di interfaccia associati a ciascuna unit? periferica, richiedono l'esecuzione di una serie di microistruzioni. Per non impegnare inutilmente la CPU ? conveniente delegare la gestro ne di queste operazioni ad organi decentrati che interagiscono direttamente con i circuiti di interfaccia. Tali organi decentrati, detti nel seguito unit? di controllo, hanno preferibilmente una struttura semplice , il che limita il numero delle interfacce che ciascuna unit? di controllo pu? gestire. The data transfer operations between the main memory or the unit? central logic (CPU) of an electronic computer and the unit? peripherals, through the interface circuits associated with each unit? peripheral, require the execution of a series of microinstructions. So as not to use the CPU unnecessarily? It is convenient to delegate the management of these operations to decentralized bodies that interact directly with the interface circuits. These decentralized bodies, hereinafter referred to as unit? control, preferably have a simple structure, which limits the number of interfaces that each unit? control can? manage.

La parte ingresso-uscita dell'elaboratore assume cosi una struttura modulare in cui ciascun modulo comprende una pluralit? di circuiti di interfaccia e l'unit? di controllo che li gestisce, mentre il messaggio inviato dalla CPU contiene l'indirizzo del modulo, quello dell'interfaccia del modulo e l'ordine all'unit? di controllo di compie re un'operazione attivando il microprdgramma adeguato. The input-output part of the processor thus assumes a modular structure in which each module comprises a plurality of elements. of interface circuits and the unit? control that manages them, while the message sent by the CPU contains the address of the module, that of the module interface and the order to the unit? control to carry out an operation by activating the appropriate micro program.

Scopo del presente trovato ? la realizzazione di una unit? di control lo comprendente circuiti atti a sincronizzarla rapidamente con la CPU, sia all'avvio di una microistruzione che nel corso della stessa, nonch? circuiti atti a verificare la correttezza della sequenza dei microordini nell'ambito di una microistruzione ed IL completamento del la microistruzione stessa. Purpose of the present invention? the realization of a unit? of control comprising circuits able to quickly synchronize it with the CPU, both at the start of a microinstruction and during the same, as well as? circuits suitable for verifying the correctness of the sequence of the micro-orders in the context of a micro-instruction and the completion of the micro-instruction itself.

Un'unit? di controllo secondo il trovato comprende in combinazione: One unit control device according to the invention comprises in combination:

- una unit? di codifica:che , in risposta ad una richiesta di esecuzione di microistruzione, genera un codice che viene scritto in un primo registro; - a unit? coding: which, in response to a request for execution of a microinstruction, generates a code which is written in a first register;

'? un contatore atto a scandire i microordini che costituiscono una microistruzione; '? a counter able to scan the micro-orders which constitute a micro-instruction;

- una prima memoria, indirizzata dal codice scritto nel primo registro e dal contatore, contenente le microistruzioni operative; - a first memory, addressed by the code written in the first register and by the counter, containing the operating microinstructions;

- una seconda memoria indirizzata dal conta"' re e contenente le microistruzioni di scansione ciclica delle unit? di interfaccia facenti parte del modulo; - a second memory addressed by the counter and containing the cyclic scanning microinstructions of the interface units forming part of the module;

- un primo circuito atto a sincronizzare l'inizio delle microiistruz'ioni eseguitedall'unit? di controllo con quelle della CPU; - a first circuit adapted to synchronize the start of the micro-instructions performed by the unit? control with those of the CPU;

- un secondo circuito atto ad arrestare una microistruzione in corso di svolgimento nell'unit? di controllo in attesa della comparsa O scomparsa di almeno un segnale emesso dalla CPU; - a second circuit adapted to stop a microinstruction in progress in the unit? control waiting for the appearance or disappearance of at least one signal emitted by the CPU;

- un terzo circuito atto a controllare la correttezza successiva dei microordini nell'ambito di una microistruzione ed il completamento della microistruzione stessa; - a third circuit adapted to check the subsequent correctness of the micro-orders in the context of a micro-instruction and the completion of the micro-instruction itself;

- mezzi atti ad abilitare l'esecuzione di una microistruzione o perativa e della microistruzione di scansione ciclica. - means for enabling the execution of a perative microinstruction and of the cyclic scanning microinstruction.

Il trovato sar? ora descritto con riferimento ad un esempio non limi_ tativo di realizzazione descritto nelle figure allegate dove: The found will be? now described with reference to a non-limiting example of embodiment described in the attached figures where:

la figura 1 mostra uno schema a blocchi di un'unit? di controllo secondo il trovato; figure 1 shows a block diagram of a unit? control according to the invention;

- la figura 2 mostra un esempio di realizzazione dei circuiti di sincronizzazione CSL e FL di figura 1; Figure 2 shows an example of embodiment of the synchronization circuits CSL and FL of Figure 1;

,- la figura 3 mostra un esempio di realizzazione del circuito MPC di figura 1. , - figure 3 shows an example of embodiment of the MPC circuit of figure 1.

In figura 1 ? indicato lo schema a blocchi di un'unit? di controllo secondo il trovato. In figure 1? indicated the block diagram of a unit? control according to the invention.

I segnali indicanti la microistruzione da svolgere, codificati dal co dificatore CE e memorizzati nel registro CC, costituiscono i bit pi? significativi degli indirizzi di una memoria CS (Control Store) nelle cui celle sono inseriti i microordini che compongono ciascuna micro istruzione; i bit meno significativi dell'indirizzo sono generati da un contatore PC, che indirizza anche una seconda memoria PS dove sono inserite le microistruzioni di scansione ciclica dei circuiti di interfaccia per evidenziare richieste da inviare alla CPU. La scansio ne ciclica ha luogo quando l'unit? di controllo non ? impegnata per eseguire uno dei microprogrammi contenuti nella memoria CS. Le memorie CS e PS e quella che costituisce il contatore PC sono seguite da un registro R, temporizzato da un segnale CKP e resettati da un segna le RS: entrambi i segnali saranno esaminati in seguito. The signals indicating the microinstruction to be carried out, encoded by the encoder CE and stored in the CC register, constitute the pi? significant of the addresses of a CS (Control Store) memory in whose cells the microorders that make up each micro instruction are inserted; the least significant bits of the address are generated by a PC counter, which also addresses a second memory PS where the cyclic scanning microinstructions of the interface circuits are inserted to highlight requests to be sent to the CPU. The cyclic scanning takes place when the unit? control not? engaged to execute one of the microprograms contained in the CS memory. The CS and PS memories and the one that constitutes the PC counter are followed by an R register, timed by a CKP signal and reset by an RS signal: both signals will be examined later.

Alcuni dei segnali che attivano una microistruzione corrispondono ad istruzioni del programma in corso nella CPU, altri derivano da richie ste di operazioni di ingresso-uscita inviate alla CPU dalle periferi che; con riferimento alla figura sono originati dal programma della CPU i segnali RW (trasferimento di un dato alla CPU), CW (trasferimento di un dato dalla CPU) e IOG (istruzioni di controllo per le interfacce), derivano da richieste inviate alla CPU i segnali DCY (primo ciclo di un DMA doppio), DI (DMA entrante), DO (DMA uscente) e INI (richiesta di interruzione). Some of the signals that activate a microinstruction correspond to instructions of the program in progress in the CPU, others derive from requests for input-output operations sent to the CPU by the peripherals which; with reference to the figure, the signals RW (transfer of a data to the CPU), CW (transfer of a data from the CPU) and IOG (control instructions for the interfaces) originate from the CPU program, derive from requests sent to the CPU, the signals DCY (first cycle of a double DMA), DI (incoming DMA), DO (outgoing DMA) and INI (interrupt request).

Ricordiamo che con la dizione DMA (Direct Memory Access) si indica una procedura che consente il trasferimento rapido di dati tra la me moria centrale ed una periferica; con DMA doppio si indica un parti colare DMA in cui pi? periferiche possono scrivere nella stessa area di memoria ed ogni parola ? preceduta dall?indirizzo della periferica che l'ha generata. We remind you that the term DMA (Direct Memory Access) indicates a procedure that allows the rapid transfer of data between the central memory and a peripheral; double DMA indicates a particular DMA in which pi? peripherals can write in the same memory area and every word? preceded by the address of the device that generated it.

Un esempio di realizzazione di un circuito facente parte del modulo ed atto a realizzare il DMA, compreso quello doppio, ? descritto nel la domanda di brevetto nr. 23659 A/80 del 24/7/1980. An example of realization of a circuit forming part of the module and suitable for realizing the DMA, including the double one,? described in the patent application no. 23659 A / 80 of 24/7/1980.

Per una corretta esecuzione dei programmi ? necessario sincronizzare l'inizio della microistruzione con il programma della CPU, ed arresta re se necessario la microistruzione in attesa di ricevere un consenso dalla CPU. For a correct execution of the programs? it is necessary to synchronize the start of the microinstruction with the CPU program, and if necessary stop the microinstruction waiting to receive a consent from the CPU.

La sincronizzazione ? ottenuta mediante il circuito CSL (logica di sincronizzazione del ciclo) che, tramite il segnale RS, resetta i registri R; l'arresto della microistruzione ? realizzato mediante il circuito FL (logica di congelamento) che, tramite il segnale F, inter dice il segnale CKP che temporizza i registri R. The synchronization? obtained by means of the CSL circuit (cycle synchronization logic) which, by means of the signal RS, resets the registers R; the arrest of micro-education? realized by means of the FL circuit (freezing logic) which, by means of the signal F, interacts the signal CKP which times the registers R.

Un esempio di realizzazione dei circuiti CSL e FL ? riportato in figura 2. An example of realization of the CSL and FL circuits? shown in figure 2.

Il circuito di controllo dei microprogrammi MPC, meglio illustrato nella figura 3, controlla che i microordini emessi da CS si succedo no esattamente e che la microistruzione venga completata; 1'eventua le errore viene segnalato (ME) alla CPU. The control circuit of the MPC microprograms, better illustrated in Figure 3, checks that the microorders emitted by CS follow each other exactly and that the microinstruction is completed; The eventual error is signaled (ME) to the CPU.

Come: gi? detto in precedenza, la microistruzione di scansione IP emessa dalla memoria PS viene svolta da tutti i moduli di ingresso-uscita dell'elaboratore che non svolgono una delle microistruzioni di lavoro, emesso dalla memoria CS e indicate globalmente in figura con WP. How: already? said above, the IP scanning microinstruction issued by the memory PS is carried out by all the input-output modules of the processor which do not carry out one of the micro-work instructions, issued by the memory CS and globally indicated in the figure with WP.

Come si pu? facilmente osservare, il contatore PC fa avanzare in ogni caso sia PS che CS: in particolare all'inizio di ogni ciclo PS emette il microordine CK che provoca il caricamento nei registri CC e RK dei segnali eventualmente presenti ai loro ingressi. CC riceve i segnali codificati da CE, RK abilita le microistruzioni di lavoro WP quando il modulo riconosce come proprio (ID) l'indirizzo associa to ad un ordine IOG, RW o CW emesso dalla CPU, quando la CPU accetta (ASW) una richiesta trasmessa dal modulo oppure, nel secondo ciclo di un DMA doppio, in risposta ad un segnale DF emesso dal circuito DMA presente nel modulo. How can you? It is easy to observe, the counter PC advances both PS and CS in any case: in particular at the beginning of each cycle PS emits the micro-order CK which causes any signals present at their inputs to be loaded into the CC and RK registers. CC receives the signals encoded by CE, RK enables the WP microinstructions when the module recognizes as its own (ID) the address associated with an IOG, RW or CW order issued by the CPU, when the CPU accepts (ASW) a request transmitted by the module or, in the second cycle of a double DMA, in response to a DF signal emitted by the DMA circuit present in the module.

Le uscite IP e WP sono ovviamente mutuamente esclusive poich? il modulo non pu? eseguire contemporaneamente una microistruzione di lavoro e una di scansione ciclica delle periferiche. The IP and WP outputs are obviously mutually exclusive since? the module can not? execute at the same time a working micro-instruction and a cyclic scanning of the peripherals.

In figura 2 ? illustrato un esempio di realizzazione della logica di sincronizzazione CSL e della logica di congelamento FL. In Figure 2? illustrated an example of embodiment of the synchronization logic CSL and of the freezing logic FL.

Il circuito CSL ha il compito di sincronizzare il modulo di ingresso-uscita con la CPU. Tale sincronizzazione assume particolare importanza quando le periferiche vengono gestite da due elaboratori operanti in sincronismo: i tempi di esecuzione dello stesso program ma non sono perfettamente eguali per i due elaboratori ed ? necessario garantire che l'inizio di un'operazione di ingresso-uscita avvenga contemporaneamente nei due elaboratori non appena entrambe le CPU.sono in grado di gestirla. The CSL circuit has the task of synchronizing the input-output module with the CPU. This synchronization takes on particular importance when the peripherals are managed by two processors operating in synchronism: the execution times of the same program are not perfectly equal for the two processors and? It is necessary to ensure that the initiation of an input-output operation occurs simultaneously in the two processors as soon as both CPUs are able to handle it.

La CPU genera sempre un segnale di temporizzazione MCK e, quando sta per finire di eseguire l'istruzione precedente, un segnale PR di durata prefissata, multipla intera del periodo del clock MCK: alla fine di PR la CPU ? certamente disponibile per gestire la nuova istruzione . The CPU always generates a timing signal MCK and, when it is about to finish executing the previous instruction, a signal PR of predetermined duration, an integer multiple of the period of the MCK clock: at the end of PR the CPU? certainly available to handle the new education.

Il bistabile 1, di tipo J?K, che costituisce il circuito CSL genera il segnale RS che ha durata pari ad un periodo di MCK e tiene resettati i registri R (figura 1). Si osservi che il bistabile 1 ? temporizzato da MCK: i fronti di RS coincidono perci? con due transizioni eguali (ad esempio fronti di salita) successive di MCK; i registri R sono temporizzati da MCK ed iniziano a caricare i microordini presen ti all'uscita delle memorie mezzo periodo di MCK dopo la fine di PR . Si chiarisce meglio il significato del segnale PR: il fronte inizia le indica che alla CPU manca un tempo prefissato per terminare un ci ci? ed il modulo di ingresso-uscita si prepara al ciclo successivo, resettando i registri R;.il fronte finale indica che la CPU ha finito il.ciclo ed il modulo ingresso-uscita ? pronto per il ciclo successivo . The bistable 1, of type J? K, which constitutes the CSL circuit generates the signal RS which has a duration equal to a period of MCK and keeps the registers R reset (Figure 1). Observe that the bistable 1? timed by MCK: the edges of RS therefore coincide? with two successive equal transitions (for example rising edges) of MCK; the registers R are timed by MCK and begin to load the microorders present at the output of the memories half a period of MCK after the end of PR. The meaning of the PR signal is better clarified: does the edge start indicates that the CPU lacks a predetermined time to finish a ci? and the input-output module prepares for the next cycle, resetting the registers R;. the trailing edge indicates that the CPU has finished the cycle and the input-output module? ready for the next cycle.

Due elaboratori operanti in sincronismo si scambiano inforinazioni, tra cui lo stato del segnale PR: in ogni elaboratore lo stato di avan zamento della CPU nello svolgimento del ciclo in corso di elaborazio ne determina il fronte iniziale del segnale PR , mentre ciascuna CPU fa terminare il proprio PR solo quando sa che l'altra CPU ha termina to il proprio ciclo , cosicch? i fronti finali di entrambi i segnali PR coincidono. Two processors operating in synchronism exchange information, including the status of the PR signal: in each processor, the progress status of the CPU in the course of the cycle being processed determines the initial edge of the PR signal, while each CPU terminates the just PR only when it knows that the other CPU has finished its cycle, so that? the final edges of both PR signals coincide.

Si osservi che se la durata di PR ? un multiplo pari, maggiore di due, del perioro di MCK, si ha una serie di impulsi RS ossia i registri R vengono resettati pi? volte. Observe that if the duration of PR? an even multiple, greater than two, of the periorum of MCK, there is a series of pulses RS, that is, the registers R are reset pi? times.

Il circuito CSL e la struttura data alle memoria PC, CS e PS consen tono di far partire i microprogrammi di ingresso-uscita sincroni con la CPU ed in un tempo-molto limitato. The CSL circuit and the structure given to the PC, CS and PS memory allow to start the input-output microprograms synchronous with the CPU and in a very limited time.

Quando il segnale RS resetta i registri R, viene contemporaneamente fornito l'indirizzo di partenza per la memoria PS, mentre la memoria CS riceve i dati meno significativi della microistruzione che dovr? eseguire . When the RS signal resets the R registers, the starting address for the PS memory is simultaneously provided, while the CS memory receives the least significant data of the microinstruction that it will have to do. to execute .

Alla fine del segnale PR la CPU invia al codificatore CE il segnale indicante la nuova microistruzione e contemporaneamente PS emette il segnale di temporizzazione CK, la memoria CS ha l'indirizzo completo delle istruzioni di partenza, che raggiunge tramite un salto condizionato nel successivo periodo di MCK. L'unit? di controllo del modulo di ingresso-uscita ? perci? in grado di iniziare la nuova microistruzione con un ritardo, prefissato e rigorosamente rispettato, di due periodi di MCK rispetto all'istante in cui la CPU, esau rito il ciclo precedente e tolto PR, le ha comunicato qual'? la nuova microistruzione da eseguire. At the end of the signal PR the CPU sends the signal indicating the new microinstruction to the coder CE and at the same time PS emits the timing signal CK, the memory CS has the complete address of the starting instructions, which it reaches through a conditional jump in the following period of MCK. The unit control of the input-output module? why? able to start the new microinstruction with a predetermined and rigorously respected delay of two MCK periods with respect to the instant in which the CPU, having completed the previous cycle and removing PR, communicated which? the new micro-instruction to be performed.

Sempre in figura 2 ? illustrato un esempio di realizzazione del circuito FL. Durante l'esecuzione di alcuni cicli pu? essere utile o necessario sincronizzare le operazioni di ingresso-uscita con l'evoluzione del programma nella CPU, arrestando il microprogramma di ingres so-uscita finch? non si verifica un evento prefissato, come la comparsa o la sparizione di un segnale inviato dalla CPU. Still in figure 2? illustrated an example of embodiment of the circuit FL. During the execution of some cycles can? be useful or necessary to synchronize the input-output operations with the evolution of the program in the CPU, stopping the input-output microprogram until? a predetermined event does not occur, such as the appearance or disappearance of a signal sent by the CPU.

In figura si ? supposto che una microistruzione possa prevedere solo l'attesa del segnale di fornire un dato alla CPU (segnale LIO) o la fine di tale segnale: ai due casi corrispondono i microordini FUL e FEL inseriti nella microistruzione svolta dall'unit? di controllo del modulo di ingresso?uscita. In the picture yes? supposing that a microinstruction can only foresee the waiting for the signal to supply a data to the CPU (LIO signal) or the end of this signal: the two cases correspond to the microorders FUL and FEL inserted in the microinstruction carried out by the unit? module control input? output.

Il circuito FL comprende una pluralit? di porte (21, 22), in numero pari a quello dei microordini di arresto, ciascuna delle quali riceve il microordine ed il segnale di cui si deve attendere la comparsa o la scomparsa., e le cui uscite, raccolte da un circuito sommatore 11, sono portate all'ingresso dati di un secondo bistabile 2 temporizzato dal clock MCK. The FL circuit comprises a plurality of of gates (21, 22), equal in number to that of the stop microorders, each of which receives the microorder and the signal whose appearance or disappearance is to be expected., and whose outputs, collected by an adder circuit 11 , are brought to the data input of a second bistable 2 timed by the MCK clock.

L'uscita F del bistabile 2 interdice il transito del clock MCK attraverso il NAND 12 (o un circuito porta): viene cos? a mancare il segnale CKP che fa avanzare i registri R ed evolvere le microistruzioni. In particolare resta bloccato il contatore PC (la memoria CS resta indirizzata sulla cella contenente il microordine di arresto) e il re gistro R associato a CS: il microordine di arresto permane finch? non cessa il segnale F. The output F of the bistable 2 blocks the transit of the MCK clock through the NAND 12 (or a gate circuit): is this so? the CKP signal is missing, which makes the R registers advance and the microinstructions evolve. In particular, the PC counter remains blocked (the CS memory remains addressed to the cell containing the stop microorder) and the R register associated with CS: the stop microorder remains until? the F signal does not stop.

Pu? succedere che il segnale atteso non possa presentarsi (ad esempio se la memoria ? occupata la CPU non richiede al modulo di interfaccia di inviarle un dato}: per impedire all'unit? controllo modulo di bloccarsi in uno stato di stallo si prevede la presenza di un segnale SD che la CPU toglie quando si accorge di non poter inviare il segnale atteso. Pu? the expected signal may not occur (for example if the memory is occupied, the CPU does not ask the interface module to send it a data}: to prevent the module control unit from blocking in a stalled state, the presence of a an SD signal that the CPU removes when it realizes that it cannot send the expected signal.

Come gi? accennato con riferimento alla figura 1, le unit? di control lo dei moduli di interfaccia eseguono una scansione ciclica delle in terfacce pilotata dal microprogramma c?ntenuto in PS e fatto avanzare da PC, che fa per? avanzare anche CS: per evitare che un eventuale mi croordine di arresto blocchi PC, e quindi la scansione ciclicla, le porte (21, 22) sono abilitate dal segnale RK presente nel solo modulo indirizzato dalla CPU. How already? mentioned with reference to figure 1, the unit? control of the interface modules perform a cyclic scan of the interfaces driven by the microprogram held in the PS and advanced by the PC, what does it do for? also advance CS: to avoid that a possible stop microorder blocks the PC, and therefore the cyclic scan, the ports (21, 22) are enabled by the RK signal present only in the module addressed by the CPU.

Senza uscire dall'ambito del trovato ? possibile prevedere la presenza di ulteriori microordini di interruzione oltre, o in sostituzione, a quelle (FUL, FEL) indicati in figura, adeguando di conseguenza il numero delle porte connesse agli ingressi del sommatone IL. Without going out of the scope of the found? It is possible to foresee the presence of further interruption microorders in addition to, or in place of, those (FUL, FEL) indicated in the figure, consequently adjusting the number of gates connected to the inputs of the sum IL.

La figura 3 contiene un esempio di realizzazione del circuito di controllo MPC delle microistruzioni. Figure 3 contains an example of embodiment of the MPC control circuit of the microinstructions.

Tale circuito MPC comprende un circuito per il controllo della parit? PA- ai cui ingressi sono applicati i bit dell'indirizzo, ricavati dal contatore PC e dal registro CC, ed il bit di parit? PA dell'indirizzo successivo, contenuto nel microordine emesso dalla memoria CS. This MPC circuit includes a circuit for parity control. PA- to whose inputs are applied the address bits, obtained from the PC counter and the CC register, and the parity bit? PA of the next address, contained in the microorder issued by the CS memory.

Si ricorda che i registri associati a PC e CS sono fatti avanzare dallo stesso clock CKP che, mentre carica nel registro R associato a CS una microistruzione, incrementa di uno l'indirizzo presente all'uscita di PC: l'indirizzo fornito da PC ? quello della microistruzione successiva. Conoscendo la sequenza corretta dei microordini ? possibile in sede di stesura di ciascuna microistruzione conferire al bit PA di ciascun microordine il valore richiesto. Remember that the registers associated with PC and CS are advanced by the same CKP clock which, while loading a microinstruction into the R register associated with CS, increases the address present at the PC output by one: the address supplied by PC? that of subsequent micro-education. Knowing the correct sequence of the micro orders? possible when drawing up each micro-instruction to give the PA bit of each microorder the required value.

Per l'ultimo microordine EOP di ciascuna microistruzione non ? possibile prevedere quale sar? la microistruzione successiva e perci? su quale indirizzo basarsi per calcolare il bit PA. For the last micro-order EOP of each micro-instruction not? can you predict which will be? the subsequent micro-education and therefore? on which address to base to calculate the PA bit.

Per ovviare a tale ambiguit? sono possibili molte soluzioni tra cui, ad esempio: To remedy this ambiguity? many solutions are possible including, for example:

- inibire con l'ultimo microordine EOP il circuito PA o 1?invio dell'eventuale segnale di errore alla CPU; - inhibit circuit PA or 1 with the last micro order EOP? sending any error signal to the CPU;

- utilizzando microistruzioni di lunghezza costante, realizzare il contatore PC in modo che, esaurita la sua capacit? di conteggio ossia finita la microistruzione, permanga nello stato raggiunto: il bit PA dell.'ultimo microordine EOP viene calcolato in base all'indirizzo del microordine stesso. - using microinstructions of constant length, make the PC counter so that, having exhausted its capacity? that is, once the microinstruction is finished, remains in the reached state: the bit PA of the last microorder EOP is calculated based on the address of the microorder itself.

Se un ciclo giunge regolarmente a termine, all'arrivo del segnale PR (che, ricordiamo, indica che la CPU sta finendo il proprio ciclo) nel modulo deve essere attivo l'ultimo microordine EOP: l'assenza di EOP, evidenziata ad esempio mediante il bistabile 3, viene segnalata alla CPU ad esempio mediante il sommatore 14 che raccoglie anche il segnale errore per formare il segnale ME inviato alla CPU. If a cycle ends regularly, when the PR signal arrives (which, remember, indicates that the CPU is ending its cycle), the last microorder EOP must be active in the module: the absence of EOP, highlighted for example by the bistable 3 is signaled to the CPU for example by means of the adder 14 which also collects the error signal to form the signal ME sent to the CPU.

Il segnale C^ consente su comando software di alterare il bit di parit? PA in modo da far generare il segnale errore S4: ci? consente alla CPU di verificare il corretto funzionamento del circuito PA . The signal C ^ allows on software command to alter the parity bit? PA in order to generate the error signal S4: ci? allows the CPU to verify the correct functioning of the PA circuit.

Claims

l) Unit? control of a module input? output of a computer from whose unit? central logic, hereinafter referred to as CPU, receives orders and timing signals, characterized in that it comprises in combination with each other:

- a unit? coding (CE) which, in response to a request to execute a microinstruction, generates a code which is written in a first register (CC);

- a counter (PC) adapted to scan the microorders which constitute a microinstruction;

- a first memory (CS), addressed by the code written in the first register (CC) and by the counter (PC), containing the operating microinstructions;

- a second memory (PS) addressed by the counter (PC) and containing the cyclic scanning microinstructions of the units? interface forming part of the module;

- a first circuit (CSL) adapted to synchronize the start of the microinstructions performed by the unit? control with those of the CPU; ' '? a second circuit (FL) adapted to stop a microinstruction in progress in the unit? control waiting for the appearance or disappearance of at least one signal emitted by the CPU;

- a third circuit (MPC) adapted to control the correct succession of the micro-orders in the context of a micro-instruction and the completion; development of the micro-education itself;

- means (RKEN) suitable for enabling the execution of an operative microinstruction and of the cyclic scanning microinstruction.

2) Unit? control as in claim 1 characterized by the fact that the second memory (PS) generates at the beginning of each cycle a first signal (CK) which enables said means (RK.EN) and commands the writing of the code in the first register (CC) generated by the encoder (CE).

-3) Unit? control as in claim 1 characterized by the fact that at the output of the counter (PC) and of the first and second memory (CS, PS) there are registers (R) reset by a second signal (RS) generated by the first circuit and advanced by a third timing signal (CKP) obtained by means of a fourth signal (P), generated by the second circuit (FL), by a fifth timing signal (MCK) generated by the CPU; further characterized by the fact that even the counter (PC)? consisting of a memory addressed together with the first and second memory (CS, PS), by the output of the register (R) associated with the counter (PC).

4) Unit? control circuit as per claims 1 and 3, characterized in that the first circuit (CSL) comprises a first bistable (1) of the J-K type, timed by the fifth signal (MCK), at whose control inputs (J-K)? applied a sixth signal (PR) generated by the CPU when a predetermined time is missing at the end of the previous cycle and removed at the end of the same cycle, the output of the first bistable (1) constituting the second signal (RS).

5) Unit? control as in claims 1 and 3 characterized in that the second circuit (FL) comprises:

- a plurality? of doors (21, 22), equal to the number of stop microorders (FUL, FEL) present in the microinstructions held in the first memory (CS), each door receiving at an input the microorder to wait for arrival or termination of one signal and on the other input the signal;

- an adder (11) which collects the outputs of the gates and has the output connected to the data input of a second bistable (2);

- a second bistable (2), timed by the fifth signal (MCK), whose output constitutes the fourth signal (F).

6) Unit? control as in claim 5 characterized by the fact that all the gates associated with a microorder to await the arrival of a signal receive on a further input a seventh signal (SD) sent by the CPU to replace the expected signal when, for interruption of the processing cycle, this expected signal can not? be generated.

7) Unit? control as in claims 1 and 3 characterized by the fact that a predetermined bit (PA) of each microorder constitutes the parity bit? of the address of the next micro-order and from the fact that the third circuit (PCM) includes a circuit for the control of parity? (???) to whose inputs are applied the address bits present at the output of the first register (CC) and of the register (R) associated with the counter (PC) as well as? the parity bit? (PA), and a third bistable (3) timed by the sixth signal (PR) and at whose data input; neg? To,? applied the last micro order (EOP) of the micro instruction, the outputs of the circuit (PA ^) for the parity control? and of the third bistable (3) being added together to generate an alarm signal (ME) for the CPU.

3) Unit? control as in claims 1 and 7 characterized by the fact that the counter (PC) has exhausted its capacity? of count,! remains in the reached state and by the fact that the value of the parity bit? (PA) of the last microorder (EOP) coincides with that of the previous microorder.

9) Unit? control as in claim 1 characterized in that the enabling means (RKEN) comprise a second register (RK), timed by the first signal (CK), which activates the pr? first output when the module recognizes as its own the address associated with a message sent by the CPU or in response to a signal generated by a circuit forming part of the module and able to manage a double DMA, the logic level of the output of the second register (RK) defining the sending to the interface circuits of an operating microinstruction (WP) or of the cyclic scanning one (TP).

10) Unit? control as in claims 5 and 9 characterized in that all the gates (21, 22) of the second circuit (FL) are enabled by the output signal of the second register (RK).

11) Unit? control according to what is illustrated in the foregoing description and in the accompanying drawings as well as any part thereof alone or in combination.