IT8024406A1

IT8024406A1 - Unita' di controllo di un modulo ingresso-uscita di un elaboratore elettronico

Info

Publication number: IT8024406A1
Application number: IT1980A24406A
Authority: IT
Original assignee: Soc It Telecomunicazioni Siemens S P A
Priority date: 1980-09-02
Filing date: 1980-09-02
Publication date: 1982-03-02
Also published as: BR8105468A; GB2083667A; IT8024406A0; IT1150998B; DE3134746A1; FR2489552A1

Description

TESTO DELLA DESCRIZIONE .

Il presente trovato si riferisce ad una disposizione circuitale microprogrammata atta a gestire una Unit? funzionale di un elaboratore elettronico ,nel seguito detto modulo, comprendente una pluralit? di circuiti di interfaccia ingresso-uscita e circuiti ausiliari.

Le operazioni di trasferimento dati tra la memoria centrale o 1'unit? logica centrale (CPU) di un elaboratore elettronico e le unit? periferiche, tramite i circuiti di interfaccia associati a ciascuna unit? periferica, richiedono l'esecuzione di una serie di microistruzioni. Per non impegnare inutilmente la CPU ? conveniente delegare la gestro ne di queste operazioni ad organi decentrati che interagiscono direttamente con i circuiti di interfaccia. Tali organi decentrati, detti nel seguito unit? di controllo, hanno preferibilmente una struttura semplice , il che limita il numero delle interfacce che ciascuna unit? di controllo pu? gestire.

La parte ingresso-uscita dell'elaboratore assume cosi una struttura modulare in cui ciascun modulo comprende una pluralit? di circuiti di interfaccia e l'unit? di controllo che li gestisce, mentre il messaggio inviato dalla CPU contiene l'indirizzo del modulo, quello dell'interfaccia del modulo e l'ordine all'unit? di controllo di compie re un'operazione attivando il microprdgramma adeguato.

Scopo del presente trovato ? la realizzazione di una unit? di control lo comprendente circuiti atti a sincronizzarla rapidamente con la CPU, sia all'avvio di una microistruzione che nel corso della stessa, nonch? circuiti atti a verificare la correttezza della sequenza dei microordini nell'ambito di una microistruzione ed IL completamento del la microistruzione stessa.

Un'unit? di controllo secondo il trovato comprende in combinazione:

- una unit? di codifica:che , in risposta ad una richiesta di esecuzione di microistruzione, genera un codice che viene scritto in un primo registro;

'? un contatore atto a scandire i microordini che costituiscono una microistruzione;

- una prima memoria, indirizzata dal codice scritto nel primo registro e dal contatore, contenente le microistruzioni operative;

- una seconda memoria indirizzata dal conta"' re e contenente le microistruzioni di scansione ciclica delle unit? di interfaccia facenti parte del modulo;

- un primo circuito atto a sincronizzare l'inizio delle microiistruz'ioni eseguitedall'unit? di controllo con quelle della CPU;

- un secondo circuito atto ad arrestare una microistruzione in corso di svolgimento nell'unit? di controllo in attesa della comparsa O scomparsa di almeno un segnale emesso dalla CPU;

- un terzo circuito atto a controllare la correttezza successiva dei microordini nell'ambito di una microistruzione ed il completamento della microistruzione stessa;

- mezzi atti ad abilitare l'esecuzione di una microistruzione o perativa e della microistruzione di scansione ciclica.

Il trovato sar? ora descritto con riferimento ad un esempio non limi_ tativo di realizzazione descritto nelle figure allegate dove:

la figura 1 mostra uno schema a blocchi di un'unit? di controllo secondo il trovato;

- la figura 2 mostra un esempio di realizzazione dei circuiti di sincronizzazione CSL e FL di figura 1;

,- la figura 3 mostra un esempio di realizzazione del circuito MPC di figura 1.

In figura 1 ? indicato lo schema a blocchi di un'unit? di controllo secondo il trovato.

I segnali indicanti la microistruzione da svolgere, codificati dal co dificatore CE e memorizzati nel registro CC, costituiscono i bit pi? significativi degli indirizzi di una memoria CS (Control Store) nelle cui celle sono inseriti i microordini che compongono ciascuna micro istruzione; i bit meno significativi dell'indirizzo sono generati da un contatore PC, che indirizza anche una seconda memoria PS dove sono inserite le microistruzioni di scansione ciclica dei circuiti di interfaccia per evidenziare richieste da inviare alla CPU. La scansio ne ciclica ha luogo quando l'unit? di controllo non ? impegnata per eseguire uno dei microprogrammi contenuti nella memoria CS. Le memorie CS e PS e quella che costituisce il contatore PC sono seguite da un registro R, temporizzato da un segnale CKP e resettati da un segna le RS: entrambi i segnali saranno esaminati in seguito.

Alcuni dei segnali che attivano una microistruzione corrispondono ad istruzioni del programma in corso nella CPU, altri derivano da richie ste di operazioni di ingresso-uscita inviate alla CPU dalle periferi che; con riferimento alla figura sono originati dal programma della CPU i segnali RW (trasferimento di un dato alla CPU), CW (trasferimento di un dato dalla CPU) e IOG (istruzioni di controllo per le interfacce), derivano da richieste inviate alla CPU i segnali DCY (primo ciclo di un DMA doppio), DI (DMA entrante), DO (DMA uscente) e INI (richiesta di interruzione).

Ricordiamo che con la dizione DMA (Direct Memory Access) si indica una procedura che consente il trasferimento rapido di dati tra la me moria centrale ed una periferica; con DMA doppio si indica un parti colare DMA in cui pi? periferiche possono scrivere nella stessa area di memoria ed ogni parola ? preceduta dall?indirizzo della periferica che l'ha generata.

Un esempio di realizzazione di un circuito facente parte del modulo ed atto a realizzare il DMA, compreso quello doppio, ? descritto nel la domanda di brevetto nr. 23659 A/80 del 24/7/1980.

Per una corretta esecuzione dei programmi ? necessario sincronizzare l'inizio della microistruzione con il programma della CPU, ed arresta re se necessario la microistruzione in attesa di ricevere un consenso dalla CPU.

La sincronizzazione ? ottenuta mediante il circuito CSL (logica di sincronizzazione del ciclo) che, tramite il segnale RS, resetta i registri R; l'arresto della microistruzione ? realizzato mediante il circuito FL (logica di congelamento) che, tramite il segnale F, inter dice il segnale CKP che temporizza i registri R.

Un esempio di realizzazione dei circuiti CSL e FL ? riportato in figura 2.

Il circuito di controllo dei microprogrammi MPC, meglio illustrato nella figura 3, controlla che i microordini emessi da CS si succedo no esattamente e che la microistruzione venga completata; 1'eventua le errore viene segnalato (ME) alla CPU.

Come: gi? detto in precedenza, la microistruzione di scansione IP emessa dalla memoria PS viene svolta da tutti i moduli di ingresso-uscita dell'elaboratore che non svolgono una delle microistruzioni di lavoro, emesso dalla memoria CS e indicate globalmente in figura con WP.

Come si pu? facilmente osservare, il contatore PC fa avanzare in ogni caso sia PS che CS: in particolare all'inizio di ogni ciclo PS emette il microordine CK che provoca il caricamento nei registri CC e RK dei segnali eventualmente presenti ai loro ingressi. CC riceve i segnali codificati da CE, RK abilita le microistruzioni di lavoro WP quando il modulo riconosce come proprio (ID) l'indirizzo associa to ad un ordine IOG, RW o CW emesso dalla CPU, quando la CPU accetta (ASW) una richiesta trasmessa dal modulo oppure, nel secondo ciclo di un DMA doppio, in risposta ad un segnale DF emesso dal circuito DMA presente nel modulo.

Le uscite IP e WP sono ovviamente mutuamente esclusive poich? il modulo non pu? eseguire contemporaneamente una microistruzione di lavoro e una di scansione ciclica delle periferiche.

In figura 2 ? illustrato un esempio di realizzazione della logica di sincronizzazione CSL e della logica di congelamento FL.

Il circuito CSL ha il compito di sincronizzare il modulo di ingresso-uscita con la CPU. Tale sincronizzazione assume particolare importanza quando le periferiche vengono gestite da due elaboratori operanti in sincronismo: i tempi di esecuzione dello stesso program ma non sono perfettamente eguali per i due elaboratori ed ? necessario garantire che l'inizio di un'operazione di ingresso-uscita avvenga contemporaneamente nei due elaboratori non appena entrambe le CPU.sono in grado di gestirla.

La CPU genera sempre un segnale di temporizzazione MCK e, quando sta per finire di eseguire l'istruzione precedente, un segnale PR di durata prefissata, multipla intera del periodo del clock MCK: alla fine di PR la CPU ? certamente disponibile per gestire la nuova istruzione .

Il bistabile 1, di tipo J?K, che costituisce il circuito CSL genera il segnale RS che ha durata pari ad un periodo di MCK e tiene resettati i registri R (figura 1). Si osservi che il bistabile 1 ? temporizzato da MCK: i fronti di RS coincidono perci? con due transizioni eguali (ad esempio fronti di salita) successive di MCK; i registri R sono temporizzati da MCK ed iniziano a caricare i microordini presen ti all'uscita delle memorie mezzo periodo di MCK dopo la fine di PR . Si chiarisce meglio il significato del segnale PR: il fronte inizia le indica che alla CPU manca un tempo prefissato per terminare un ci ci? ed il modulo di ingresso-uscita si prepara al ciclo successivo, resettando i registri R;.il fronte finale indica che la CPU ha finito il.ciclo ed il modulo ingresso-uscita ? pronto per il ciclo successivo .

Due elaboratori operanti in sincronismo si scambiano inforinazioni, tra cui lo stato del segnale PR: in ogni elaboratore lo stato di avan zamento della CPU nello svolgimento del ciclo in corso di elaborazio ne determina il fronte iniziale del segnale PR , mentre ciascuna CPU fa terminare il proprio PR solo quando sa che l'altra CPU ha termina to il proprio ciclo , cosicch? i fronti finali di entrambi i segnali PR coincidono.

Si osservi che se la durata di PR ? un multiplo pari, maggiore di due, del perioro di MCK, si ha una serie di impulsi RS ossia i registri R vengono resettati pi? volte.

Il circuito CSL e la struttura data alle memoria PC, CS e PS consen tono di far partire i microprogrammi di ingresso-uscita sincroni con la CPU ed in un tempo-molto limitato.

Quando il segnale RS resetta i registri R, viene contemporaneamente fornito l'indirizzo di partenza per la memoria PS, mentre la memoria CS riceve i dati meno significativi della microistruzione che dovr? eseguire .

Alla fine del segnale PR la CPU invia al codificatore CE il segnale indicante la nuova microistruzione e contemporaneamente PS emette il segnale di temporizzazione CK, la memoria CS ha l'indirizzo completo delle istruzioni di partenza, che raggiunge tramite un salto condizionato nel successivo periodo di MCK. L'unit? di controllo del modulo di ingresso-uscita ? perci? in grado di iniziare la nuova microistruzione con un ritardo, prefissato e rigorosamente rispettato, di due periodi di MCK rispetto all'istante in cui la CPU, esau rito il ciclo precedente e tolto PR, le ha comunicato qual'? la nuova microistruzione da eseguire.

Sempre in figura 2 ? illustrato un esempio di realizzazione del circuito FL. Durante l'esecuzione di alcuni cicli pu? essere utile o necessario sincronizzare le operazioni di ingresso-uscita con l'evoluzione del programma nella CPU, arrestando il microprogramma di ingres so-uscita finch? non si verifica un evento prefissato, come la comparsa o la sparizione di un segnale inviato dalla CPU.

In figura si ? supposto che una microistruzione possa prevedere solo l'attesa del segnale di fornire un dato alla CPU (segnale LIO) o la fine di tale segnale: ai due casi corrispondono i microordini FUL e FEL inseriti nella microistruzione svolta dall'unit? di controllo del modulo di ingresso?uscita.

Il circuito FL comprende una pluralit? di porte (21, 22), in numero pari a quello dei microordini di arresto, ciascuna delle quali riceve il microordine ed il segnale di cui si deve attendere la comparsa o la scomparsa., e le cui uscite, raccolte da un circuito sommatore 11, sono portate all'ingresso dati di un secondo bistabile 2 temporizzato dal clock MCK.

L'uscita F del bistabile 2 interdice il transito del clock MCK attraverso il NAND 12 (o un circuito porta): viene cos? a mancare il segnale CKP che fa avanzare i registri R ed evolvere le microistruzioni. In particolare resta bloccato il contatore PC (la memoria CS resta indirizzata sulla cella contenente il microordine di arresto) e il re gistro R associato a CS: il microordine di arresto permane finch? non cessa il segnale F.

Pu? succedere che il segnale atteso non possa presentarsi (ad esempio se la memoria ? occupata la CPU non richiede al modulo di interfaccia di inviarle un dato}: per impedire all'unit? controllo modulo di bloccarsi in uno stato di stallo si prevede la presenza di un segnale SD che la CPU toglie quando si accorge di non poter inviare il segnale atteso.

Come gi? accennato con riferimento alla figura 1, le unit? di control lo dei moduli di interfaccia eseguono una scansione ciclica delle in terfacce pilotata dal microprogramma c?ntenuto in PS e fatto avanzare da PC, che fa per? avanzare anche CS: per evitare che un eventuale mi croordine di arresto blocchi PC, e quindi la scansione ciclicla, le porte (21, 22) sono abilitate dal segnale RK presente nel solo modulo indirizzato dalla CPU.

Senza uscire dall'ambito del trovato ? possibile prevedere la presenza di ulteriori microordini di interruzione oltre, o in sostituzione, a quelle (FUL, FEL) indicati in figura, adeguando di conseguenza il numero delle porte connesse agli ingressi del sommatone IL.

La figura 3 contiene un esempio di realizzazione del circuito di controllo MPC delle microistruzioni.

Tale circuito MPC comprende un circuito per il controllo della parit? PA- ai cui ingressi sono applicati i bit dell'indirizzo, ricavati dal contatore PC e dal registro CC, ed il bit di parit? PA dell'indirizzo successivo, contenuto nel microordine emesso dalla memoria CS.

Si ricorda che i registri associati a PC e CS sono fatti avanzare dallo stesso clock CKP che, mentre carica nel registro R associato a CS una microistruzione, incrementa di uno l'indirizzo presente all'uscita di PC: l'indirizzo fornito da PC ? quello della microistruzione successiva. Conoscendo la sequenza corretta dei microordini ? possibile in sede di stesura di ciascuna microistruzione conferire al bit PA di ciascun microordine il valore richiesto.

Per l'ultimo microordine EOP di ciascuna microistruzione non ? possibile prevedere quale sar? la microistruzione successiva e perci? su quale indirizzo basarsi per calcolare il bit PA.

Per ovviare a tale ambiguit? sono possibili molte soluzioni tra cui, ad esempio:

- inibire con l'ultimo microordine EOP il circuito PA o 1?invio dell'eventuale segnale di errore alla CPU;

- utilizzando microistruzioni di lunghezza costante, realizzare il contatore PC in modo che, esaurita la sua capacit? di conteggio ossia finita la microistruzione, permanga nello stato raggiunto: il bit PA dell.'ultimo microordine EOP viene calcolato in base all'indirizzo del microordine stesso.

Se un ciclo giunge regolarmente a termine, all'arrivo del segnale PR (che, ricordiamo, indica che la CPU sta finendo il proprio ciclo) nel modulo deve essere attivo l'ultimo microordine EOP: l'assenza di EOP, evidenziata ad esempio mediante il bistabile 3, viene segnalata alla CPU ad esempio mediante il sommatore 14 che raccoglie anche il segnale errore per formare il segnale ME inviato alla CPU.

Il segnale C^ consente su comando software di alterare il bit di parit? PA in modo da far generare il segnale errore S4: ci? consente alla CPU di verificare il corretto funzionamento del circuito PA .

Claims

RIVENDICAZIONI

l) Unit? di controllo di un modulo ingresso?uscita di un elaboratore elettronico dalla cui unit? logica centrale, nel seguito detta CPU, riceve ordini e segnali di temporizzazione, caratterizzata dal fatto di comprendere in combinazione tra loro:

- una unit? di codifica (CE) che, in risposta ad una richiesta di esecuzione di una microistruzione, genera un codice che viene scrit to in un primo registro (CC);

- un contatore (PC) atto a scandire i microordini che costituiscono una microistruzione;

- una prima memoria (CS), indirizzata dal codice scritto nel prji mo registro (CC) e dal contatore (PC), contenente le microistruzioni operative ;

- una seconda memoria (PS) indirizzata dal contatore (PC) e con tenente le microistruzioni di scansione ciclica delle unit? di interfaccia facenti parte del modulo;

- un primo circuito (CSL) atto a sincronizzare l'inizio delle mi croistruzioni eseguite dall'unit? di controllo con quelle della CPU;' '? un secondo circuito (FL) atto ad arrestare una microistruzione in corso di svolgimento nell'unit? di controllo in attesa della comparsa o scomparsa di almeno un segnale emesso dalla CPU;

- un terzo circuito (MPC) atto a controllare la corretta succes sione dei microordini nell'ambito di una microistruzione ed il complj; tamento della microistruzione stessa;

- mezzi (RKEN)' atti ad abilitare l'esecuzione di una microistru zione operativa e della microistruzione di scansione ciclica.
2) Unit? di controllo come alla rivendicazione 1 caratterizzata dal fatto che la seconda memoria (PS) genera all'inizio di ciascun ciclo un primo segnale (CK) che abilita detti mezzi (RK.EN) e comanda la scrittura nel primo registro (CC) del codice generato dal codificatore (CE).
-3) Unit? di controllo come alla rivendicazione 1 caratterizzata dal fatto che all'uscita del contatore (PC) e della prima.e secon da memoria (CS, PS) sono presenti registri (R) resettati da un secon do segnale (RS) generato dal primo circuito e fatti avanzare da un terzo segnale (CKP) di temporizzazione ricavato mediante un quarto segnale (P), generato dal secondo circuito (FL), da un quinto segnale (MCK) di temporizzazione generato dalla CPU; caratterizzato inoltre dal fatto che anche il contatore (PC) ? costituito da una memoria indirizzata insieme alla prima e seconda memoria (CS, PS), dall'uscita del registro (R) associato al contatore (PC).?
4) Unit? di controllo come alle rivendicazioni 1 e 3'caratteri^ zata dal fatto che il primo circuito (CSL) comprende un primo bistabile (1) di tipo J-K, temporizzato dal quinto segnale (MCK), ai cui ingressi di controllo (J-K) ? applicato un sesto segnale (PR) generato dalla CPU quando manca un tempo prefissato alla fine del ciclo prie cedente e tolto alla fine del ciclo stesso, l'uscita del primo bistabile (l) costituendo il secondo segnale (RS).
5) Unit? di controllo come alle rivendicazioni 1 e 3 caratterizzata dal fatto che il secondo circuito (FL).comprende:

- una pluralit? di porte (21, 22), in numero pari a quello dei microordini (FUL, FEL) di arresto presenti nelle microistruzioni con tenute nella prima memoria (CS), ciascuna porta ricevendo ad un ingresso il microordine di attendere l'arrivo o la cessazione di un segnale e sull'altro ingresso il segnale;

- un sommatore (11) che raccoglie le uscite delle porte ed ha 1'u scit_a collegata all'ingresso dati di un secondo bistabile (2);

- un secondo bistabile (2), temporizzato dal quinto segnale (MCK), la cui uscita costituisce il quarto segnale (F).
6) Unit? di controllo come alla rivendicazione 5 caratterizzata dal fatto che tutte le porte associate ad un microordine di attendere l'arrivo di un segnale ricevono su un ulteriore ingresso un settimo segnale (SD) inviato dalla CPU in sostituzione del segnale atteso quan do, per l'interruzione del ciclo di elaborazione, tale segnale atteso non pu? essere generato.
7) Unit? di controllo come alle rivendicazioni 1 e 3 caratterizzata dal fatto che un bit (PA) prefissato di ciascun microordine costituisce il bit di parit? dell'indirizzo del microordine successivo e dal fatto che il terzo circuito (PCM) comprende un circuito per il controllo della parit? (???) ai cui ingressi sono applicati i bit di indirizzo presenti all'uscita del primo registro (CC) e del registro (R) associato al contatore (PC) nonch? il bit di parit? (PA), ed un terzo bistabile (3) temporizzato dal sesto segnale (PR) ed al cui ingresso dati;neg?to, ? applicato l'ultimo microordine (EOP) della micro istruzione, le'uscite del circuito (PA^) per il controllo di parit? e del terzo bistabile (3) essendo sommate per generare un segnale di al larme (ME) per la CPU.
3) Unit? di controllo come alle'rivendicazioni 1 e 7 caratterizza ta dal fatto che il contatore (PC) esaurita la sua capacit? di conteg gio ,!permane nello stato raggiunto e dal fatto che il valore del bit di parit? (PA) dell'ultimo microordine (EOP) coincide con quello del microordine precedente.
9) Unit? di controllo come alla rivendicazione 1 caratterizzata dal fatto che i mezzi (RKEN) di abilitazione comprendono un secondo registro (RK), temporizzato dal primo segnale (CK), che attiva la pr? pria uscita quando il modulo riconosce come proprio l'indirizzo asso ciato ad un messaggio inviato dalla CPU o in -risposta ad un segnale generato da un circuito facente parte del modulo ed atto a gestire un DMA doppio, il livello logico dell'uscita del secondo registro (RK) de terminando l?invio ai circuiti di interfaccia di una microistruzione operativa (WP) o di quello (TP) di scansione ciclica.
10) Unit? di controllo come alle rivendicazioni 5 e 9 caratterizza ta dal fatto che tutte le porte (21, 22) del secondo circuito (FL) so no abilitate dal segnale di uscita del secondo registro (RK).
11) Unit? di controllo secondo quanto illustrato nella precedente descrizione e nei disegni allegati come pure qualsiasi parte di essa i_ solatamente o in combinazione.